CN100561244C - 分析电路性能特性的方法与系统 - Google Patents

Abstract

一集成电路(IC)包含多个嵌入式测试电路，该测试电路全部都包含一连接至测试负载的环形振荡器。该测试电路是环形振荡器中的直接短路或为一代表该IC中相互连接层其中之一的相互连接负载。针对各个嵌入式测试电路来定义模型方程式，而各个模型方程式则指定其所相关连的嵌入式测试电路的输出延迟为前段制程(FEOL)与后段制程(BEOL)参数的函数。然后则解出该模型方程式而得到做为该测试电路输出延迟的函数的各种不同的FEOL与BEOL参数。最后，将所测量到的输出延迟代入这些参数方程式之中，借以产生各种不同的FEOL与BEOL参数的实际数值，借此快速地并且准确地识别相关的任何区域。

Description

分析电路性能特性的方法与系统

技术领域

本发明有关于集成电路测试的领域，而更特别的是，有关于用来决定来自特定处理层的信号延迟贡献的系统与方法。

背景技术

集成电路(IC)的性能主要是借由其时序特性(亦即，信号通过IC的传播速度)来判断。典型地是经由独立测试系统来分析此一信号传播速度，该独立测试系统与形成在IC芯片上的专用测试架构构成接口。应注意的是，专有名词″IC芯片″表示IC(亦即，提供所需功能性质的电路架构与组件，诸如一种现场可程序规划逻辑数组(FPGA)或者一种复合式可程序规划逻辑组件(CPLD))以及芯片的组合或IC会形成于其上的基底。由于会在单一个晶片上同时制造大量的IC芯片，因此芯片的面积会大于IC的面积，以便考虑到IC之间的划线区域。划线区域允许晶片间隔地分割成为个别的IC芯片，而没有损及IC的风险。

划线区域同样也提供使用于传统IC测试技术中专用的测试架构的位置。例如，图1显示一种传统集成电路(IC)芯片100，其包含形成于芯片120上的现场可程序规划逻辑数组(FPGA)110。FPGA 110包含多个可配置的逻辑区块(CLB)111、多个输入/输出区块(IOB)112、以及一个给定CLB与IOB之间信号路径的可程序的相互连接矩阵113。可借由使用者以程序来规划CLB 111、IOB112、以及相互连接矩阵113，借以提供IC芯片100所需的功能性质。

IC芯片100同样也包含形成于芯片120划线区域121中的一个划线测试电路131以及一个测试台132。划线测试电路131典型地为一种连接至负载的环形振荡器(一些串联而成的反相器)，此用于表示FPGA 110电气行为。在测试台132上测量环形振荡器的输出频率，并且使用此一频率来取得信号传播速度的数值。此所取得的信号传播速度以及FPGA 110所期望的信号传播速度之间的实质差异能够指示出与IC芯片100相关连的设计或者制造问题。

遗憾的是，在诸多环境中此种″外部″量测技术可能较不理想。首先，由于划线测试电路131位于FPGA 110的外部，因此电路131内的组件与架构可能会不准确地匹配于FPGA 110之内的组件与架构。FPGA 110之内的环境(例如，热与电气条件)可能极为不同于有划线测试电路131定位在其中的隔离环境。因此，电路131与FPGA 110之间尺度的相似度可能不足以提供性能的相似程度。

同样的是，由于必需借由外部的量测系统(经由测试台132)来执行频率量测，故而此技术会是极为耗时的。此造成不能在一个晶片上测试所有IC(传统的测试系统典型每个晶片仅检测大约五个芯片)，所以可能无法侦测到局部的制造问题。

此外，在外部测量系统测试探棒与测试台132之间所必需从事的电气连接会将各种寄生效应引进于量测之中。再者，外部量测系统典型地具有低于1MHz的操作频率，因而迫使划线测试电路131操作于远低于FPGA 110一般操作范围(其能够具有在200-300MHz范围内的操作频率)的频率下。这些量测的不准确性质会显明地扭曲最终的量测结果。

然而，假定与此种传统测量技术相关最为明显的限制为其仅提供IC性能的″大批″读数，而且无法判断任何所不要的信号传播延迟的实际来源。由于任何后续找出IC性能劣化的程序必须涵盖一种检查所有不同IC组件的广泛方法，因此这种方法会没有效率，进而成为一种问题。

所以，必须提供一种有效分析IC性能并且判断出任何所不期望的性能劣化来源的方法与架构。

发明内容

借由将特殊组件测试电路嵌入于IC之内，本发明可有效率地识别IC内有问题的组件。根据本发明的实施例，IC包含多数嵌入式测试电路，而各个嵌入式测试电路皆包含一个连接至测试负载的环形振荡器。该测试负载是一种于环形振荡器链路中的直接短路，否则便是一种仿真IC内其中一层相互连接层的相互连接架构，诸如一种金属曲折线路或接点/通孔链路。

环形振荡器会产生一个周期性信号，其频率正比于构成此环形振荡器的组件所产生的延迟。借由将测试负载连接至环形振荡器，该周期性信号频率便会借由额外延迟而进一步地降低，其代表与测试负载相关连的相互连接层延迟效应。因此，借由产生与不同相互连接层相关连的不同测试负载，嵌入式测试电路会提供一组能够用来识别不同相互连接层中影响性能的问题的输出信号。

根据本发明的实施例，其IC可以是一种可程序规划的组件，诸如现场可程序规划数组(FPGA)，于此范例中，IC本身能够配置用以收集来自嵌入式测试电路的输出延迟的实际量测。借由执行此种型式的″芯片上″量测，便能够避免与传统外部量测系统相关连的接口、速度及准确度限制。

根据本发明的实施例，借由产生各个嵌入式测试电路的模型方程式，便能够处理嵌入式测试电路的输出。用于特殊嵌入式测试电路的模型方程式会指定其测试电路输出延迟为至少一个与构成环形振荡器的组件所相关连的参数(一般为晶体管的速度)以及至少一个与IC中一个或多个相互连接层相关的参数(诸如相互连接的电容值与电阻值)的函数。

然后，借由解出组件相关的参数以及相互连接相关的参数的模型方程式，便能够产生一组参数方程式，其为嵌入式测试电路输出延迟的函数。然后从嵌入式测试电路所取得的输出延迟量测便能够插入于此参数方程式之中，借以判断组件与相互连接相关参数的数值。借由比较这些已计算的数值与所期望的参数数值，便能够简易地识别出与处理或设计有关的任何问题。

附图说明

图1为包含公知划线测试电路的集成电路示意图。

图2为根据本发明实施例的包含嵌入式测试电路的集成电路示意图。

图3为根据本发明实施例的嵌入式测试电路的示意图。

图4A与4B分别为本发明嵌入式测试电路输出延迟与示范组件相关和相互连接相关参数之间的关系的样本图。

图5A-5B为说明经组合并仅为前段制程延迟效应的实验资料图。

图6A-6B为说明经组合并仅为后段制程延迟效应的实验资料图。

图7为根据本发明实施例的分析集成电路性能的方法流程图。

符号说明：

100                    传统集成电路芯片

110                    现场可程序规划逻辑门阵列

112                    输入/输出区块

113                    可程序规划的相互连接矩阵

120                    芯片

121                    划线区域

131                    划线测试电路

132                    测试台

200                    集成电路芯片

210                    现场可程序规划逻辑门阵列

211                    可配置逻辑门区块

212                    输入/输出区块

213                    可程序规划的相互连接矩阵

215                    频率量测电路

220                    芯片

221                    划线区域

301                    NAND逻辑门

302                    反相器

303                    P型金属氧化半导体晶体管

304                    N型金属氧化半导体晶体管

INV(1)-INV(S)          反相器

LD(1)                  测试负载

PMV(1)-PMV(N)          嵌入式测试电路

具体实施方式

借由以下示范性实施例的说明与图式，便更能了解本发明。

借由在IC内产生一组嵌入式测试架构，本发明允许借由解出一组简单的线性方程式来判断此IC的性能。借由分析来自不同嵌入式测试架构的量测，便能够隔离并且识别任何一种性能劣化来源。再者，借由嵌入测试架构于IC之内(而不是形成于芯片的划线区域中)，便能够避免与外部量测系统(如上述)相关连的量测问题。

图2显示IC芯片200的图标，其包含一个形成于芯片220上的现场可程序规划逻辑门阵列(FPGA)210。所要指明的是，尽管IC芯片200包含一种FPGA，做为示范之用，然而本发明能够与任何一种型式的集成电路配合使用。例如，能够以一种复合式可程序规划逻辑组件(CPLD)或者其它型式的可程序规划逻辑门IC来替代FPGA 210。所要进一步指明的是，尽管通过可程序规划逻辑Ic的可配置本质便可了解本发明某些益处(诸如板上量测，将于下更详细地说明)，然而本发明其它的益处(诸如已改善的分析能力，将于下更详细地说明)甚至可适用于非可程序规划的IC。

FPGA 210包含多个可配置逻辑门区块(CLB)211、多个输入/输出区块(IOB)212、一个可程序规划相互连接矩阵213、以及嵌入式测试电路(性能监视工具)PMV(1)、PMV(2)，...，以及PMV(N)。能够配置CLB 211、IOB 212、以及可程序规划相互连接矩阵213，借以提供IC芯片200所需的功能性质。嵌入式测试电路PMV(1)-PMV(N)会产生输出信号，其表示形成FPGA 210的各种组件型式(例如，不同金属层中的核心晶体管、I/O晶体管、相互连接)。

各个嵌入式测试电路PMV(1)-PMV(N)的输出为一种″输出延迟″的数值，其正比于嵌入式测试电路内所产生的周期性信号的频率(所要指明的是，实际的输出信号典型为此周期性信号本身)。输出延迟因而表示与此特定嵌入式测试电路相关连的组件型式的性能特性。

根据本发明另一个实施例，可经由可程序规划的相互连接矩阵213对嵌入式测试电路PMV(1)-PMV(N)进行寻址。例如，能够配置一组CLB 211以及一个或多个IOB 212为一种频率量测电路215(如虚线所示)，用以读取嵌入式测试电路PMV(1)-PMV(N)的输出。借由实现FPGA本身内的实际量测能力，便能够消除与传统外部量测系统相关连的诸多限制。例如，由于量测电路215操作在FPGA的速度下，因此嵌入式测试电路PMV(1)-PMV(N)同样也能够操作在高速下，借以允许更为准确检测到小电容值变动。

根据本发明的实施例，各个嵌入式测试电路PMV(1)-PMV(N)包含一个连接至测试负载的环形振荡器。例如，图3显示一种根据本发明的嵌入式测试电路PMV(1)的示范概要图标。嵌入式测试电路PMV(1)包含反相器INV(1)-INV(S)、一个测试负载LD(1)、一个NAND逻辑门301、一个反相器302、一个P型金属氧化半导体(PMOS)晶体管303、以及一个N型金属氧化半导体(NMOS)晶体管304。反相器INV(1)-INV(S)以及测试负载LD(1)串联连接于NAND逻辑门301的输出端与第一个输入端之间。在NAND逻辑门301的输出端上，配置晶体管303与304，充当一种传递逻辑门。提供致能信号EN(1)至NAND逻辑门301的第二个输入端以及NMOS晶体管304的栅极。反相器302会将致能信号EN(1)反相，并且将所反相的输出提供给予PMOS晶体管303的栅极。

当致能信号EN(1)宣告为高态时，由晶体管303与304所形成的传递逻辑门便会导通，并提供NAND逻辑门301的输出充当输出信号ROUT(1)。其间，在NAND逻辑门301第二个输入端上的逻辑高态的致能信号EN(1)会致使NAND逻辑门301操作为一种对所要提供给予其第一个输入端的信号(来自反相器INV(S))的反相器。当以此种方式将的配置为一种反相器时，NAND逻辑门301与(偶数的)反相器INV(1)-INV(S)便会形成一种环形振荡器。之后则能够读取环形振荡器的输出来做为输出ROUT(1)。

输出ROUT(1)的频率是依反相器INV(1)-INV(S)(与NAND逻辑门301)以及测试负载LD(1)所产生的延迟而定。反相器延迟主要有关于构成那些反相器的晶体管的速度，故而会相应于FPGA 210中的FEOL(前段制程)延迟(显示于图2)。FEOL组件通常为晶体管，其能够在制造处理程序早期阶段的期间中直接形成于半导体基底之中或之上。例如，在IOB 212中的高功率输入/输出(I/O)晶体管为FEOL组件其中的一种型式。CLB 211中的高速度核心晶体管为FEOL组件的另一种型式。各种其它型式的FEOL组件是容易明了的。

晶体管的速度(亦即，信号传送于晶体管资料端之间的速度)为FEOL延迟的主要来源，而且晶体管的速度受晶体管物理特性(例如，栅极长度、栅极氧化物厚度)所支配。例如，相较于具有较薄栅极氧化物厚度而特别设计用于高速操作的核心晶体管，具有相对较厚的栅极氧化物用以完全处理高功率信号的I/O晶体管将会具有较低的晶体管速度。

为了避免不同型式的晶体管之间的性能差异将分析复杂化，使用单一种型式的晶体管来形成各个嵌入式测试电路中的环形振荡器PMV(1)-PMV(N)。例如，图3中所示的嵌入式测试电路PMV(1)的反相器INV(1)-INV(S)以及NAND逻辑门301全部皆能够由I/O晶体管(亦即，在相同处理步骤期间中所形成而且遵循相同于FPGA 210的IOB 212中I/O晶体管设计规则的晶体管)所构成。不同的嵌入式测试电路PMV(2)可仅包含高速度的核心晶体管。以如此的方式，任何特殊的嵌入式测试电路的输出有关于单一种型式的FEOL组件。

其间，测试负载LD(1)为直接短路(亦即，一种低电阻值、实际短路的电气连接)于反相器INV(2)的输出与反相器INV(3)的输入之间，否则便是一种形成于FPGA 210其中的一金属或者通孔层中的相互连接仿真架构。当测试负载LD(1)为直接短路时，则由于测试负载LD(1)并没有附加额外的延迟，因此将嵌入式测试电路PMV(1)分类为一种″无载的″测试电路。因此，环形振荡器的输出延迟仅受环形振荡器本身所驱动。然而，当测试负载LD(1)为相互连接的仿真架构时，则由于测试负载LD(1)会将实质的BEOL延迟成份附加于输出信号ROUT(1)之中，因此将嵌入式测试电路PMV(1)分类为一种″有负载″的测试电路，故而环形振荡器的输出延迟乃是由环形振荡器架构(反相器)以及测试负载LD(1)两者所驱动。

BEOL(后段制程)组件主要包含在IC产品后阶段期间中所形成的相互连接架构。现代IC复杂路由处理的需求会导致长而密的金属接线封装层，其明显地影响IC性能。借由合并接线路径于反相器INV(2)的输出端以及INV(3)的输入端之间，测试负载LD(1)便能够仿效此种BEOL延迟，此路径实际上是类似于FPGA 210中的一般相互连接路径。

借由形成于其中的特殊处理层来界定BEOL组件。例如，在金属-1层(M1相互连接)中所形成的相互连接代表第一种型式的BEOL组件，同时形成于金属-2层(M2相互连接)中所形成的相互连接则是代表第二种型式的BEOL组件。以相似的方式，形成穿过M1与M2层之间的通孔-1层(V1相互连接)的插头(垂直的相互连接)代表第三种BEOL组件。因此，BEOL组件型式的总数目将会依用来产生特殊IC的相互连接层总数目而定。

例如，许多诸如FPGA的现代IC包含九个金属层以及八个通孔层(亦即，十七个总相互连接层)。然而，相较于下部金属层中所形成的，在上部金属层中所形成的组件通常包含较厚/较宽的几何形状。因此，来自相互连接层的信号延迟的贡献主要由IC的下部金属层(例如，金属层M1、M2、M3、与M4、以及通孔层V1、V2、与V3)所决定的。根据本发明的实施例，仅包含有此七个下部相互连接层，做为IC性能特性化中的BEOL组件。

根据本发明的实施例，嵌入式测试电路PMV(1)能够包含一个相应于单一种型式的BEOL组件的测试负载LD(1)，亦即一种提供主要由此单一种型式BEOL组件所造成的延迟贡献的测试负载LD(1)。例如，为了产生M1相互连接的对应者，可将测试负载LD(1)形成于金属层M1之中。金属层M1中的配置(亦即，尺寸、间隔、方向性)以及测试负载LD(1)布线更为接近地匹配实际M1相互连接的布线，则测试负载LD(1)便会更准确地代表那些M1的相互连接。

所要指明的是，因测试负载LD(1)主体形成于适当的相互连接层(例如，M1层)中，会容易地产生这种匹配。然而，根据本发明的各种实施例，测试负载LD(1)能够包含一种会仿真″平均″M1相互连接布线(亦即，金属层M1内类似一般路由路径的相互连接布线)的相互连接层或者一种″最差状况″的M1相互连接层(亦即，一种会仿效金属层M1内最有问题的路由部分的相互连接布线)。测试负载LD(1)甚至能够包含一种来自IC功能部分的M1相互连接路径的精确复制。

所要指明的是，不论测试电路是否为无载或者有负载，图2中所示的各个嵌入式测试电路PMV(1)-PMV(N)的输出将包含FEOL以及BEOL延迟贡献两者。例如，尽管首要借由构成环形振荡器的(FEOL)晶体管来驱动来自无载测试电路的输出延迟，然而连接着所有晶体管的(BEOL)相互连接同样也具有某种效应。其间，有负载的测试电路将会包含来自环形振荡器晶体管相同的FEOL延迟效应，然由于测试负载中的金属或者通孔层的仿真架构，其同样也包含大得多的(BEOL)相互连接延迟效应。

因此，尽管来自FEOL与BEOL组件的相对的延迟贡献粗略的构想能够借由简单地从有负载测试电路输出延迟中减去无载测试电路输出延迟来判断，然而FEOL/BEOL延迟贡献更为准确的判断需要更为复杂的方法。进一步将来自特定FEOL或BEOL组件(而相关的是，FEOL及/或BEOL参数数值中特定变动的识别)延迟会将此种判断复杂化会产生的事实为：BEOL参数数值的改变会在有负载与无载测试电路输出延迟上具有不同的效应。这些不同的效应阐述于图4A与4B中。

图4A与4B显示用于包含各种不同的FEOL与BEOL组件的嵌入式测试电路的测试电路输出(输出延迟)样品图。图4A显示嵌入式测试电路输出延迟对晶体管速度(″晶体管角″)的数个图，此用于具有不同型式晶体管(I/O晶体管与核心晶体管)的无负载测试电路以及用于具有仿真不同相互连接层(金属-3(M3)、通孔(V3)、以及金属-4(M4))的测试负载的有负载测试电路。

图4A中的输出延迟是以三个不同晶体管速度而绘制：额定或目标速度″TT″、较快于额定速度TT 20％的快速度″FF″、以及较慢于额定速度TT 25％的慢速度″SS″。所要指明的是，随着晶体管速度增加(从TT至FF)，各个嵌入式测试电路的输出延迟便会减少至大约额定输出延迟数值80％左右。相似的是，随着晶体管速度降低(从TT至SS)，各个嵌入式测试电路的输出延迟便会增加至大约额定输出延迟数值125％左右。

因此，图4A中的资料表示出晶体管速度变动会产生所有并入那些晶体管的嵌入式测试电路的输出延迟的大略相同改变，而不论那些嵌入式测试电路是否为有负载或者无载。所要进一步指明的是，由于晶体管速度大致上会直接与传播速度成比例，因此输出延迟的改变必会追踪晶体管速度(例如，晶体管速度20％的增加会导致延迟约20％的减少)的改变。

然而，不像FEOL参数的变动的是，BEOL参数数值的改变一般是以不同方式影响无载与有负载的测试电路。图4B显示嵌入式测试电路输出延迟对无载测试电路(使用I/O晶体管或者核心晶体管所形成的)与有负载测试电路(包含仿真诸如金属-3(M3)、通孔-3(V3)、金属-4(M4)的不同相互连接层的测试负载)相互连接电容值的数个图形。

图4B中的输出延迟是以三个不同相互连接电容数值绘制图形：额定或目标数值NOM_C、较低于目标数值25％的低电容数值LO_C、以及较高于目标数值25％的高电容数值HI_C。相互连接架构的电容量越低，信号传播便能够越快(亦即，较少量的信号会受到相互连接架构所延迟)。

所以，随着相互连接电容量降低25％，嵌入式测试电路的输出延迟便会全部降低。然而，尽管无负载的测试电路(I/O与核心晶体管)会在输出延迟上呈现出大略6％的降低量(至额定延迟的94％)，然而有负载的测试电路(M3、V3、以及M4的相互连接)仍会呈现输出延迟约20％的降低量(至额定延迟的80％)。相似的是，随着相互连接电容量增加25％，则对无负载测试电路而言，嵌入式测试电路输出延迟会大约增加6％，而对有负载测试电路而言则是增加大约20％左右。

因此，如同图4B图形所示，BEOL参数数值变动的效应在无负载测试电路输出延迟上会具有小的效应以及在有负载测试电路输出延迟上有大得多的效应。因此，为了得到BEOL(以及FEOL)组件性能相关效应更为准确的表示方式，需要产生并且解出一组模型方程式。

根据本发明的实施例，模型方程式是相应于特殊嵌入式测试电路，并且基于来自FEOL与BEOL参数(亦即，诸如晶体管速度与相互连接电容量的FEOL与BEOL特性)两者的延迟贡献，提供所期望的输出延迟。模型方程式因而包含至少一个由FEOL修正因子所修改的FEOL参数的变量以及至少一个由BEOL修正因子所修改的BEOL参数的变量。FEOL与BEOL修正因子分别表示模型方程式输出上FEOL或者BEOL参数的变量改变的效应。

例如，无负载测试电路输出延迟X_ij的样本模型方程式便可给定如下：

X_ij＝(1+C_FF*ΔF_i)*(1+C_BF*ΔB_j)                    [1]

其中的ΔF_i为特殊FEOL参数F_i(例如，晶体管的速度)数值的改变，ΔB_i为特殊BEOL参数B_i(例如，M1相互连接的相互连接电容量)数值的改变，C_FF为FEOL修正因子，代表无负载测试电路输出延迟上的FEOL参数F_i变动的效应，而C_BF则是BEOL修正因子，代表无负载测试电路输出延迟上的BEOL参数B_j变动的效应。所要指明的是，尽管标准用词(亦即，用词是表示与额定数值的偏差而不是绝对数值)用于举例说明，然而相同的原理仍能够用于绝对用词。

以相似的方式，有负载测试电路的输出延迟Y_ij的样本模型方程式能够给定如下：

Y_ij＝(1+C_FB*ΔF_i)*(1+C_BB*ΔB_j)                [2]

其中的C_FB为FEOL修正因子，代表有负载测试电路输出延迟上的FEOL参数F_i变动的效应，而C_BB为BEOL修正因子，代表有负载测试电路输出延迟上的参数B_j的效应。

所要指明的是，尽管根据本发明其它各种实施例，基于单一个FEOL参数(FEOL变量ΔF_i)以及基于单一个BEOL参数(FEOL变量ΔB_i)的方程式1与2两者是用于说明，而模型方程式仍能够包含与任何数目的FEOL与BEOL参数有关的用词。例如，上述的方程式1能够替代如下：

X_ij＝(1+C_FF*ΔF_i)*(1+C_BFj*ΔB_j)*(1+C_BFk*ΔB_k)*...   [3]

其中ΔB_j与ΔB_k分别为BEOL参数B_j与B_k(例如，M1相互连接的相互连接电容量与V1相互连接的相互连接电容量)数值的改变，C_BFj为BEOL修正因子，代表无负载测试电路输出延迟上的BEOL参数B_j变动的效应，C_BFk为BEOL修正因子，代表无负载测试电路输出延迟上的BEOL参数B_k变动的效应。

同样所要指明的是，根据本发明的实施例，各个FEOL或者BEOL参数能够分别与一组FEOL或BEOL修正因子相关连。例如，与核心晶体管测试电路相关连的模型方程式包含一个不同的FEOL修正因子，用于各个不同型式BEOL参数(例如，无负载核心晶体管测试电路中M1电容量效应的C_FF(1)、无负载核心晶体管测试电路中V1电容量效应的C_FF(2)、有负载核心晶体管测试电路中M1电容量效应的C_FB(1)、有负载核心晶体管测试电路中V1电容量效应的C_FB(2)等等)。相似的是，与M1相互连接有负载测试电路相关连的模型方程式能够包含不同的BEOL修正因子，用于各个不同型式的FEOL参数(例如，无负载测试电路中的核心晶体管上M1电容量效应的C_BF(1)、无负载测试电路中的I/O晶体管上M1电容量效应的C_BF(2)、有负载测试电路中的核心晶体管上M1电容量效应的C_BB(1)、有负载测试电路中I/O晶体管上M1电容量效应的C_BB(2)等等)。

然而，如图4A中的图形所指示的，FEOL参数数值的变动倾向于对测试电路的输出具有，具有一致的效应，而不论包含于测试电路中的相互连接负载型式。因此，根据本发明的实施例，能够借由使用单一个FEOL修正因子(亦即，C_FF＝C_FB)来简化此组IC的模型方程式。由于晶体管速度与信号传播延迟的关系约为1∶1，因此如果FEOL参数为晶体管的速度，则能够设定此单一个FEOL修正因子等于1(100％)，如下所指示的：

C_FF＝C_FB＝1                                        [4]

同样地，如图4B中的图形所示，BEOL参数数值的变动倾向对于有负载的测试电路有一致的效应以及对于无负载的测试电路有一致的效应。因此，根据本发明的实施例，替代每一个可能的FEOL与BEOL参数组合不同的BEOL修正因子，此组IC模型方程式仅包含有两个BEOL修正因子：代表对于无负载测试电路输出上BEOL参数改变效应的第一个BEOL修正因子、以及代表对于有负载测试电路输出上BEOL参数改变效应的第二个BEOL修正因子。

例如，如图4B中的图形所示，分别增加或者减少相互连接电容量25％的增量或者减量，则所有无负载测试电路(FEOL)的输出延迟便会分别增加与减少约6％，而所有有负载测试电路(BEOL)的输出延迟则大约为20％。因此，借由使用电容量的改变来正规化FEOL的输出延迟，便能够判断BEOL修正因子C_BF(亦即，对于无负载测试电路输出的BEOL参数的变动效应)，如下所示：

C_BF＝6％/25％＝24％(0.24)                        [5]

相似的是，借由电容量的改变来正规化BEOL的输出延迟，便能够判断BEOL修正因子C_BB(亦即，对于无负载测试电路输出的BEOL参数的变动效应)，如下所示：

C_BB＝20％/25％＝80％(0.80)                       [6]

然后则能够将BEOL修正因子C_BF以及C_BB的这些数值分别代入所有无负载与有负载的模型方程式中。例如，将方程式4与5代入方程式1之中导出：

X_ij＝(1+ΔF_i)*(1+0.24*ΔB_j)                      [7]

相似的是，将方程式4与6代入方程式2之中导出：

Y_ij＝(1+ΔF_i)*(1+0.80*ΔB_j)                      [8]

以如此方式，便能够针对FEOL与BEOL参数变量的所有组合来定义模型方程式。

一旦定义了模型方程式(例如，方程式7与8)，便针对参数变量来解该方程式，借此产生一组皆为输出延迟(亦即，X_ij以及Y_ij)函数的参数方程式(亦即，用于特殊FEOL与BEOL参数的方程式)。然后则能够将实际的(所量测到的)输出延迟代入此参数方程式中，借以产生各种FEOL与BEOL组件的参数数值，借此产生任何所要直接检测的问题偏差。

例如，能够解模型方程式7与8来得到参数变量ΔF_i以及ΔB_j如下。首先，解方程式7而导出ΔF_i：

ΔF_i＝X_ij/(1+0.24*ΔB_j)-1                        [9]

相似的是，解方程式8而导出ΔF_i：

ΔF_i＝Y_ij/(1+0.80*ΔB_j)-1                        [10]

然后则能将方程式9代入方程式10之中，借以导出：

X_ij/(1+0.24*ΔB_j)-1＝Y_ij/(1+0.80*ΔB_j)-1         [11]

然后则能够将的解出而得到BEOL变量ΔB_j，如下所示：

ΔB_j＝(Y_ij-X_ij)/(0.80*X_ij-0.24*Y_ij)              [12]

以如此的方式，便能够推导出做为输出延迟X_ij以及Y_ij函数的ΔB_j参数方程式。然后则能够将方程式12代入方程式9之中，借以产生做为输出延迟X_ij以及Y_ij函数的ΔF_i的参数方程式，如下所示：

$\mathrm{\Δ}{F}_i=\left[\frac{X_{\mathrm{ij}}}{1+\frac{0.24\×(Y_{\mathrm{ij}}-X_{\mathrm{ij}})}{0.80\×X_{\mathrm{ij}}-0.24\×Y_{\mathrm{ij}}}}\right]-1---\left(13\right)$

然后则能够将分别从适当的无负载与有负载嵌入式测试电路所量测到的输出延迟X_ij以及Y_ij数值分别代入参数方程式12与13之中，借以分别提供BEOL参数ΔB_j的数值以及FEOL参数ΔF_i的数值。以如此的方式，BEOL延迟对FEOL测试电路的贡献便能够消除，反之亦然。因此，对特殊FEOL及/或BEOL参数而言，能够快速地向下隔离出IC中任何影响性能问题的来源。

图5A-5B以及图6A-6B为实验资料的图形，其表示出模型方程式12与13的可应用性质。图5A显示四组实验资料的图形，组别1A、1B、2A、以及2B。资料组1A与1B包含来自第一群组的无负载(FEOL)测试电路的输出延迟量测，同时数据组2A与2B则包含来自第二群组的无负载测试电路的输出延迟量测。为达测试目的，设计并且处理第二群组的无负载测试电路，以具有较高于第一群组无负载测试电路的金属-1层电容量。因此，就上述的理由，与第二群组无负载测试电路相关连的输出延迟数值(亦即，资料组2A与2B)便会较大于与第一群组无负载测试电路相关连的输出延迟数值(亦即，资料组1A与1B)。

图5B显示来自图5A的实验资料的图形，其是利用方程式13，并为金属-1层(BEOL)电容量延迟贡献已经从输出延迟量测值移除之后的状况。以如此的方式分别将资料组1A、1B、2A、以及2B转换成″仅有FEOL″的资料组1A′、1B′、2A′、以及2B′。在资料组1A′、1B′、2A′以及2B′之间的高度相互关连性表示方程式13提供有效的BEOL延迟贡献的移除。所要指明的是，在资料组1A′、1B′、2A′以及2B′之间所剩余的变量乃是由于晶体管的处理变动所致。

相似的是，图6A显示四组新的实验资料的图形，资料组3A、3B、4A、以及4B。数据组3A与3B包含来自第一群组有负载测试电路的输出延迟量测值，同时数据组4A与4B则包含来自第二群组的有负载测试电路的输出延迟量测。为达测试目的，设计并且处理第二群组的无负载测试电路，以包含具有较高于第一群组有负载测试电路中的晶体管的临界电压(Vtsat)。因此，就上述的理由，与第二群组有负载测试电路相关连的输出延迟数值(亦即，资料组4A与4B)会较高于与第一群组有负载测试电路相关连的输出延迟数值(亦即，资料组3A与3B)。

图6B显示来自图6A的实验资料的图形，其是使用方程式12，并为晶体管相关(FEOL)延迟贡献已经从输出延迟数值移除之后的状况。以如此的方式分别将资料组3A、3B、4A、以及4B转换成″仅有BEOL″的资料组3A′、3B′、4A′、以及4B′。在资料组3A′、3B′、4A′、以及4B′之间的高度相互关连性表示方程式12提供有效的FEOL延迟贡献的移除。所要指明的是，在资料组3A′、3B′、4A′、以及4B′之间所剩余的变动乃是由于金属-1层的处理变动所致。

图7显示根据本发明实施例的性能分析方法的流程图。在″产生嵌入式测试电路″的步骤710，晶片受处理，借以在各个IC中皆包含有多个嵌入式测试电路，其中各个嵌入式测试电路皆包含有一个环形振荡器与测试负载，如同以上针对图3所说明的。之后，在″测量延迟″的步骤720，测量来自各个嵌入式测试电路的输出延迟。所要指明的是，根据本发明的各种实施例，能够在晶片切成个别的IC芯片之前或者之后进行这种测试。所要指明的是，根据本发明的另一个实施例，在晶片上所形成的IC可包含可程序逻辑IC(例如，FPGA)，其配置于量测电路之中，借以读取嵌入式测试电路的输出延迟。

在″定义模型程序″的步骤730，针对IC中的各个嵌入式测试电路来定义模型方程式，其中各个模型方程式为IC的至少一个FEOL参数与BEOL参数的函数。然后，在″解出模型方程式″的步骤740，解出模型方程式，以得到FEOL参数与BEOL参数，以产生一组参数方程式，其为嵌入式测试电路输出延迟的函数。所要指明的是，根据本发明各种不同的实施例，能够在步骤710与720之前、之后、或者同时执行步骤730与740。

最后，在″产生参数数值″的步骤750，将步骤720所量测到的输出延迟代入步骤740所产生的参数方程式之中，借以判断所需的FEOL与BEOL参数的实际数值。如果有修正，则与所期望的参数数值的任何偏差可指出处理或设计的问题，其可用于性能的增强。

上述的本发明架构与方法的各种不同实施例仅用于说明本发明原理，而不在于使本发明的范畴限制于所说明的特定实施例。因此，本发明仅为申请专利范围与其等效物所界定。

Claims (12)

1.一种用来分析集成电路的方法，该方法包含：

测量来自该集成电路中第一个嵌入式测试电路的第一个延迟数值，该第一个嵌入式测试电路包含连接至第一个测试负载的第一个环形振荡器，该第一个测试负载至少部分地形成于该集成电路中的第一个相互连接层中的一可程序规划相互连接架构中；

测量来自该集成电路中第二个嵌入式测试电路的第二个延迟数值，其中该第二个嵌入式测试电路为一种无负载测试电路，该第二个嵌入式测试电路包含第二个环形振荡器，该第二个环形振荡器相似于该第一个环形振荡器；以及

比较该第一个延迟数值与第二个延迟数值，其中比较该第一个延迟数值与第二个延迟数值包含产生一组参数方程式的步骤，该组参数方程式包含：

第一个参数方程式，指定第一个前段制程参数为该第一个延迟数值与第二个延迟数值的函数；以及

第二个参数方程式，指定第一个后段制程参数为该第一个延迟数值与第二个延迟数值的函数，其中该第一个后段制程参数代表该至少一个相互连接层的特性。

2.根据权利要求1所述的方法，其中产生该组参数方程式包含：

针对该第一个嵌入式测试电路来提供第一个模型方程式，该第一个模型方程式指定该第一个延迟数值为该第一个前段制程参数与第二个后段制程参数的函数；

针对该第二个嵌入式测试电路来提供第二个模型方程式，该第二个模型方程式指定该第二个延迟数值为该第一个前段制程参数与第二个后段制程参数的函数；

对该第一个前段制程参数解出该第一个模型方程式与第二个模型方程式，借以产生该第一个参数方程式；以及

对该第一个后段制程参数解出该第一个模型方程式与第二个模型方程式，借以产生该第二个参数方程式。

3.根据权利要求2所述的方法，其中该第一个模型方程式包含乘以第一个前段制程修正因子的第一个前段制程参数变量以及乘以第一个后段制程修正因子的第一个后段制程参数变量，以及

其中该第二个模型方程式包含乘以第二个前段制程修正因子的该第一个前段制程参数变量以及乘以第二个后段制程修正因子的该第一个后段制程参数变量。

4.根据权利要求3所述的方法，其中该第一个前段制程参数为晶体管速度，而且其中该第一个前段制程修正因子与该第二个前段制程修正因子等于一。

5.根据权利要求1所述的方法，其中比较该第一个延迟数值与第二个延迟数值进一步地包含：

将该第一个延迟数值与第二个延迟数值代入该第一个参数方程式之中，借以获得该第一个前段制程参数的实际数值；

比较该第一个前段制程参数的实际数值与该第一个前段制程参数所期望的数值；

将该第一个延迟数值与第二个延迟数值代入该第二个参数方程式之中，借以获得该第一个后段制程参数的实际数值；以及

比较该第一个后段制程参数的实际数值与该第一个后段制程参数所期望的数值。

6.根据权利要求1所述的方法，其中该集成电路为一种现场可程序规划逻辑门阵列，以及

其中测量该第一个延迟数值包含将该现场可程序规划逻辑门阵列配置于一个量测电路之中并且使用该量测电路来读取该第一个延迟数值，以及

其中测量该第二个延迟数值包含将该现场可程序规划逻辑门阵列配置于该量测电路之中并且使用该量测电路来读取该第二个延迟数值。

7.根据权利要求1所述的方法，进一步地包含：

测量来自该集成电路中第三个嵌入式测试电路的第三个延迟数值，该第三个嵌入式测试电路包含连接至第三个测试负载的第三个环形振荡器，该第三个测试负载形成于该集成电路中第二个相互连接层中；以及

比较该第三个延迟数值与第二个延迟数值。

8.一种集成电路芯片，由形成在基底上的集成电路所构成，该集成电路包含：

第一个相互连接层；

第一个嵌入式测试电路，其包含连接至第一个测试负载的第一个环形振荡器，该第一测试负载包含一种形成于该第一个相互连接层中的可程序规划相互连接架构；

第二个嵌入式测试电路，其包含第二个环形振荡器，该第二个环形振荡器包含无负载环形振荡器，该第二个环形振荡器相似于该第一个环形振荡器；

第二个相互连接层；以及

第三个嵌入式测试电路，其包含连接至第三个测试负载的第三个环形振荡器，该第三测试负载包含一种形成于该第二个相互连接层中的相互连接架构，该第三个环形振荡器相似于该第一个环形振荡器。

9.根据权利要求8所述的集成电路芯片，进一步地包含第三个嵌入式测试电路，该第三个嵌入式测试电路包含第三个环形振荡器，

其中该第一个环形振荡器包含第一种晶体管型式；以及

其中该第三个环形振荡器包含第二种晶体管型式。

10.根据权利要求8所述的集成电路芯片，其中该基底包含一晶片，以及其中多个外加该集成电路形成该晶片之上。

11.根据权利要求8所述的集成电路芯片，其中的该集成电路包含一现场可程序规划逻辑门阵列，以及其中将该现场可程序规划逻辑门阵列配置为一种量测电路，用以读取来自该第一个嵌入式测试电路的第一个输出信号以及来自该第二个嵌入式测试电路的第二个输出信号。

12.根据权利要求8所述的集成电路芯片，其中该集成电路包含一现场可程序规划逻辑门阵列。

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