CN113985250B - Fpga芯片内部开关矩阵的开关量全覆盖测试方法 - Google Patents

Fpga芯片内部开关矩阵的开关量全覆盖测试方法 Download PDF

Info

Publication number
CN113985250B
CN113985250B CN202111253939.5A CN202111253939A CN113985250B CN 113985250 B CN113985250 B CN 113985250B CN 202111253939 A CN202111253939 A CN 202111253939A CN 113985250 B CN113985250 B CN 113985250B
Authority
CN
China
Prior art keywords
tested
switch
test
switching
output
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202111253939.5A
Other languages
English (en)
Other versions
CN113985250A (zh
Inventor
李光
张秀均
季振凯
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
CETC 58 Research Institute
Wuxi Zhongwei Yixin Co Ltd
Original Assignee
CETC 58 Research Institute
Wuxi Zhongwei Yixin Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by CETC 58 Research Institute, Wuxi Zhongwei Yixin Co Ltd filed Critical CETC 58 Research Institute
Priority to CN202111253939.5A priority Critical patent/CN113985250B/zh
Publication of CN113985250A publication Critical patent/CN113985250A/zh
Application granted granted Critical
Publication of CN113985250B publication Critical patent/CN113985250B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2894—Aspects of quality control [QC]
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Tests Of Electronic Circuits (AREA)

Abstract

本发明公开了一种FPGA芯片内部开关矩阵的开关量全覆盖测试方法，涉及FPGA领域，该方法对FPGA芯片中的待测试开关矩阵内部的待测试开关量基于输入端和输出端进行分组形成若干个测试组，将当前测试组中的待测试开关量的输入端和输出端分别配置连接至FPGA芯片的输入IO管脚和输出IO管脚后得到相应码流加载到FPGA芯片执行，通过在输入IO管脚处分别施加测试向量，并在对应的输出IO管脚处分别获得输出向量，得到当前测试组中各个待测试开关量的测试结果；该方法可以快速有效的对待测试开关矩阵内部的全部待测试开关量进行全覆盖测试，覆盖率高、测试全面、测试灵活性高且便于故障定位。

Description

FPGA芯片内部开关矩阵的开关量全覆盖测试方法
技术领域
本发明涉及FPGA领域，尤其是一种FPGA芯片内部开关矩阵的开关量全覆盖测试方法。
背景技术
FPGA芯片具有开发周期短、成本低、风险小、集成度高、灵活性大等优点，且便于电子系统维护和升级，因此成为了数字芯片的主流，被广泛应用在通信、控制、视频、信息处理、消费电子、互联网、汽车以及航空航天等诸多领域。
以Virtex架构的FPGA芯片为例，如图1所示，FPAG芯片内部主要包括配置逻辑单元(CLB)、输入输出单元(IOB)、开关盒(Switch Box)和互联资源(Interconnect Resource)。每个开关盒对应一个开关矩阵，如图1以SB表示。互联资源又分为互联线(Wire Segments)和开关量(PIPs programmable interconnect points)，互联线是指开关矩阵外部的线段，包括连接不同开关矩阵的线段以及连接开关矩阵与不同的CLB/IOB之间的线段。开关量是指开关矩阵内部的互联，包括开关矩阵不同输入端和输出端之间的互联。如图2以一个内部包含6个开关量的开关矩阵为例，其包含的六个开关量分别记为pip1～pip6。
在FPGA芯片中，互联资源占据FPGA芯片面积的大部分(50％～90％)，是FPGA芯片资源中发生故障概率最高的部分，其中开关量的资源又占了互联资源的大部分(80-90％)，因此为了保证FPGA芯片的可靠运行，对开关量的测试非常重要。但是由于FPGA芯片内部开关矩阵往往较多，单个开关矩阵内部开关量也很多，随着FPGA芯片的规模逐渐变大需要测试的开关量更是数量庞大，比如Virtex架构的95T芯片中单个开关矩阵内部可以达到3000多个开关量，因此如何高效准确的完成开关量的测试成了亟待解决的问题。
发明内容
本发明人针对上述问题及技术需求，提出了一种FPGA芯片内部开关矩阵的开关量全覆盖测试方法，本发明的技术方案如下：
一种FPGA芯片内部开关矩阵的开关量全覆盖测试方法，该方法包括：
对FPGA芯片中的待测试开关矩阵内部的待测试开关量基于输入端和输出端进行分组形成若干个测试组，每个测试组中包括若干个待测试开关量且一个测试组中的各个待测试开关量的输入端和输出端均不同，所有测试组中包括的待测试开关量覆盖待测试开关矩阵内部的全部待测试开关量；
选取一个未测试的测试组作为当前测试组，对于当前测试组中的每个待测试开关量，将待测试开关量的输入端配置连接至FPGA芯片的一个输入IO管脚、输出端配置连接至FPGA芯片的一个输出IO管脚，完成对当前测试组的开关量配置生成开关量测试配置文件，基于开关量测试配置文件得到用户输入已完成布线的网表，并利用码流工具生成码流后下载到FPGA芯片执行；
在当前测试组中各个待测试开关量所连接的输入IO管脚处分别施加测试向量，并在对应的输出IO管脚处分别获得输出向量，得到当前测试组中各个待测试开关量的测试结果；
选取下一个未测试的测试组作为当前测试组进行测试，直到对所有测试组都完成测试时完成对待测试开关矩阵内部的待测试开关量的全覆盖测试。
其进一步的技术方案为，FPGA芯片中包括至少两个待测试开关矩阵，则方法还包括：对一个待测试开关矩阵中的所有测试组都完成测试后，对下一个待测试开关矩阵执行对待测试开关矩阵内部的待测试开关量基于输入端和输出端进行分组形成若干个测试组的步骤。
其进一步的技术方案为，待测试开关矩阵包括FPGA内的全部开关矩阵，则方法用于对FPGA芯片内部的全部开关矩阵内部的全部待测试开关量进行全覆盖测试。
其进一步的技术方案为，待测试开关矩阵内部的待测试开关量包括待测试开关矩阵内部的全部开关量或部分开关量。
其进一步的技术方案为，该方法还包括：
从待测试开关矩阵内部的全部开关量中选定部分开关量作为待测试开关量，或者，将待测试开关矩阵内部的全部开关量中的免测试开关量剔除得到剩余的待测试开关量，免测试开关量至少包括待测试开关矩阵内部未与外部单元相连的开关量。
其进一步的技术方案为，当一个输出IO管脚处的输出向量与连接同一个待测试开关量的IO管脚处的输入IO管脚处的测试向量不同时，待测试开关量的测试结果指示待测试开关量故障，否则指示待测试开关量正常，则方法还包括：
根据当前测试组中各个待测试开关量的测试结果定位待测试开关矩阵内部存在故障的开关量。
其进一步的技术方案为，对待测试开关矩阵内部的待测试开关量基于输入端和输出端进行分组形成若干个测试组，包括：
对待测试开关矩阵内部的待测试开关量基于输出端的类别进行分类；
选取输出端属于同一个类别且输入端各不相同的若干个待测试开关量构成一个测试组。
其进一步的技术方案为，输出端的每一个类别包括若干种不同的线号，同一个类别的同一种线号包括若干个待测试开关量，则选取输出端属于同一个类别且输入端各不相同的若干个待测试开关量构成一个测试组，包括对于输出端的每一个类别：
确定未分组的待测试开关量中输出端属于当前类别的各个待测试开关量的线号，从每一种线号中选择一个待测试开关量构成一个测试组，构成的测试组包括输出端属于当前类别且线号各不相同，以及输入端各不相同的若干个待测试开关量。
其进一步的技术方案为，输出端的一个类别的不同线号包括的待测试开关量的数量均相等，则针对当前类别形成的各个测试组中分别包含当前类别中所有线号的待测试开关量；或者，输出端的一个类别中存在至少两个不同线号包括的待测试开关量的数量不相等，则针对当前类别形成的各个测试组中存在至少一个测试组仅包含当前类别中部分线号的待测试开关量。
其进一步的技术方案为，将待测试开关量的输入端配置连接至FPGA芯片的一个输入IO管脚、输出端配置连接至FPGA芯片的一个输出IO管脚，包括：
选取FPGA芯片的一个未被占用的IO管脚作为待测试开关量的输入IO管脚连接到起始配置逻辑单元的slice输入，将起始配置逻辑单元的对应的slice输出连接到待测试开关量的输入端，将待测试开关量的输出端连接到终止配置逻辑单元的slice输入，将终止配置逻辑单元的slice输出连接到FPGA芯片的一个未被占用的IO管脚作为待测试开关量的输出IO管脚。
本发明的有益技术效果是：
本申请公开了一种FPGA芯片内部开关矩阵的开关量全覆盖测试方法，该方法通过对开关量进行合理的分组，可以快速有效的对待测试开关矩阵内部的全部待测试开关量进行全覆盖测试，覆盖率高、测试全面。进一步的本申请提供了一种基于开关量的输出端分类，再基于线号的遍历分组方法，操作简单，可以避免遗漏，分组效果好。
该方法不仅可以对特定的开关矩阵进行测试，也可以对芯片中的所有开关矩阵进行全覆盖测试，也可以对开关矩阵中特定的开关量进行测试，灵活性高，可以满足不同的测试需求。而且使用该方法不仅可以实现对开关量的测试得到测试结果，还可以准确定位出存在故障的开关量，便于后期排除故障。
附图说明
图1是FPGA芯片内部结构示意图。
图2是一个开关矩阵内部的开关量的示意图。
图3是本申请的开关量全覆盖测试方法的流程示意图。
图4是一个实例中获取到的95T芯片中一个开关矩阵内部的输出端为BYP0的所有开关量。
图5是本申请公开的方法中对一个待测试开关量进行开关量配置的示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做进一步说明。
本申请公开了一种FPGA芯片内部开关矩阵的开关量全覆盖测试方法，请参考图3所示的流程图，该方法包括如下步骤：
步骤1，对FPGA芯片中的待测试开关矩阵内部的待测试开关量基于输入端和输出端进行分组形成若干个测试组，每个测试组中包括若干个待测试开关量，所有测试组中包括的待测试开关量覆盖待测试开关矩阵内部的全部待测试开关量。
在一个实施例中，待测试开关矩阵内部的待测试开关量包括待测试开关矩阵内部的全部开关量。在另一个实施例中，待测试开关矩阵内部的待测试开关量包括待测试开关矩阵内部的部分开关量，则在该实施例中，主要有两种方法可以确定待测试开关量：(1)从待测试开关矩阵内部的全部开关量中选定部分开关量作为待测试开关量，也即由用户指定选择部分特定的开关量作为待测试开关量进行测试，选定的标准可以按照开关量的各种属性或各种自定义选择标准，本申请不作限定。(2)将待测试开关矩阵内部的全部开关量中的免测试开关量剔除，并将剩余的所有开关量作为待测试开关量，免测试开关量是待测试开关矩阵内部确定不存在故障或者不使用的或者即便存在故障也不影响FPGA芯片运行、因此无需测试的开关量。比较典型的，免测试开关量至少包括待测试开关矩阵内部未与外部单元相连的开关量，由于这些开关量只在待测试开关矩阵内部而没有和外部的连线，因此不影响FPGA芯片正常运行，可以剔除掉不用测试，从而可以在保证测试结果准确性的基础上减少不必要的测试量，提高测试效率。
在对待测试开关矩阵内部的待测试开关量进行分组时，要保证一个测试组中的各个待测试开关量的输入端和输出端均不同，从而避免同一个测试组内的开关量的输入端和输出端冲突打架。为了保证分组有效性，本申请提供的一个实施例的做法是首先对待测试开关矩阵内部的待测试开关量基于输出端的类别进行分类，然后选取输出端属于同一个类别且输入端各不相同的若干个待测试开关量构成一个测试组，也即一个测试组只包含一个输出端的类别的待测试开关量且同样要避免输入端冲突。
通过相应的指令可以获取各个开关量的输入端和输出端的相关信息，本申请以Virtex架构的FPGA芯片为例，开关量的输出端的类别常见的比如包括BYP、CTRL、FAN、五倍线、二倍线、长线等，可以直接通过资源列表获得。以BYP类为例，则针对该类别形成的测试组中的所有待测试开关量的输出端都是BYP类的。
由于实际情况中，输出端的每一个类别包括若干种不同的线号，同一个类别的同一种线号包括若干个待测试开关量，比如对于BYP类，其包括8种不同的线号分别为BYP0～BYP7，而待测试开关矩阵内可能包含19个输出端为BYP0的待测试开关量。则不将同一个类别的所有待测试开关量都划分到同一组中，避免严重的资源冲突问题，而是进一步的，在基于输出端的类别进行分类后，对于属于同一个类别的待测试开关量再基于线号进行分组，然后形成针对当前类别的多个测试组。具体的，对于输出端的每一个类别：确定未分组的待测试开关量中输出端属于当前类别的各个待测试开关量的线号，从每一种线号中选择一个待测试开关量构成一个测试组，构成的测试组包括输出端属于当前类别且线号各不相同，以及输入端各不相同的若干个待测试开关量。经过上述方法，可以快速有效的对所有待测试开关量进行分组，不仅可以保证全覆盖而且可以保证后续无资源冲突，效率较高。
比如对于BYP类，若未分组的待测试开关量中分别包括若干个线号为BYP0～BYP7的待测试开关量，则从线号为BYP0的所有待测试开关量中选择一个，对其他线号也是如此处理，遍历所有线号后构成待测试开关矩阵针对当前类别BYP类的一个测试组，比如得到的一个测试组中包括8个待测试开关量分别记为pip1～pip8，其输入端与输出端的相关信息如下表一所示：
表一
待测试开关矩阵 输入端→输出端
pip1 INT_X10Y59 EL2BEG0→BYP0
pip2 INT_X10Y59 ER2BEG1→BYP1
pip 3 INT_X10Y59 SL2BEG1→BYP2
pip 4 INT_X10Y59 SR2BEG2→BYP3
pip 5 INT_X10Y59 NL2BEG1→BYP4
pip 6 INT_X10Y59 NR2BEG0→BYP5
pip 7 INT_X10Y59 WL2BEG2→BYP6
pip 8 INT_X10Y59 WR2BEG1→BYP7
在一个实施例中，输出端的一个类别的不同线号包括的待测试开关量的数量均相等，则针对当前类别形成的各个测试组中分别包含当前类别中所有线号的待测试开关量。比如对于BYP类，假设线号BYP0～BYP7分别包含10个待测试开关量，则每次都遍历所有线号，则最终正好形成10个针对BYP类的测试组，且每个测试组包括线号分别为BYP0～BYP7的8个待测试开关量。
在另一个实施例中，输出端的一个类别中存在至少两个不同线号包括的待测试开关量的数量不相等，则针对当前类别形成的各个测试组中存在至少一个测试组仅包含当前类别中部分线号的待测试开关量，且一般先分组形成的测试组中包含的待测试开关量更多。比如对于BYP类，假设线号BYP0～BYP6分别包含10个待测试开关量，但线号BYP7仅包含9个待测试开关量，则每次都遍历所有线号，同样形成10个针对BYP类的测试组，前9个测试组包括线号分别为BYP0～BYP7的8个待测试开关量，但最后一次遍历时，线号为BYP7的待测试开关量已经全部分组，此时未分组的待测试开关量仅包含BYP0～BYP6的7个待测试开关量，则最后一个测试组只有线号为BYP0～BYP6的7个待测试开关量。
步骤2，选取一个未测试的测试组作为当前测试组，对于当前测试组中的每个待测试开关量，将待测试开关量的输入端配置连接至FPGA芯片的一个输入IO管脚、输出端配置连接至FPGA芯片的一个输出IO管脚，完成对当前测试组的开关量配置生成开关量测试配置文件，也即NCD文件。
具体的，选取FPGA芯片的一个未被占用的IO管脚作为待测试开关量的输入IO管脚连接到起始配置逻辑单元的slice输入，将起始配置逻辑单元的对应的slice输出连接到待测试开关量的输入端，将待测试开关量的输出端连接到终止配置逻辑单元的slice输入，将终止配置逻辑单元的slice输出连接到FPGA芯片的一个未被占用的IO管脚作为待测试开关量的输出IO管脚。
基于开关量测试配置文件得到用户输入已完成布线的网表，并利用码流工具生成码流后下载到FPGA芯片执行，具体的，在FPGA EDITOR里打开该NCD文件，进行自动布线，然后生成bit文件，配置到FPGA芯片中。
步骤3，在当前测试组中各个待测试开关量所连接的输入IO管脚处分别施加测试向量，并在对应的输出IO管脚处分别获得输出向量。连接同一个待测试开关量的输入IO管脚和输出IO管脚有对应关系，基于各组存在对应关系的两个IO管脚处的输出向量与测试向量得到当前测试组中各个待测试开关量的测试结果。
当一个输出IO管脚处的输出向量与连接同一个待测试开关量的IO管脚处的输入IO管脚处的测试向量不同时，待测试开关量的测试结果指示待测试开关量故障，否则指示待测试开关量正常。进一步的，当输出IO管脚处的输出向量恒为0时表示其连接的待测试开关量有常开故障，当输出IO管脚处的输出向量恒为1时表示其连接的待测试开关量有常闭故障。由此根据当前测试组中各个待测试开关量的测试结果可以定位待测试开关矩阵内部存在故障的开关量，不仅可实现测试还可实现故障的精确定位。
步骤4，选取下一个未测试的测试组作为当前测试组进行测试，直到对所有测试组都完成测试时，完成对当前的待测试开关矩阵内部的待测试开关量的全覆盖测试。
经过上述步骤1～4，可以完成对一个待测试开关矩阵内部的全部待测试开关量的全覆盖测试，FPGA芯片中可以只包括一个待测试开关矩阵，可以由用户自定义配置选择其中一个开关矩阵作为待测试开关矩阵，则该方法可以用于测试特定的开关矩阵，灵活性较高、实用性较优。
或者在另一个实施例中，FPGA芯片中包括至少两个待测试开关矩阵，则当有多个待测试开关矩阵时，通过步骤1～4完成对一个待测试开关矩阵内部的全部待测试开关量的全覆盖测试后，对下一个待测试开关矩阵再次按照上述步骤1～4的方法进行测试，如此循环直到对所有待测试开关矩阵都完成测试。
在上述实施例中，当包括多个待测试开关矩阵时，这些待测试开关矩阵可以是FPGA芯片内部的部分开关矩阵或全部开关矩阵。当只选取FPGA芯片内部的部分开关矩阵作为待测试开关矩阵时，与单个待测试开关矩阵类似，可以由用户指定对特定的一部分开关矩阵进行测试。而当待测试开关矩阵包括FPGA内的全部开关矩阵，该方法用于对FPGA芯片内部的全部开关矩阵内部的全部待测试开关量进行全覆盖测试，测试的完整性和准确性都较高。
为了更清楚的说明本申请的方法的流程，本申请以Virtex架构的95T芯片为例，以如下一个实例对测试流程进行说明：
通过命令xdl-report-pips xc5vsx95tff1136可以获取95T芯片内的所有开关量的输入端和输出端的相关信息，该实例以将95T芯片内的PIP_X10Y59开关矩阵作为待测试开关矩阵为例，则可以获取该开关矩阵内部的所有共3000多个开关量的相关信息。
对待测试开关矩阵内部的待测试开关量基于输出端的类别进行分类，并确定当前类别中所有线号的待测试开关量。比如对于BYP类来说，待测试开关矩阵中线号为BYP0的开关量共包括25个，如图4所示，而其中有6个开关量是免测试开关量，在前序已经筛选掉了，则对于BYP类来说，待测试开关矩阵中共包括19个线号为BYP0的待测试开关量。对于BYP类的其他线号BYP1～BYP7来说，同样获取各个线号下的所有待测试开关量。
按照BYP0～BYP7作为输出端进行分组，分组原则就是同一个测试组内输入端的开关量不同(避免输入开关量打架)，并且一个测试组中要保证剩余的所有线号都测到，比如得到的一个测试组如上表一所示。由此通过将BYP0～BYP7包含的所有待测试开关量分为19个测试组可以涵盖95T内输出端为BYP类的所有待测试开关量。
假设上表一示出的是当前测试组，对于其中的一个待测试开关量pip1，配置将其通过CLB分别连接到相应的IO管脚，如图5所示的示意图，选择IOB1作为对应的输入IO管脚连接到CLB1的Slice输入，将对应的CLB1的Slice输出连接到待测试开关量pip1的输入端。将待测试开关量pip1的输出端连接到CLB2的Slice输入，将对应的CLB2的Slice输出连接到IOB2作为输出IO管脚。对于其他待测试开关量也同样这样操作，完成以NCD文件格式形成的开关量测试配置文件，该开关量测试配置文件再经调整布线成功后，利用码流工具生成码流bit文件，加载到FPGA执行。在IOB1施加测试向量，在对应的IOB2获取输出向量，由此可以得到对当前测试组中pip1的测试结果，其余同理。
以上所述的仅是本申请的优选实施方式，本发明不限于以上实施例。可以理解，本领域技术人员在不脱离本发明的精神和构思的前提下直接导出或联想到的其他改进和变化，均应认为包含在本发明的保护范围之内。

Claims (10)

1.一种FPGA芯片内部开关矩阵的开关量全覆盖测试方法，其特征在于，所述方法包括：
对FPGA芯片中的待测试开关矩阵内部的待测试开关量基于输入端和输出端进行分组形成若干个测试组，每个测试组中包括若干个待测试开关量且一个测试组中的各个待测试开关量的输入端和输出端均不同，所有测试组中包括的待测试开关量覆盖所述待测试开关矩阵内部的全部待测试开关量；
选取一个未测试的测试组作为当前测试组，对于当前测试组中的每个待测试开关量，将所述待测试开关量的输入端配置连接至FPGA芯片的一个输入IO管脚、输出端配置连接至FPGA芯片的一个输出IO管脚，完成对当前测试组的开关量配置生成开关量测试配置文件，基于所述开关量测试配置文件得到用户输入已完成布线的网表，并利用码流工具生成码流后下载到所述FPGA芯片执行；
在当前测试组中各个待测试开关量所连接的输入IO管脚处分别施加测试向量，并在对应的输出IO管脚处分别获得输出向量，得到当前测试组中各个待测试开关量的测试结果；
选取下一个未测试的测试组作为当前测试组进行测试，直到对所有测试组都完成测试时完成对所述待测试开关矩阵内部的待测试开关量的全覆盖测试。
2.根据权利要求1所述的方法，其特征在于，所述FPGA芯片中包括至少两个所述待测试开关矩阵，则所述方法还包括：对一个待测试开关矩阵中的所有测试组都完成测试后，对下一个待测试开关矩阵执行所述对待测试开关矩阵内部的待测试开关量基于输入端和输出端进行分组形成若干个测试组的步骤。
3.根据权利要求2所述的方法，其特征在于，所述待测试开关矩阵包括所述FPGA内的全部开关矩阵，则所述方法用于对所述FPGA芯片内部的全部开关矩阵内部的全部待测试开关量进行全覆盖测试。
4.根据权利要求1所述的方法，其特征在于，所述待测试开关矩阵内部的待测试开关量包括所述待测试开关矩阵内部的全部开关量或部分开关量。
5.根据权利要求4所述的方法，其特征在于，所述方法还包括：
从所述待测试开关矩阵内部的全部开关量中选定部分开关量作为待测试开关量，或者，将所述待测试开关矩阵内部的全部开关量中的免测试开关量剔除得到剩余的待测试开关量，所述免测试开关量至少包括所述待测试开关矩阵内部未与外部单元相连的开关量。
6.根据权利要求1-5任一所述的方法，其特征在于，当一个输出IO管脚处的输出向量与连接同一个待测试开关量的IO管脚处的输入IO管脚处的测试向量不同时，所述待测试开关量的测试结果指示待测试开关量故障，否则指示待测试开关量正常，则所述方法还包括：
根据当前测试组中各个待测试开关量的测试结果定位所述待测试开关矩阵内部存在故障的开关量。
7.根据权利要求1-5任一所述的方法，其特征在于，所述对待测试开关矩阵内部的待测试开关量基于输入端和输出端进行分组形成若干个测试组，包括：
对所述待测试开关矩阵内部的待测试开关量基于输出端的类别进行分类；
选取输出端属于同一个类别且输入端各不相同的若干个待测试开关量构成一个测试组。
8.根据权利要求7所述的方法，其特征在于，输出端的每一个类别包括若干种不同的线号，同一个类别的同一种线号包括若干个待测试开关量，则选取输出端属于同一个类别且输入端各不相同的若干个待测试开关量构成一个测试组，包括对于输出端的每一个类别：
确定未分组的待测试开关量中输出端属于当前类别的各个待测试开关量的线号，从每一种线号中选择一个待测试开关量构成一个测试组，构成的测试组包括输出端属于当前类别且线号各不相同，以及输入端各不相同的若干个待测试开关量。
9.根据权利要求8所述的方法，其特征在于，输出端的一个类别的不同线号包括的待测试开关量的数量均相等，则针对当前类别形成的各个测试组中分别包含当前类别中所有线号的待测试开关量；或者，输出端的一个类别中存在至少两个不同线号包括的待测试开关量的数量不相等，则针对当前类别形成的各个测试组中存在至少一个测试组仅包含当前类别中部分线号的待测试开关量。
10.根据权利要求1-5任一所述的方法，其特征在于，所述将所述待测试开关量的输入端配置连接至FPGA芯片的一个输入IO管脚、输出端配置连接至FPGA芯片的一个输出IO管脚，包括：
选取FPGA芯片的一个未被占用的IO管脚作为所述待测试开关量的输入IO管脚连接到起始配置逻辑单元的slice输入，将所述起始配置逻辑单元的对应的slice输出连接到所述待测试开关量的输入端，将所述待测试开关量的输出端连接到终止配置逻辑单元的slice输入，将所述终止配置逻辑单元的slice输出连接到FPGA芯片的一个未被占用的IO管脚作为所述待测试开关量的输出IO管脚。
CN202111253939.5A 2021-10-27 2021-10-27 Fpga芯片内部开关矩阵的开关量全覆盖测试方法 Active CN113985250B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202111253939.5A CN113985250B (zh) 2021-10-27 2021-10-27 Fpga芯片内部开关矩阵的开关量全覆盖测试方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202111253939.5A CN113985250B (zh) 2021-10-27 2021-10-27 Fpga芯片内部开关矩阵的开关量全覆盖测试方法

Publications (2)

Publication Number Publication Date
CN113985250A CN113985250A (zh) 2022-01-28
CN113985250B true CN113985250B (zh) 2023-05-23

Family

ID=79742290

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111253939.5A Active CN113985250B (zh) 2021-10-27 2021-10-27 Fpga芯片内部开关矩阵的开关量全覆盖测试方法

Country Status (1)

Country Link
CN (1) CN113985250B (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202916360U (zh) * 2012-10-26 2013-05-01 北京博电新力电气股份有限公司 一种开关量测试仪
CN204256122U (zh) * 2014-11-28 2015-04-08 北京交控科技有限公司 一种输入输出开关量测试系统
CN106291328A (zh) * 2016-08-26 2017-01-04 北京空间飞行器总体设计部 一种航天器开关矩阵故障检测及定位装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7804321B2 (en) * 2008-09-05 2010-09-28 Actel Corporation Circuits and methods for testing FPGA routing switches
US9874613B2 (en) * 2012-11-05 2018-01-23 Doble Engineering Company Method and system of apparatuses for testing utility power devices

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN202916360U (zh) * 2012-10-26 2013-05-01 北京博电新力电气股份有限公司 一种开关量测试仪
CN204256122U (zh) * 2014-11-28 2015-04-08 北京交控科技有限公司 一种输入输出开关量测试系统
CN106291328A (zh) * 2016-08-26 2017-01-04 北京空间飞行器总体设计部 一种航天器开关矩阵故障检测及定位装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种FPGA的可编程逻辑单元的全覆盖测试方法;廖永波;李平;阮爱武;;仪器仪表学报(04);全文 *

Also Published As

Publication number Publication date
CN113985250A (zh) 2022-01-28

Similar Documents

Publication Publication Date Title
US6055463A (en) Control system and method for semiconductor integrated circuit test process
DE60104854T2 (de) System und Verfahren zum Testen integrierter Schaltungen
US7253606B2 (en) Framework that maximizes the usage of testhead resources in in-circuit test system
US5570376A (en) Method and apparatus for identifying faults within a system
US7324982B2 (en) Method and apparatus for automated debug and optimization of in-circuit tests
EP0552532A2 (en) A method of testing printed circuit boards
JPH1091472A (ja) 集積回路内部の信号にアクセスするための方法及び装置
US11893838B2 (en) Vehicle electronic repair and diagnostic system and method
CN112067978A (zh) 一种基于fpga的fpga筛选测试系统及方法
CN113985250B (zh) Fpga芯片内部开关矩阵的开关量全覆盖测试方法
US11686768B2 (en) System and method of testing single DUT through multiple cores in parallel
Bodhe et al. Diagnostic Fail Data Minimization Using an $ N $-Cover Algorithm
CN104730448A (zh) 自动测试设备资源配置方法与自动测试通道配置装置
US7398506B2 (en) Net list producing device producing a net list with an interconnection parasitic element by hierarchical processing
CN113449481A (zh) 嵌入式fpga ip核顶层电路图自动生成方法、装置及存储介质
Smirnov et al. Methods of Automated Test Solutions Design for VLSI Testing
Pereira et al. A shift-register based BIST architecture for FPGA global interconnect testing and diagnosis
CN115128370A (zh) 多核并行测试单一待测物的系统及方法
Streitwieser Real-time test data acquisition and data processing enabling closed loop control systems for adaptive test
US20020147559A1 (en) Method for testing integrated logic circuits
US11152236B2 (en) System for and method of manufacture using multimodal analysis
CN116755953B (zh) 测试结果分组方法、装置、电子设备及可读存储介质
CN219811189U (zh) 现场可编程逻辑门阵列电路及电子设备
US8516322B1 (en) Automatic test pattern generation system for programmable logic devices
CN111782695B (zh) Mpw多产品联测的数据处理方法、存储介质及计算机设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant