JPH1091472A - 集積回路内部の信号にアクセスするための方法及び装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＬＤのテストにおいて、端子に直接接続さ
れていない多数の内部ノードにアクセスできるようにす
る。 【解決手段】 本発明による装置は、試験対象のＰＬＤ
１０４をエミュレートするようにプログラム可能なシャ
ドーＰＬＤ３０４を備える。該シャドーＰＬＤは、少な
くとも試験対象のＰＬＤの入出力端子に対応づけられる
だけの数の入出力端子を備える。該装置はさらに、試験
対象のＰＬＤとシャドーＰＬＤの両方の入出力端子を、
試験対象のＰＬＤが共に動作することを想定した外部回
路に接続するための端子も備えている。また該装置は、
両ＰＬＤの各端子を外部測定器に接続するためのプロー
ブ・コネクタを有する。このようにして、シャドーＰＬ
Ｄの端子へのアクセスを可能にすることによって分析が
大幅に単純化され、内部ノードに関連する故障の発見率
が大幅に向上する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般に、電子回路のテ
ストに関するものであり、とりわけ、集積回路を分析し
て、デバイスの端子に接続されていない多数の内部ノー
ドにアクセスできるようにするための装置に関するもの
である。

【０００２】

【従来の技術】一般に電子回路において、とりわけ、集
積回路において、個々の集積回路デバイス内における複
雑さ及び機能性は増大する傾向にある。広く認められて
いるように、集積回路の内部回路構成が、複雑さを増す
につれて、集積回路のテスト及び分析は、より重要にな
る。しかし、集積回路は、デバイスの端子（すなわち、
パッケージ化集積回路内の集積回路にアクセスするため
の外部金属接続部）数が制限されている。デバイス端子
は、一般に、「ピン」、「パッド」、または、「リー
ド」とも呼ばれる。一般に、各デバイス端子は、１つ、
または、おそらく少数の内部ノードにアクセスしてい
る。デバイス端子によって、内部回路セルに関する入
力、出力、または、双方向入力／出力（Ｉ／Ｏ）が可能
になる。さらに、デバイス端子には、集積回路に対する
電力供給専用としなければならないものもある。

【０００３】プログラマブル論理デバイス（ＰＬＤ）
は、エンド・ユーザが決定する多種多様な論理機能を実
施するようにプログラムすることが可能なクラスのデバ
イスである。ＰＬＤには、デバイスの構成を変更するの
にヒューズを焼き切る（すなわち、伝導リンクを除去す
る）方法をとるため、１度だけのプログラムしかできな
いものがある。また、フィールド・プログラマブル・ゲ
ート・アレイ（ＦＰＧＡ）のような、何度でもプログラ
ムし直すことが可能なＰＬＤもある。ＰＬＤは、必要な
機能性及びタイミング要件が得られるように作られた少
数のデバイスで複雑な回路を実施することが可能になる
ので、ますます普及の度を増している。

【０００４】ＰＬＤの設計、分析、及びプログラミング
は、コンピュータで実行されるソフトウェア・アプリケ
ーションによって実施される。設計は、グラフィック入
力パッケージによる概略図として、または、ハードウェ
ア記述言語によるテキスト・ファイルとして入力され
る。次に、シミュレーション・パッケージを用いて、そ
の機能及びタイミング特性が意図通りであることを確認
することによって回路の分析が行われる。次にこの設計
回路は、配置及び経路選択パッケージを使って、ＰＬＤ
にプログラムしダウン・ロードすることが可能な形式に
翻訳される。構成されたＰＬＤは、設計者の理論的理解
通りに、かつ、シミュレーションどおりに動作すること
が期待される。しかし、このプロセスは、結果としてう
まくゆかないことが多く、ＰＬＤの動作が理論上の動
作、つまりはシミュレーションによる動作とどうして異
なってしまうのか、はっきりと断定することはできな
い。従って、ＰＬＤの設計を完全なものにするのに、か
なりの再試行回数及び総開発時間を必要とする場合が多
い。

【０００５】シミュレーションによって、設計者は設計
回路内の任意のノードにおける回路の動作を検査するこ
とができる。検査される動作特性には２つのタイプ、す
なわち、（１）機能、及び（２）タイミングまたは性能
が存在する。機能の分析は、回路の動作試験によって行
われる。タイミング動作の分析は、回路に現われる速度
及び信号遅延／立ち上がり／立ち下がり時間の検査によ
って行われる。回路のタイミング／性能は、必要とされ
る仕様の範囲内でなければならない。シミュレーション
・プログラムは回路の数学モデルを生成し、その回路が
配置されるＰＬＤの実際の性能の推定値を利用して設計
される。シミュレーション・プログラムは、ＰＬＤ機能
シミュレーションに関して適度に正確である。しかし、
ＰＬＤが接続されて共に動作している外部回路（例え
ば、マイクロプロセッサ、メモリ、ディスク、別の同期
または非同期の独立体とのインターフェイス）のモデル
化が不完全であるために、該プログラムは不正確にな
る。

【０００６】しかし、ＰＬＤのタイミングに影響を及ぼ
す多数の要素のため、設計のタイミング性能をシミュレ
ートするのは極めて困難である。これらの要素に関する
値を正確に推定するには、かなりの計算時間を要するこ
とになる。さらに、そのシミュレーションには、さらに
多くの変数が考慮されるので、シミュレーション・プロ
グラムの実行は、さらに長時間を要することになる。高
速コンピュータを用いたとしても、完全で正確なシミュ
レーションの実行には、数日かかることも稀ではない。
正確なタイミング・シミュレーションは、有効か有効で
ないかは別としても、その実行においては典型的には高
価で時間のかかるものである。

【０００７】ＰＬＤにおいて実施されるように回路を設
計するプロセスにおいて必要なステップは、プログラム
されたＰＬＤの評価を行って、それが設計仕様を満たす
かどうか確認することである。ＰＬＤは、プログラムさ
れてそれがその上で動作すべき回路に結合されるのが望
ましい。回路内評価は、その回路が使用されるであろう
実際の条件下で、設計された回路の分析を行うことを可
能にする。通常、プログラムされたＰＬＤが最初の試み
で理想的に機能することはないので、設計プロセスは何
度か繰り返される。各繰り返し毎にＰＬＤの動作を分析
して、どこに設計の欠陥があるかを確認しなければなら
ない。これらの欠陥は補正され、新たなＰＬＤがプログ
ラムされ（または、ＰＬＤが再プログラムされ）、評価
が繰り返される。

【０００８】ＰＬＤにおいて単純な回路を実施し、既知
の入力条件に応答してＰＬＤから所望の出力が得られる
かをテストすることによってその動作を分析することが
可能である。これらの単純な設計の場合、ＰＬＤ端子に
おいて得られるデータだけを利用している間は、間違っ
た出力を分析し、その原因を識別することが可能であ
る。しかし、より複雑な設計の場合、複数セル設計のポ
ートのない内部セルに関連する問題によって、所与のセ
ル出力に間違った応答を生じる可能性がある。ＰＬＤの
出力端子の数は限られているし、あるいは内部のトレー
ス・ルーチン・チャネルの数が制限されているので、こ
れらの内部セルにアクセスすることはできない。従来、
ＰＬＤの分析は、推測、直感、及び時間のかかる手動分
析に依存していた。また、その代替案として、設計者は
コンピュータ・シミュレーションに頼って内部ノードを
分析することもできた。不正確なシミュレーションに努
力しても、誤った分析結果となるか、あるいはプロトタ
イプまたは最終製品の環境におけるＰＬＤの動作不良と
の相関が得られなくなる。

【０００９】もう１つの技巧は集積回路内における試験
利便性の設計である。この技法を用いると、数に限りの
あるＰＬＤまたはＦＰＧＡセルの一部が、クリティカル
な内部セルに対する直接または間接アクセスを可能にす
るテスト及び分析機能専用になる。しかし、アクセス可
能な内部ノード数が利用可能なデバイスの端子数によっ
て厳しく制限されるのは明らかである。また、分析が完
了すると、これらの端子は集積回路のために全く機能を
果たさず、単なる無駄なデバイス部品になってしまう場
合が多い。これは、ユーザにとって集積回路のコストが
上昇することになる。さらに、これらの形態をとった設
計によって、集積回路のデバイスのサイズまたはセルの
数、レイアウト、機能性、及びタイミング特性に影響を
及ぼす更なる制約条件が集積回路の設計に加えられるこ
とになる。

【００１０】

【発明が解決しようとする課題】従って、プロトタイプ
または最終回路環境における内部セルへのアクセスのし
易さが向上した、集積回路装置及び方法が必要とされて
いる。

【００１１】

【課題を解決するための手段】要するに本発明によれ
ば、電子回路設計を実施するようにプログラムされ、特
定の機能及びタイミング特性を備えるように内部構成が
選択された試験対象のＰＬＤを分析するための装置及び
方法が得られる。該装置によって、オシロスコープやス
テート・アナライザまたはロジック・アナライザのよう
な外部測定装置にとって試験対象のＰＬＤへの接続が便
利になる。

【００１２】試験対象のＰＬＤは、複数の入力、出力、
及び双方向入力／出力（Ｉ／Ｏ）端子を備えている。本
発明による装置は試験対象のＰＬＤをエミュレートする
ための手段を含んでおり、このエミュレーション手段は
複数の入力端子を備えており、その大部分は試験対象の
ＰＬＤの入力端子に対応する。該エミュレーション手段
には、複数の独自の出力端子も含まれている。該装置は
さらに、試験対象のＰＬＤとエミュレーション手段の両
方の入力端子を、試験対象のＰＬＤが共に動作すべき外
部回路要素に結合するための手段も含んでいる。該装置
はさらに、試験対象のＰＬＤの端子から全ての信号を受
信する第１の手段と、エミュレーション手段の独自の端
子から信号を受信する第２の手段も含んでいる。独自の
端子へのアクセスを可能にすることによって分析が大幅
に単純化され、内部ノードに関連する故障の発見率が大
幅に向上する。

【００１３】ある好適実施例の場合、本装置は、試験対
象のＰＬＤをエミュレートするソケット式シャドー集積
回路（ＩＣ）を含むことが可能であり、ターゲット出力
端子が、その通常のホーム環境を駆動し、一方、シャド
ーＩＣの出力端子が、試験対象のＰＬＤの入力端子をモ
ニタするようにプログラムされている。該装置は、
（ｉ）全ての試験対象のＰＬＤ Ｉ／Ｏ及び全てのシャ
ドー出力ピンを含むことが可能な１組の測定測定器プロ
ーブ・コネクタと、（ｉｉ）１組の電気相互接続部を含
むことも可能である。

【００１４】本発明は、試験対象のＰＬＤを分析するた
めの方法とみなすことも可能であり、試験対象のＰＬＤ
は、いくつかのプログラマブル回路ブロックと、複数の
アクセス不能内部ノードと、複数のＩ／Ｏ端子を備えて
おり、試験対象のＰＬＤにプログラムされている場合、
複数のアクセス不能内部ノードが、複数のＩ／Ｏ端子に
とってアクセス不能になる。

【００１５】

【実施例】先行技術における解決困難な問題点は、試験
対象のＰＬＤをシミュレートするのではなく、エミュレ
ートする電子回路の分析方法及び装置によって解決され
る。好ましい実施例によれば、試験対象のＰＬＤ１０４
（図１〜図５に示す）が、図２及び図３のＰＬＤ３０４
のようなシャドーＰＬＤ、図４のシャドーＰＬＤ４０
４、及び図５のシャドーＰＬＤ５０４によってエミュレ
ートされる。試験対象のＰＬＤ１０４とシャドーＰＬＤ
３０４は両方とも、プロトタイプ回路または最終回路環
境に配置されるように意図されている。試験対象のＰＬ
Ｄ１０４には、プロトタイプまたは最終回路に結合され
たＩ／Ｏ端子が含まれており、従って、試験対象のＰＬ
Ｄ１０４はプロトタイプまたは最終回路を駆動する。対
照的に、シャドーＰＬＤ３０４の少なくともいくつかの
Ｉ／Ｏ端子並びにシャドーＰＬＤ３０４の他の任意の未
使用ピンは、試験対象のＰＬＤ１０４内にポートを通常
は有しない内部セル・ノードを駆動またはモニタするた
めに利用可能である。

【００１６】シャドーＰＬＤ３０４は、機能的及び／ま
たはパラメータ的に試験対象のＰＬＤ１０４と同じに構
成することが望ましい。従って、シャドーＰＬＤ３０４
は、試験対象のＰＬＤ１０４と全く同じ環境及びタイミ
ングに支配される。本発明によれば、測定器を使って試
験対象のＰＬＤ１０４の全てのＩ／Ｏ端子をモニタする
と同時に、シャドー・デバイス３０４のＩ／Ｏ端子を介
して大きいセットをなすエミュレートされた内部セル・
ノードを駆動またはモニタすることが可能になる。

【００１７】シャドーＰＬＤ３０４は、再プログラム可
能なデバイスまたは１度だけプログラム可能ないくつか
のデバイスへプログラムされる、複数の組をなす内部セ
ルによって実施することが可能である。この結果、全て
の内部ノードにアクセスすることが可能になる。同じサ
イズの試験対象デバイスとシャドー・デバイスによっ
て、別様であればアクセス不能なこれらかなりの数の内
部ノードに同時にアクセスすることが可能になる。シャ
ドーＰＬＤ３０４が試験対象のＰＬＤ１０４より多くの
Ｉ／Ｏ端子を備えるように選択されると、より多くの内
部ノードにアクセスすることが可能になる。従って、本
発明によるシャドーＰＬＤ３０４を使用することによっ
て、所与のアプリケーションに必要な他の全ての回路と
共に動作している間に、試験対象のＰＬＤ１０４の詳細
な動作分析が可能になる。

【００１８】図１には、回路基板１０５上で外部回路１
００及び１０３と相互動作するように結合された、本明
細書において試験対象ＰＬＤ１０４と称する、先行技術
によるプログラマブル集積回路またはプログラマブル論
理デバイス（ＰＬＤ）が示されている。もちろん図１は
ＰＬＤ１０４及び回路基板１０５を極めて簡略化して表
したものである。外部回路１００は、ＰＬＤ１０４に入
力を供給し、外部回路１０３はＰＬＤ１０４からの出力
を受信する。また、大抵の場合において、ＰＬＤ１０４
への入力の供給とＰＬＤ１０４からの出力の受信の両方
を行う外部回路（不図示）もある。従って、図１の簡略
化された表現は本発明を制限するものではない。

【００１９】入力端子１０１ａ〜１０１ｄは一般に、双
方向入力／出力バッファ１０８を介して内部回路ブロッ
ク１０９に結合される。本発明の目的に対して、ＰＬＤ
１０４の特定の構成は重要ではない。本発明の目的を達
成するためには、ノード１１１のような内部ノードによ
って互いに接続された複数の回路ブロック１０９から成
るデバイスがＰＬＤに含まれている。ＰＬＤ１０４は、
フィールド・プログラマブル・ゲート・アレイ（ＦＰＧ
Ａ）、プログラムド・アレイ論理素子（ＰＡＬ）、およ
びプログラマブル論理アレイ（ＰＬＡ）等と呼称される
タイプのデバイスも含む、様々な市販のプログラマブル
論理デバイスのうちの任意のものを表している。

【００２０】回路ブロック１０９のそれぞれには、対応
する回路ブロック１０９からの信号の入力方向を指す矢
印で表示された少なくとも１つの入力ノードと、対応す
る回路ブロックへの信号の出力方向を指す矢印によって
表示された少なくとも１つの出力ノードが備えられてい
る。回路ブロック１０９は、入力端子１０１ａ〜１０１
ｄから供給されるデータに処理を施し、処理済みのデー
タをＩ／Ｏバッファ１０８のうち選択されたバッファに
供給する。少なくとも１つの論理ブロック１０９の出力
ノードがＩ／Ｏバッファ１０８に結合されて、出力端子
１０２ａ〜１０２ｄに出力信号が送り出される。

【００２１】図１に示されているのは、入力１０１ａ〜
１０１ｄの全てをＰＬＤ１０４の一方の側に整列させ、
出力の全てをＰＬＤ１０４のもう一方の側に整列させ
た、極めて単純化された構造である。云うまでもなく、
この配列は単なる例示のためのものである。実際の応用
例では、Ｉ／Ｏブロック１０８はそれぞれ、任意の回路
ブロック１０９のセットに相互接続される、入力、出
力、及び双方向Ｉ／Ｏバッファを合せ持ったものを備え
ることが可能である。また、任意の論理ブロック１０９
の出力を他の任意の論理ブロック１０９またはＩ／Ｏバ
ッファ１０８の入力に結合することができるので、回路
ブロック１０９間の相互接続も、その近傍に対してだけ
の相互接続と比べて複雑になる。複雑なＰＬＤ設計のこ
れらの形態は周知のところであり、これ以上の詳細な説
明はここでは控えることにする。

【００２２】もちろんＰＬＤ１０４は、ＣＭＯＳ、ＴＴ
Ｌ、ＥＣＬ等を含む任意の半導体テクノロジによるもの
とすることも可能である。さらに、本発明による装置
は、デジタル、アナログ、またはその混合回路タイプを
含む任意のタイプの回路ブロックとすることが可能であ
る。また本発明によれば、ＰＬＤ１０４は単一チップの
集積回路やマルチチップ・モジュール等とすることが可
能である。Ｉ／Ｏブロック１０８は、図示のように双方
向性とすることもできるし、あるいは、Ｉ／Ｏブロック
１０８の一部または全てをＰＬＤメーカの選択した特定
の設計に従って単方向性入力または出力とすることも可
能である。説明を容易にするために、図にはＰＬＤ１０
４のデータ部分だけしか示されていない。もちろん、各
ＰＬＤ１０４は、電源及び接地接続を施すための手段並
びに回路ブロック１０９をプログラムするための何らか
の手段、及び回路ブロック１０９間のプログラマブル相
互接続を必要とすることは言うまでもない。電源、接
地、及びプログラムの形態はＰＬＤメーカに固有のもの
であり、本発明による形態または限定ではない。従って
特定のＰＬＤの場合、ＰＬＤ１０４のこれらの機能要件
はメーカのデータ・シートを参照することによって明ら
かになる。

【００２３】図２には、本発明によるアダプタ・セット
２００のブロック図が示されている。回路基板２０１
は、分析を必要とする試験対象のＰＬＤ１０４といった
ＰＬＤのような集積回路を含むように設計された任意の
回路基板を表している。回路基板２０１は、試験対象の
ＰＬＤ１０４を受容しこれを接続し保持できるようなサ
イズを有する集積回路ソケット２０２を含むものであれ
ば、従来の回路基板として製造することが可能である。
不図示の他の回路は、直接、またはソケット２０２と同
様のソケットを用いて回路基板２０１に取り付けられ
る。その回路の構成部品を相互接続するため、１つまた
は複数の配線層が回路基板２０１に形成される。

【００２４】試験対象のＰＬＤ１０４は通常、ソケット
２０２に直接取り付けられる。しかし本発明によれば、
試験対象のＰＬＤ１０４は第１のアダプタ・ボード２０
３上に備えられたソケット２１２に取り付けられる。該
ソケット２１２はソケット２０２と同様のものであり、
ＰＬＤ１０４のＩ／Ｏ端子（不図示）を受容しアダプタ
・ボード２０３と電気的に接続するためのものである。
複数のピン２０５を具備する接続プラグまたは拡張ボー
ドは、アダプタ・ボード２０３をソケット２０２に搭載
し電気的に接続する。

【００２５】コネクタ２０４は、複数の個々の電気接続
点（不図示）を具備しており、アダプタ・ボード２０３
に取り付けられている。該個々の電気接続点をソケット
２１２に電気的に接続するために、プリント回路基板プ
ロセスによる方法またはそれと同等な方法を利用してア
ダプタ・ボード２０３に配線が形成される。このように
して、ＰＬＤ１０４がソケット２１２に差し込まれる
と、コネクタ２０４の個々の電気接続点はＰＬＤ１０４
のＩ／Ｏ端子に電気的に接続される。

【００２６】シャドーＰＬＤ３０４に対する電気接続を
保持し支援するために、第２の両面アダプタ・ボード２
０７が設けられる。アダプタ・ボード２０７は、両面Ｐ
Ｃボード法を用いて簡単に形成され、アダプタ・ボード
２０７の底部表面と上部表面の両方に取り付けられた素
子の相互接続のための複数のトレースまたはワイヤを備
えている。

【００２７】コネクタ２０６には複数の接続点または金
属トレースが備えられている。該接続点または金属トレ
ースはコネクタ２０４の個々の接続点と電気的に接続さ
れ、これにより試験対象のＰＬＤ１０４のＩ／Ｏ端子と
アダプタ・ボード２０７との間が電気的に接続される。
ピンまたはトレース２０５の数は、コネクタ２０４及び
２０６によって得られる接続点数と一致し、該コネクタ
はまた、試験対象のＰＬＤ１０４におけるＩ／Ｏ端子数
にも一致している。

【００２８】コネクタ２０６はプリント配線及び／また
はメッキされた経路によってアダプタ・ボード２０７を
介してスイッチ・デバイス２０９に接続される。スイッ
チ２０９はプリント配線またはその同等物によってソケ
ット２０８にも結合されており、これによってシャドー
ＰＬＤ３０４の個々のＩ／Ｏ端子への電気接続、保持も
行われる。スイッチ２０９は、シャドーＰＬＤ３０４の
個々のＩ／Ｏ端子と試験対象のＰＬＤ１０４の個々のＩ
／Ｏ端子を選択的に接続する働きをする。スイッチ２０
９はまた、シャドーＰＬＤ３０４及び試験対象のＰＬＤ
１０４のＩ／Ｏ端子のうちの選択された端子を測定器用
のプローブ・ピン２１１に結合する。

【００２９】アダプタ２０７はスイッチ２０９を利用す
ることにより汎用アダプタになる。つまり、ＰＬＤ１０
４に与えられたユーザによる構成が可能なＩ／Ｏ配置に
整合するように構成することができる汎用アダプタであ
る。スイッチ２０９は、デュアル・イン・ライン・ピン
（ＤＩＰ）・スイッチのバンクによって形成することも
可能である。代替案として、低インピーダンスで、低ノ
イズの半導体スイッチまたはリレーを用いてスイッチ２
０９を実施することも可能である。また、不図示の周知
の回路を利用してスイッチ２０９を電気的にプログラム
することも任意に選択できる。

【００３０】プローブ・ピン２１１は、ユーザがオシロ
スコープやロジック・アナライザ等のような測定器を試
験対象のＰＬＤ１０４及び／またはシャドーＰＬＤ３０
４の選択されたデバイスのＩ／Ｏ端子に接続できるよう
に備えられている。また、プローブ・ピン２１１を利用
すれば、クロック発生器または関数発生器のような外部
駆動回路を個々のＩ／Ｏ端子に結合することも可能であ
る。

【００３１】図２は、本発明によるアダプタ・セット２
００がどのようにしてシャドーＰＬＤ３０４と試験対象
のＰＬＤ１０４を並列に接続させるのかを示している。
ＰＬＤ１０４及び３０４のいずれかまたは両方の各Ｉ／
Ｏ端子は、プローブ・ピン２１１に適切な測定器を接続
することによってうまくプローブされる。例示及び説明
を容易にするため、試験対象のＰＬＤ１０４及びシャド
ーＰＬＤ３０４への電力供給に必要な全ての電源ライン
については例示または説明を行わない。上に特別に記述
したＰＬＤの信号端子だけでなくＰＬＤの電源の端子も
同じく、多目的で便利な同様の結合手段を介して取り扱
われる。

【００３２】図３には、本発明による方法及び装置を用
いた典型的な回路が示されている。図３に示す特定の例
の場合、ＰＬＤ１０４は、設計確認または後で生じる問
題の切り分け及び補正のための測定分析を行う対象のデ
バイスである。試験対象のＰＬＤ１０４は、構成可能な
相互接続ノード１１１によって結合される複数の構成可
能回路ブロック（configurable circuit block）１０９
を備えた、ＦＰＧＡ回路から構成される。極めて簡略化
された試験対象のＰＬＤ１０４にはごく単純な相互接続
だけしか含まれていないが、理解しておかなければなら
ないのは、極めて複雑な相互接続も企図されているとい
うことである。典型的な試験対象のＰＬＤ１０４は数百
の回路ブロック１０９を備えている。本発明の開示は、
任意のサイズのＰＬＤ１０４に合わせて拡大縮小が可能
なものである。ＰＬＤ１０４は、ハイブリッド・モジュ
ールやマルチチップ・モジュール等において互いに結合
された個々の構成部品と共に、単一集積回路内または多
重集積回路内に実現することが可能である。

【００３３】ＰＬＤ１０４には、出力端子１０２ａ〜１
０２ｄに直接アクセスすることができない、ノード１１
１のような多くの内部ノードが含まれている。これらの
内部ノードは、端子１０１ａ〜１０１ｄのような入力端
子にもアクセスすることができない。このため、出力端
子１０２ａ〜１０２ｄにおいて得られるデータだけに基
づく従来の分析テクノロジの利用では、シャドーＰＬＤ
１０４の機能及び／またはＡＣ（タイミング）分析が前
述のように大幅に制限される。

【００３４】本発明によれば、シャドーＰＬＤ３０４
は、ＰＬＤ１０４の機能性とＰＬＤ１０４のタイミング
のいずれかまたは両方をエミュレートするようにプログ
ラムすることができるという点で構成可能である。シャ
ドーＰＬＤ３０４は、試験対象のＰＬＤ１０４に比べて
同様か、それより多い数の回路ブロック３０９を備える
のが望ましい。さらにシャドーＰＬＤ３０４は、試験対
象のＰＬＤ１０４において実施される電子回路設計に結
合される内部評価回路を具備することが望ましい。同様
に、シャドーＰＬＤ３０４は、試験対象のＰＬＤ１０４
と同じかそれ以上のＩ／Ｏ端子（すなわち、端子３０１
ａ〜３０１ｄ及び３０２ａ〜３０２ｄ）を備えることが
望ましい。さらに、Ｉ／Ｏブロック３０８の数及び配置
は、試験対象のＰＬＤ１０４におけるＩ／Ｏブロック１
０８の数及び配置に対応づけられている。回路ブロック
３０９間の相互接続は、回路ブロック１０９間の相互接
続と同様のものである。

【００３５】換言すれば、シャドーＰＬＤ３０４は回路
ブロック１０９と同様に機能する回路ブロック３０９を
備えるように構成される。「同様」の意図するところ
は、シャドーＰＬＤ３０４の相互接続及び機能性が、実
施すべき分析の正確さ及び分解能を満たすのに十分な程
度に、試験対象のＰＬＤ１０４の相互接続及び機能性と
同じであるということである。

【００３６】シャドーＰＬＤ３０４は、試験対象のＰＬ
Ｄ１０４をエミュレートするようにプログラムされる。
この機能を果たすため、端子１０１ａ〜１０１ｄといっ
た試験対象のＰＬＤ１０４のＩ／Ｏ端子の多くは、シャ
ドーＰＬＤ３０４の３０１ａ〜３０１ｄといった類似の
Ｉ／Ｏ端子に結合するのが望ましい。これは、シャドー
ＰＬＤ３０４の機能性が、受信する刺激データによって
決まるためである。シャドーＰＬＤ３０４が試験対象の
ＰＬＤ１０４の機能性の全てをエミュレートするために
は、同様の刺激データを受信しなければならない。これ
を実施するために、スイッチ３２２ａ〜３２２ｄが閉じ
ることによってＩ／Ｏ端子３０１ａ〜３０１ｄが入力端
子１０１ａ〜１０１ｄに結合される。スイッチ３２２ａ
〜３２２ｄ及び３２３ａ〜３２３ｄが図２に示すスイッ
チ２０９の特定の実施例である。

【００３７】図３の例におけるＩ／Ｏ端子１０２ａ〜１
０２ｄは、従来のやり方で試験対象のＰＬＤ１０４から
出力データまたは応答ベクトルを送り出す。出力端子１
０２ａ〜１０２ｄからの出力データは第１の出力データ
・セットを含んでいる。本発明によれば、出力端子３０
２ａ〜３０２ｄは、電気的に独立した出力データが生じ
るように、スイッチ３３２ａ〜３３２ｄによって出力端
子１０２ａ〜１０２ｄから切り離される。また、シャド
ーＰＬＤ３０４は、その出力端子３０２ａ〜３０２ｄが
ノード３２１ａ〜３２１ｄのような内部ノードに結合さ
れるようにするために、試験対象のＰＬＤ１０４とは別
様に構成される。これは、シャドーＰＬＤ３０４が、Ｆ
ＰＧＡまたは他の構成可能論理デバイスの場合に実施が
容易である。

【００３８】試験対象のＰＬＤ１０４とシャドーＰＬＤ
３０４の相違を考慮して、２組のコンフィギュレーショ
ン・データを発生することが必要になる。この要件によ
って、コンフィギュレーション・プロセスの複雑さが多
少増すことになるが、内部ノードに対するアクセスの利
点は、その複雑さを増すという代償を補って余りある。

【００３９】シャドーＰＬＤ３０４は、試験対象のＰＬ
Ｄ１０４のタイミング特性並びに機能特性をエミュレー
トするように構成することが望ましい。試験対象のＰＬ
Ｄが、ＦＰＧＡのようなプログラム可能な回路である場
合、タイミングまたはパラメータのエミュレーション
は、コンフィギュレーション・ソフトウェア（すなわ
ち、回路の概略設計をＰＬＤに対するコンフィギュレー
ション命令に変換するソフトウェア）に、シャドー・デ
バイスの相互接続の経路選択をターゲット・デバイスの
経路選択とできるだけ同等にみなすように強制すること
によって実施可能である。これらの修正は、設計者によ
るレイアウトに関する制約条件の設定（すなわち、
（１）設計要素を同じ特定の回路ブロックに固定すると
か、あるいは、（２）シャドー・レイアウトのためのガ
イドとしてターゲット・レイアウトを利用するといっ
た）を可能にする既存のソフトウェア・ツールを用いて
実施することが可能である。これらの制約条件が設定さ
れると、該ソフトウェアにおいて具現化された特定の配
置及び経路選択方法に従って、従来のソフトウェアがシ
ャドーＰＬＤ３０４の設計の経路選択を行うことが可能
になる。

【００４０】図３に示す実施例の場合、シャドーＰＬＤ
３０４は、それを用いなければアクセス不能であるノー
ド３１１に対して追加出力を設けるためだけに用いられ
る。応用例によっては、ポートのない回路ブロックに代
替または補助入力信号を供給するのが望ましい場合もあ
る。これによって、問題の原因を見つけ出すことができ
るようにするか、あるいはそれを速め、代替設計の比較
検査が行えるようにすることが可能になる。

【００４１】図４に示すように、シャドーＰＬＤ４０４
は、相互接続された複数の構成可能回路ブロック４０９
を備えている。第２の実施例の場合、シャドーＰＬＤ４
０４はＦＰＧＡ等である。第２の実施例の場合、Ｉ／Ｏ
ピン４０２ａにおけるＩ／Ｏブロック４０８の１つ（図
４に太線で示された部分）は、入力ピン４０１ａから送
られてくる入力信号に結合され、それと連係して動作す
る。図４の場合、構成可能回路ブロック４０９のそれぞ
れを含むシャドーＰＬＤ４０４の残りの部分は、試験対
象のＰＬＤ１０４をエミュレートするように構成され
る。従って、本発明の方法及び装置によれば、試験対象
のＰＬＤ１０４の分析を速めるための追加の出力と追加
の入力の両方が得られる。

【００４２】ある特定の例では、計器４０３がＩ／Ｏピ
ン４０２ａに結合される。計器４０３は刺激計器（stim
ulus instrumentation）とすることが可能である。ここ
での刺激計器とは、Ｉ／Ｏライン４０１ａに接続された
外部回路を通して供給するのが困難なデータ・ストリー
ムを、シャドーＰＬＤ４０４に供給するために用いられ
るものである。代替案として計器４０３は、分析中に便
利なあるいは特有の制御信号を供給する実行制御計器
（run control instrumentation）とすることも可能で
ある。計器４０３は、シャドーＰＬＤ４０４の内部ノー
ドからアナログ・データでもデジタル・データでも捕捉
するように構成することも可能である。

【００４３】図４には、追加入力が１つだけしか示され
ていないが、もちろん、シャドーＰＬＤ４０４において
有効な入力端子４０１ａ〜４０１ｄ及び出力端子４０２
ａ〜４０２ｄの数に従って、任意の数の追加入力を設け
ることが可能である。選択された特定の実施例は、開
発、製造、または顧客のアプリケーション環境において
有効な特定要件及び資源に適応するのに十分な柔軟性を
有する。

【００４４】用途によっては、ある問題を完全に分析す
るのに、試験対象のＰＬＤ１０４にプログラムされる回
路要素の全てをエミュレートする必要がない場合もあ
る。例えば、図５に点線のボックスで示されたグループ
１２５のようなある区別されたグループ（第１のグルー
プ）をなす論理素子が、試験対象のＰＬＤ１０４におい
て実施される回路の他の残りの部分から独立して機能す
ることもあり得る。グループ１２５における回路構成が
テストしやすいか、あるいは以前に同等の利用がなされ
て分析されている場合もそうである。こうした場合、試
験される論理素子のグループ１２５に存在する通常の機
能を省いて、試験対象のＰＬＤ１０４の残りの部分を機
能的に、さらに幾分かはパラメータ的にエミュレートす
ることが可能である。従って、論理素子のグループ５２
５は、他の機能を実施するのにシャドーＰＬＤ５０４に
おいて有効である。

【００４５】これを実施するため、スイッチ３２２ａ〜
３２２ｄによって、シャドー入力ピン５０１ａ〜５０１
ｄとターゲット入力端子１０１ａ〜１０１ｄの間におけ
る選択的結合を行うことが可能である。スイッチ３２２
ａを開くと、入力端子５０１ａの刺激信号がシャドーＰ
ＬＤ５０４の入力端子１０１ａから分離される。出力端
子５０１ａは、論理素子のグループ５２５の内部ノード
に信号を送り込むように再構成される。グループ５２５
は、特別な内部機能を有するように構成される（すなわ
ち、試験対象のＰＬＤのグループ１２５をエミュレート
するようには構成されない）。図５に示すように、この
機能によって、より速いか、より広いか、あるいはより
複雑な刺激ベクトルが生じ、ライン１０１ａにおける刺
激ベクトルに置き換わることになる。

【００４６】本発明のこの実施例によれば、外部回路と
してではなく、シャドーＰＬＤ５０４内部において、パ
ターン発生器のような刺激回路及び／または、カウンタ
またはステート・マシン（state machine）のような応
答モニタ／パッキング回路を実施することが可能にな
る。この形態によって、内部機能が（１）分析される回
路ブロックにより近く、（２）動作速度の最も遅い素子
（外部Ｉ／Ｏ）が除去され、（３）速度を増す並列設計
方法を利用して実施されるために、外部装置よりも速
い、正確な測定が可能になる。特殊機能の直列−並列変
換によって、テストに必要なＩ／Ｏブロック及びピンを
減らすことも可能である。

【００４７】要するに本発明はプログラマブル論理デバ
イスにおいて実施される回路設計の分析方法及び装置を
教示するものである。本発明による方法及び装置によれ
ば、回路の内部ノードに対するアクセスが可能になる。
本発明による方法及び装置では、シャドーＰＬＤの入力
端子と出力端子を接続させた時に、このシャドーＰＬＤ
を用いて分析対象のＰＬＤをエミュレートすることによ
って、その分析対象のＰＬＤに関してそれ自体から得る
ことができるよりも多くの情報が得られる。また、構成
可能論理デバイスによって、分析対象のＰＬＤだけでは
不可能な、改良された分析能力をもたらす回路構成を実
施することが可能である。ただし、はっきりと理解して
おくべきことは、請求の範囲に記載の発明はいくつかの
望ましい実施例の説明に限定されるものではなく、本発
明の概念の範囲及び精神に含まれる他の修正及び変更を
網羅するものである。

【００４８】〔実施態様〕なお、本発明の実施態様の例
を以下に示す。

【００４９】〔実施態様１〕ターゲットＩ／Ｏ端子のど
れにも接続されていないアクセス不能ノード（１１１）
を含む電子回路設計を実施するようにプログラムされ、
いくつかのターゲットＩ／Ｏ端子（１０８）を備えた試
験対象のプログラマブル論理デバイス（ＰＬＤ）（１０
４）を、外部の測定器によって回路内分析を行うための
装置において、試験対象のＰＬＤがその中で動作するよ
うに設計されている外部回路に、試験対象のＰＬＤを接
続するための手段（２００）と、試験対象のＰＬＤにお
けるアクセス不能ノードそれぞれに対応してエミュレー
トしたアクセス不能ノード（３１１）を生成するように
プログラムされたシャドーＰＬＤ（３０４）であって、
いくつかのシャドーＩ／Ｏ端子を備え、シャドーＩ／Ｏ
端子（３０８）の第１の組がターゲットＩ／Ｏ端子の第
１の組をエミュレートし、シャドーＩ／Ｏ端子（３０
８）の第２の組が、エミュレートされたアクセス不能ノ
ードに結合されていることを特徴とするシャドーＰＬＤ
と、シャドーＩ／Ｏ端子の第１の組とターゲットＩ／Ｏ
端子の第１の組との間における電気接続部の第１の組
と、外部測定器に結合するための測定プローブ・コネク
タ（２１１）と、ターゲットＩ／Ｏ端子及びシャドーＩ
／Ｏ端子の第２の組を測定プローブ・コネクタに接続す
る電気接続部の第２の組とを含むことを特徴とする装
置。

【００５０】〔実施態様２〕シャドーＩ／Ｏ端子数が、
少なくともターゲットＩ／Ｏ数と同じだけあることを特
徴とする、実施態様１に記載の装置。

【００５１】〔実施態様３〕シャドーＰＬＤにおける電
子回路設計の配置を試験対象のＰＬＤにおける電子回路
設計の配置にほぼ物理的に一致させることによって、シ
ャドーＰＬＤが試験対象のＰＬＤを物理的にエミュレー
トするようにプログラムされていることを特徴とする、
実施態様１または実施態様２に記載の装置。

【００５２】〔実施態様４〕シャドーＰＬＤにおけるク
リティカル・パスのタイミングを試験対象のＰＬＤにお
けるクリティカル・パスのタイミングにほぼ一致させる
ことによって、シャドーＰＬＤが試験対象のＰＬＤをパ
ラメータ的にエミュレートするようにプログラムされて
いることを特徴とする、実施態様１ないし実施態様３の
いずれか一項に記載の装置。

【００５３】〔実施態様５〕測定プローブ・コネクタに
結合されて、シャドーＰＬＤにおいて実施された電子回
路設計に分析データ・ストリームを提供する計測器（４
０３）がさらに含まれることを特徴とする、実施態様１
ないし実施態様４のいずれか一項に記載の装置。

【００５４】〔実施態様６〕シャドーＩ／Ｏ端子の第２
の組のうちのいくつかに結合されて、シャドーＰＬＤに
制御信号を供給するための実行制御計測器（４０３）が
さらに含まれることを特徴とする、実施態様１ないし実
施態様５のいずれか一項に記載の装置。

【００５５】〔実施態様７〕いくつかのプログラマブル
回路ブロック（１０９）と、複数のアクセス不能内部ノ
ード（１１１）と、複数のＩ／Ｏ端子（１０８）を備
え、試験対象のプログラマブル論理デバイス（ＰＬＤ）
にプログラムされている時、アクセス不能内部ノードが
Ｉ／Ｏ端子にとってアクセス不能になるような、試験対
象のＰＬＤ（１０４）の分析を行うための方法におい
て、（１）試験対象のＰＬＤのＩ／Ｏ端子を、試験対象
のＰＬＤがそれと共に動作するように意図された外部回
路に結合するステップ（２００）と、（２）少なくとも
試験対象のＰＬＤと同じ数だけプログラマブル回路ブロ
ック（３０９）を備え、少なくともそのいくつかが試験
対象のＰＬＤのＩ／Ｏ端子に結合されている複数のシャ
ドーＩ／Ｏ端子（３０８）を備えるシャドーＰＬＤ（３
０４）を設けるステップと、（３）試験対象のＰＬＤの
前記いくつかのプログラマブル回路ブロック及び複数の
アクセス不能内部ノードをほぼエミュレートするよう
に、シャドーＰＬＤにプログラムするステップとを含ん
だ方法であり、このプログラミング・ステップが、シャ
ドーＩ／Ｏ端子の少なくともいくつかとシャドーＰＬＤ
のアクセス不能内部ノードが電気的に結合されるように
実施されることを特徴とする方法。

【００５６】〔実施態様８〕（４）外部回路を操作し
て、試験対象のＰＬＤとシャドーＰＬＤの両方を駆動す
るステップがさらに含まれることを特徴とする、実施態
様７に記載の方法。

【００５７】〔実施態様９〕ステップ（３）に、シャド
ーＰＬＤ内でエミュレートされた電子回路を試験対象の
ＰＬＤ内で実施される電子回路にパラメータ的に一致さ
せるように、タイミング制約条件を指定するステップが
さらに含まれることを特徴とする、実施態様７または実
施態様８に記載の方法。

【００５８】〔実施態様１０〕試験対象のＰＬＤ及びシ
ャドーＰＬＤが、フィールド・プログラマブル・ゲート
・アレイ（ＦＰＧＡ）を備えることを特徴とする、実施
態様７ないし実施態様９のいずれか一項に記載の方法。

【００５９】

【発明の効果】以上詳細に説明したように、本発明によ
る装置を使用するとＰＬＤ内部のノードにアクセスする
ことが可能になり、分析が大幅に単純化され、分析対象
のＰＬＤ自身から得られるデータよりも多くの情報を得
ることができるので、内部ノードに関するバグの発見率
が大幅に向上する。また該装置によって、オシロスコー
プやステート・アナライザまたはロジック・アナライザ
のような外部測定装置にとって試験対象のＰＬＤへの接
続が便利になる。また、従来ＰＬＤ内部のテスト及び分
析機能専用となっていた部分を省くことができるので、
ＰＬＤの開発製造コスト低減にも効果的である。

【図面の簡単な説明】

【図１】先行技術によるプログラマブル論理デバイスを
示すブロック図である。

【図２】本発明による装置の略断面図である。

【図３】本発明による第１の実施例のブロック図であ
る。

【図４】本発明による第２の実施例のブロック図であ
る。

【図５】本発明による第３の実施例のブロック図であ
る。

【符号の説明】

１００：外部回路 １０１ａ：入力端子 １０１ｂ：入力端子 １０１ｃ：入力端子 １０１ｄ：入力端子 １０２ａ：出力端子 １０２ｂ：出力端子 １０２ｃ：出力端子 １０２ｄ：出力端子 １０３：外部回路 １０４：試験対象のＰＬＤ １０５：回路基板 １０８：双方向入力／出力バッファ １０９：内部回路ブロック １１１：ノード １２５：論理素子グループ ２００：アダプタ・セット ２０１：回路基板 ２０２：ソケット ２０３：第１のアダプタ・ボード ２０４：コネクタ ２０５：ピン ２０６：コネクタ ２０７：第２の両面アダプタ・ボード ２０８：ソケット ２０９：スイッチ ２１１：プローブ・ピン ２１２：ソケット ３０１ａ：Ｉ／Ｏ端子 ３０１ｂ：Ｉ／Ｏ端子 ３０１ｃ：Ｉ／Ｏ端子 ３０１ｄ：Ｉ／Ｏ端子 ３０２ａ：Ｉ／Ｏ端子 ３０２ｂ：Ｉ／Ｏ端子 ３０２ｃ：Ｉ／Ｏ端子 ３０２ｄ：Ｉ／Ｏ端子 ３０４：シャドーＰＬＤ ３０８：Ｉ／Ｏブロック ３０９：回路ブロック ３２２ａ：スイッチ ３２２ｂ：スイッチ ３２２ｃ：スイッチ ３２２ｄ：スイッチ ４０１ａ：入力端子 ４０１ｂ：入力端子 ４０１ｃ：入力端子 ４０１ｄ：入力端子 ４０２ａ：出力端子 ４０２ｂ：出力端子 ４０２ｃ：出力端子 ４０２ｄ：出力端子 ４０３：測定器 ４０４：シャドーＰＬＤ ４０８：Ｉ／Ｏブロック ４０９：構成可能ブロック ５０１ａ：シャドー入力ピン ５０１ｂ：シャドー入力ピン ５０１ｃ：シャドー入力ピン ５０１ｄ：シャドー入力ピン ５０４：シャドーＰＬＤ ５２５：論理素子グループ

Claims (1)

【特許請求の範囲】
1. 【請求項１】ターゲットＩ／Ｏ端子のどれにも接続され
   ていないアクセス不能ノードを含む電子回路設計を実施
   するようにプログラムされ、いくつかのターゲットＩ／
   Ｏ端子を備えた試験対象のプログラマブル論理デバイス
   （ＰＬＤ）を、外部の測定器によって回路内分析を行う
   ための装置において、 試験対象のＰＬＤがその中で動作するように設計されて
   いる外部回路に、試験対象のＰＬＤを接続するための手
   段と、 試験対象のＰＬＤにおけるアクセス不能ノードそれぞれ
   に対応してエミュレートしたアクセス不能ノードを生成
   するようにプログラムされたシャドーＰＬＤであって、
   いくつかのシャドーＩ／Ｏ端子を備え、シャドーＩ／Ｏ
   端子の第１の組がターゲットＩ／Ｏ端子の第１の組をエ
   ミュレートし、シャドーＩ／Ｏ端子の第２の組が、エミ
   ュレートされたアクセス不能ノードに結合されているこ
   とを特徴とするシャドーＰＬＤと、 シャドーＩ／Ｏ端子の第１の組とターゲットＩ／Ｏ端子
   の第１の組との間における電気接続部の第１の組と、 外部測定器に結合するための測定プローブ・コネクタ
   と、 ターゲットＩ／Ｏ端子及びシャドーＩ／Ｏ端子の第２の
   組を測定プローブ・コネクタに接続する電気接続部の第
   ２の組とを含むことを特徴とする装置。