CN101957430B - 一种可降低噪声的边界扫描测试方法和装置 - Google Patents
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Abstract
本发明公开了一种可降低噪声的边界扫描测试方法和装置,首先根据测试内容生成原始测试向量,对原始测试向量进行处理得到新测试向量,将新测试向量施加到被测对象,同时获取响应向量,将新增测试向量对应的响应向量提取出来作为最终有效分析向量,进行边界扫描测试诊断。该装置包括原始测试向量生成模块、新测试向量生成模块、测试实施模块、有效响应向量获取模块和诊断分析模块。本发明可有效降低边界扫描测试引起的噪声,提高测试的准确性,实现方法简单,无需增加任何测试硬件且故障覆盖率高。
Description
技术领域
本发明涉及电路测试技术领域,尤其涉及一种可降低噪声的边界扫描测试方法和装置。
背景技术
随着微电子技术进入超大规模集成电路时代,电路的高度复杂性及多层印制板、表面贴装、圆片规模集成和多芯片模块技术在电路系统中的运用,使得电路节点的物理可访问性正逐步削减以至于消失,电路和系统的可测试性急剧下降,测试费用在电路和系统总费用中所占的比例在不断上升。针对电路的器件布局日益复杂、元器件复杂的封装、密集的管脚;线路板小型化、线越来越细等这些问题就会给电路的线路检测、线路板故障的检查以及排除带来很大的麻烦,用传统的线路检测设备已经很难实现,而IEEE1149.1一边界扫描测试(Boundary Scan)技术是解决这些问题的最优方法。
边界扫描测试是一种可测试结构技术,它采用集成电路的内部外围所谓的“电子引脚”即边界来模拟传统在线测试的物理引脚,对器件内部进行扫描测试。它是在芯片的I/O端上增加移位寄存器,把这些寄存器连接起来,加上时钟复位、测试方式选择以及扫描输入和输出端口,而形成边界扫描通道。IEEE 1149.1标准规定了一个四线串行接口,第五条线是可选的,将该接口称作测试访问端口TAP,用于访问复杂的集成电路,例如微处理器、DSP(Digital signal processor,数字信号处理器)、ASIC(Application Specific Integrated Circuits,专用集成电路)和CPLD(Complex Programmable Logic Device,复杂的可编程逻辑元件)等。在测试数据输入引线TDI上输入到芯片中的数据存储在指令寄存器中或一个数据寄存器中。串行数据从测试数据输出引线TDO上输出。边界扫描逻辑由测试时钟TCK上的信号计时,而且测试模式选择信号TMS控制驱动TAP控制器的状态。
但是对于测试引脚数特别多的ASIC器件来说,边界扫描测试可能会引起较大的测试噪声。边界扫描需要对所测试的ASIC器件上的多个引脚的电平同时进行改变,所改变的引脚数可能大大超过ASIC器件在正常运行时改变的引脚数。这种大量引脚电平的同时改变引入了噪声,在集成电路内部的地向提供电源的电路板的地进行转移时发生。ASIC芯片的引脚数越多,噪声越明显。这些噪声的存在可能会导致器件的误动作,无法检测电路故障,或者检测结果不准确。
现有的降低边界扫描测试信号噪声的方法主要有以下几种:第一种是将电路板分割,每个部分分别测试,不能检测各部分之间的故障,故障覆盖率低,且增加测试的复杂度。第二种是采用手工方法生成测试向量,保证测试向量的变化个数不超过器件的临界数,这种方法费时又费力,对测试人员的专业技术能力要求很高,不适合常规测试应用。
发明内容
本发明要解决的技术问题是,提供一种可降低噪声的边界扫描测试方法和装置,在不增加测试复杂度的情况下,降低边界扫描测试信号噪声,提高测试的准确性。
本发明采用的技术方案是,所述可降低噪声的边界扫描测试方法,包括:
步骤一,根据边界扫描测试内容生成原始测试向量;
步骤二,在原始测试向量中,紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量,得到新测试向量,每列并行测试向量与其后增加的相同并行测试向量组成并行测试向量组;
步骤三,对测试对象施加新测试向量,获取响应向量;
步骤四,在响应向量中提取未受噪声干扰的向量得到有效响应向量;
步骤五,基于有效响应向量进行诊断分析,获得边界扫描测试结果。
进一步的,在进行互连测试时,所述步骤一包括:
根据互连测试的内容采用走步“1”算法生成原始测试向量。
进一步的,在进行簇测试时,所述步骤一包括:
根据测试对象的逻辑功能设置原始测试向量和预期响应向量。
进一步的,步骤二中,在原始测试向量中,紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量,得到新测试向量,具体包括:
将原始测试向量与全“1”向量进行克罗内克积运算得到新测试向量。
进一步的,所述全“1”向量的行数为1,所述全“1”向量的列数为2以上的整数。
进一步的,步骤四中,在响应向量中提取未受噪声干扰的向量得到有效响应向量,具体包括:
从响应向量中依次提取每一并行测试向量组对应的并行响应向量组中非首列的任一列并行响应向量,组成有效响应向量。
进一步的,所述全“1”向量的行数为1,所述全“1”向量的列数为2;
所述步骤四中,在响应向量中提取未受噪声干扰的向量得到有效响应向量,具体包括:
从响应向量中依次提取偶数列的并行响应向量组成有效响应向量。
进一步的,在进行互连测试时,步骤五,基于有效响应向量进行诊断分析,获得边界扫描测试结果,具体包括:
判断原始测试向量和有效响应向量是否一致,若一致,则测试对象的互连网络工作正常,否则测试对象的互连网络存在故障。
进一步的,在进行簇测试时,步骤五,基于有效响应向量进行诊断分析,获得边界扫描测试结果,具体包括:
判断预期响应向量和有效响应向量是否一致,若一致,则测试对象工作正常,否则测试对象存在故障。
本发明还提供一种可降低噪声的边界扫描测试装置,包括:
原始测试向量生成模块,用于根据边界扫描测试内容生成原始测试向量;
新测试向量生成模块,用于在原始测试向量中,紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量,得到新测试向量,每列并行测试向量与其后增加的相同并行测试向量组成并行测试向量组;
测试实施模块,用于对测试对象施加新测试向量,获取响应向量;
有效响应向量获取模块,用于在响应向量中提取未受噪声干扰的向量作为有效响应向量;
诊断分析模块,用于基于有效响应向量进行诊断分析,获得边界扫描测试结果。
采用上述技术方案,本发明至少具有下列优点:
本发明所述可降低噪声的边界扫描测试方法和装置,首先根据测试内容生成原始测试向量,对原始测试向量进行处理得到新测试向量,将新测试向量施加到被测对象,同时获取响应向量,将新增测试向量对应的响应向量提取出来作为最终有效分析向量,进行边界扫描测试诊断。该装置包括原始测试向量生成模块、新测试向量生成模块、测试实施模块、有效响应向量获取模块和诊断分析模块。本发明可有效降低边界扫描测试引起的噪声,提高测试的准确性,实现方法简单,无需增加任何测试硬件且故障覆盖率高。
附图说明
图1为一个完整的边界扫描测试系统组成示意图;
图2为本发明第一实施例互连测试中被测板正常工作时连接方式示意图;
图3为本发明第一实施例所述可降低噪声的边界扫描测试方法流程图;
图4为本发明第二实施例簇测试中被测板正常工作时连接方式示意图;
图5为本发明第二实施例所述可降低噪声的边界扫描测试方法流程图;
图6为本发明第三实施例所述可降低噪声的边界扫描测试方法流程图;
图7为本发明第四实施例所述可降低噪声的边界扫描测试装置组成示意图。
具体实施方式
为更进一步阐述本发明为达成预定目的所采取的技术手段及功效,以下结合附图及较佳实施例,对本发明进行详细说明如后。
对于一个完整的边界扫描测试系统,主要包括计算机、边界扫描控制器、被测板,如图1所示,计算机中运行着与边界扫描控制器配套的边界扫描测试软件。边界扫描控制器可以选用北京航天测控技术开发公司的USB接口的AMC7103,也可以选用美国Corelis公司的产品。
本发明第一实施例,基于图2中被测板正常工作时连接方式通过边界扫描测试方法进行互连测试。图2所示的电路结构中包括两个边界扫描测试器件:第一测试器件U1和第二测试器件U2,它们之间有5组互连网络,分别为第一互连网络NET1~第五互连网络NET5。一种可降低噪声的边界扫描测试方法,如图3所示,包括如下具体步骤:
步骤S101、确定测试内容为U1和U2之间的5组网络的互连测试,选择互连测试算法,如走步“1”算法(Walking One’s Algorithm),生成原始测试向量A5×5,其中,每一行为顺序测试向量,每一列为并行测试向量。
步骤S102、将原始测试向量A5×5与全“1”向量B1×2进行克罗内克(Kronecker)积运算,得到新测试向量C5×10。
可见新测试向量C5×10每两列为相同并行测试向量,组成一组并行测试向量,施加每组中第二列并行测试向量时由于与第一列相同,发生状态变化的芯片管脚较少,可以有效降低边界扫描测试引起的噪声。
步骤S103、利用边界扫描控制器对第一测试器件U1和第二测试器件U2施加新测试向量C5×10。
步骤S104、获取响应向量D5×10,假设为:
其中,每一列为与新测试向量C5×10的每一列并行测试向量对应的并行测试响应。
步骤S105、提取响应向量D5×10的偶数列并行响应向量,构成有效响应向量E5×5。
本步中提取的偶数列向量是与步骤S102中新增并行测试向量相对应的,即提取每组并行测试向量中新增的并行测试向量所对应的并行响应向量,而不提取每组并行测试向量中首列并行测试向量所对应的并行响应向量。因为每组并行测试向量的最后一列变化到下一组并行测试向量的首列时,发生状态变化的芯片管脚较多,边界扫描测试引起的噪声较大,会影响下一组并行测试向量的首列对应的响应向量的准确度,所以,不提取每组并行测试向量中首列并行测试向量所对应的并行响应向量。
步骤S106、比较原始测试向量A5×5和有效响应向量E5×5,根据互连诊断规则,得出第一测试器件U1和第二测试器件U2之间边界扫描互连测试结果。具体的,判断A5×5和E5×5是否一致,若一致,则测试对象的互连网络工作正常,否则测试对象的互连网络存在故障。
本发明第二实施例,基于图4中被测板正常工作时连接方式通过边界扫描测试方法进行簇测试。图4所示的电路结构中包括三个测试器件:第一测试器件U1、第二测试器件U2和第三测试器件U3,第一测试器件U1和第二测试器件U2为边界扫描器件,第三测试器件U3为二输入与非门。利用第一测试器件U1、第二测试器件U2可对第三测试器件U3进行簇测试,检验第三测试器件U3功能是否正常。一种可降低噪声的边界扫描测试方法,如图5所示,包括如下具体步骤:
步骤S201、确定测试内容为利用第一测试器件U1和第二测试器件U2对第三测试器件U3进行簇测试。由于第三测试U3器件输入输出较少,可穷举其所有逻辑功能,生成原始测试向量A2×4。对于第三测试器件U3,当原始测试向量为A2×4时,其输出预期响应向量为A′1×4,
步骤S202、将原始测试向量A2×4与全“1”向量B1×2进行克罗内克积运算,得到新测试向量C2×8。
步骤S203、利用边界扫描控制器,通过第一测试器件U1和第二测试器件U2对第三测试器件U3施加新测试向量C2×8。
步骤S204、获取响应向量D1×8,假设为:
D1×8=[1 1 1 1 1 1 0 0]
其中,每一列为与新测试向量C2×8的每一列并行测试向量对应的并行测试响应。
步骤S205、提取响应向量D1×8的偶数列并行测试响应,构成有效响应向量E1×4。
E1×4=[1 1 1 0]
步骤S206、比较向量A′1×4和E1×4,根据簇诊断规则,判断U3逻辑功能是否正常。具体的,判断A′1×4和E1×4是否一致,若一致,则测试对象工作正常,否则测试对象存在故障。
本发明第三实施例,一种可降低噪声的边界扫描测试方法,如图6所示,包括如下具体步骤:
步骤S301、根据边界扫描测试内容生成原始测试向量;
步骤S302、在原始测试向量中,紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量,得到新测试向量,每列并行测试向量与其后增加的相同并行测试向量组成并行测试向量组。
本步中得到新测试向量的过程,可以通过将原始测试向量与全“1”向量进行克罗内克积运算来实现:
若紧邻每列并行测试向量之后增加一个与其相同的并行测试向量,则须选择全“1”向量的行数为1,并且,全“1”向量的列数为2;
若紧邻每列并行测试向量之后增加两个以上与其相同的并行测试向量,则须选择全“1”向量的行数为1,并且,全“1”向量的列数为2以上的整数。
另外,本步中得到新测试向量的过程,不排除通过手动生成测试向量的方式,来实现紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量。
步骤S303、对测试对象施加新测试向量,获取响应向量;
步骤S304、在响应向量中提取未受噪声干扰的向量得到有效响应向量。具体的,从响应向量中依次提取每一并行测试向量组对应的并行响应向量组中非首列的任一列并行响应向量,组成有效响应向量。
步骤S305、基于有效响应向量进行诊断分析,获得边界扫描测试结果。
本发明第四实施例,与第三实施例对应,本实施例介绍一种可降低噪声的边界扫描测试装置,如图7所示,包括如下组成部分:
原始测试向量生成模块,用于根据边界扫描测试内容生成原始测试向量;
新测试向量生成模块,用于在原始测试向量中,紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量,得到新测试向量,每列并行测试向量与其后增加的相同并行测试向量组成并行测试向量组;
测试实施模块,用于对测试对象施加新测试向量,获取响应向量;
有效响应向量获取模块,用于在响应向量中提取未受噪声干扰的向量作为有效响应向量;
诊断分析模块,用于基于有效响应向量进行诊断分析,获得边界扫描测试结果。
通过具体实施方式的说明,应当可对本发明为达成预定目的所采取的技术手段及功效得以更加深入且具体的了解,然而所附图示仅是提供参考与说明之用,并非用来对本发明加以限制。
Claims (9)
1.一种可降低噪声的边界扫描测试方法,其特征在于,包括:
步骤一,根据边界扫描测试内容生成原始测试向量;
步骤二,在原始测试向量中,紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量,得到新测试向量,每列并行测试向量与其后增加的相同并行测试向量组成并行测试向量组;
步骤三,对测试对象施加新测试向量,获取响应向量;
步骤四,在响应向量中提取未受噪声干扰的向量得到有效响应向量;
步骤五,基于有效响应向量进行诊断分析,获得边界扫描测试结果。
2.根据权利要求1所述的边界扫描测试方法,其特征在于,在进行互连测试时,所述步骤一包括:
根据互连测试的内容采用走步1算法生成原始测试向量。
3.根据权利要求1所述的边界扫描测试方法,其特征在于,在进行簇测试时,所述步骤一包括:
根据测试对象的逻辑功能设置原始测试向量和预期响应向量。
4.根据权利要求1所述的边界扫描测试方法,其特征在于,步骤二中,在原始测试向量中,紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量,得到新测试向量,具体包括:
将原始测试向量与全1向量进行克罗内克积运算得到新测试向量;所述全1向量的行数为1,所述全1向量的列数为2以上的整数。
5.根据权利要求1所述的边界扫描测试方法,其特征在于,步骤四中,在响应向量中提取未受噪声干扰的向量得到有效响应向量,具体包括:
从响应向量中依次提取每一并行测试向量组对应的并行响应向量组中非首列的任一列并行响应向量,组成有效响应向量。
6.根据权利要求4所述的边界扫描测试方法,其特征在于,所述全1向量的行数为1,所述全1向量的列数为2;
所述步骤四中,在响应向量中提取未受噪声干扰的向量得到有效响应向量,具体包括:
从响应向量中依次提取偶数列的并行响应向量组成有效响应向量。
7.根据权利要求2所述的边界扫描测试方法,其特征在于,在进行互连测试时,步骤五,基于有效响应向量进行诊断分析,获得边界扫描测试结果,具体包括:
判断原始测试向量和有效响应向量是否一致,若一致,则测试对象的互连网络工作正常,否则测试对象的互连网络存在故障。
8.根据权利要求3所述的边界扫描测试方法,其特征在于,在进行簇测试时,步骤五,基于有效响应向量进行诊断分析,获得边界扫描测试结果,具体包括:
判断预期响应向量和有效响应向量是否一致,若一致,则测试对象工作正常,否则测试对象存在故障。
9.一种可降低噪声的边界扫描测试装置,其特征在于,包括:
原始测试向量生成模块,用于根据边界扫描测试内容生成原始测试向量;
新测试向量生成模块,用于在原始测试向量中,紧邻每列并行测试向量之后增加至少一个与其相同的并行测试向量,得到新测试向量,每列并行测试向量与其后增加的相同并行测试向量组成并行测试向量组;
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
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Patent Citations (3)
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CN1542459A (zh) * | 2003-05-01 | 2004-11-03 | 中兴通讯股份有限公司 | 一种集成电路边界扫描测试装置 |
CN101526584A (zh) * | 2008-03-03 | 2009-09-09 | 中兴通讯股份有限公司 | 一种印制电路板的边界扫描测试方法 |
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