CN100539119C - 测试基体、测试基体掩膜及测试基体的形成方法 - Google Patents

Abstract

一种测试基体，包括至少一组测试单元，所述测试单元用以代替产品进行制造效果检测；所述测试单元包含至少两个测试基元和至少两个测试辅助基元，所述测试基元和测试辅助基元间隔相接，所述测试单元外具有外围图形，所述外围图形内具有填充图形。此外，本发明还提供了一种测试基体掩膜及一种测试基体的形成方法。可实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性。

Description

测试基体、测试基体掩膜及测试基体的形成方法

技术领域

本发明涉及集成电路制造技术领域，特别涉及一种测试基体、测试基体掩膜及测试基体的形成方法。

背景技术

传统的集成电路制程中，为保证产品的质量，执行制程中涉及的诸多步骤后均需进行检测，如对经历研磨或刻蚀过程后的产品进行的检测。通常，在半导体基底上制作测试基体，继而利用所述测试基体代替所述产品进行检测。为使所述测试基体能真实地模拟产品的相关制程，所述测试基体与所述产品同步制作。

关于测试基体的结构以及如何利用所述测试基体执行制程检测，继而完成半导体器件的制造，业界已进行了多种尝试。2006年2月2日公开的公开号为“CN1729569”的中国专利申请及2000年4月25日公开的公告号为“US6054721C”的美国专利中均提供了一种测试基体及采用所述测试基体的半导体器件制造方法。

通常，所述测试基体并非一完整的器件，而是代替对应不同制程产品进行检测的一种中间体。半导体基底内包含的所述测试基体的数目为至少一个。如图1所示，所述测试基体10包含至少一个测试单元20，所述测试单元20中包含至少两个测试基元21和至少两个测试辅助基元22，所述测试基元21和所述测试辅助基元22间隔相接。以对应浅沟槽隔离区形成过程中化学机械研磨制程的测试基体为例，所述测试基元21和所述测试辅助基元22分别对应测试有源区和测试浅沟槽；所述测试有源区和测试浅沟槽分别对应不同制程产品中的有源区和浅沟槽。同一所述测试单元20内，各所述测试有源区尺寸相同，各所述测试浅沟槽的尺寸也相同；不同所述测试单元20内，各所述测试有源区的尺寸可相同或不相同，各所述测试浅沟槽的尺寸也可相同或不相同。经历已填充的浅沟槽的化学机械研磨过程后，通过对所述测试单元20进行检测，可确定产品的制造效果。

然而，实际生产中，任一产品均处于具有不同局部图形密度的半导体基底中，考虑外围图形密度的影响，实施化学机械研磨操作时，易导致产品中心区域与边界区域研磨不均匀，即产生研磨差异；且对应不同的外围图形密度，研磨的不均匀程度也不同。而在现有的测试基体中，各所述测试单元外围图形内的图形密度是确定的，即实施化学机械研磨操作后，产品中心区域与边界区域研磨的不均匀程度是确定的。即利用所述测试基体无法检测外围图形密度对研磨均匀性的影响，换言之，利用所述测试基体不能真实地模拟产品的制造效果。

发明内容

本发明提供了一种测试基体，可较真实地替代产品进行制程检测；本发明提供了一种测试基体掩膜，以获得可较真实地替代产品进行制程检测的测试基体；本发明提供了一种测试基体的形成方法，以获得可较真实地替代产品进行制程检测的测试基体。

本发明提供的一种测试基体，包括至少一组测试单元，所述测试单元用以代替产品进行制造效果检测；所述测试单元包含至少两个测试基元和至少两个测试辅助基元，所述测试基元和测试辅助基元间隔相接，所述测试单元外具有外围图形；所述外围图形内具有填充图形。

可选地，所述填充图形均匀地分布于各测试单元外围图形内；可选地，对单一测试单元，其外围的填充图形均匀分布；对于不同的测试单元，其外围的填充图形的均匀分布的方式不相同；可选地，对单一测试单元，其外围的填充图形非均匀分布；可选地，所述填充图形的图形密度与产品的外围图形密度之差小于25％；可选地，所述填充图形内包含的材质与所述测试基元内包含的材质相同。

一种测试基体掩膜，包含至少一组测试单元掩膜图形，所述测试单元掩膜图形用以辅助形成测试单元，所述测试单元用以代替利用产品掩膜获得的产品进行制造效果检测，所述测试单元掩膜图形中包含至少两个测试基元掩膜图形和至少两个测试辅助基元掩膜图形，所述测试基元掩膜图形和测试辅助基元掩膜图形间隔相接；所述测试单元掩膜图形外具有外围掩膜图形；所述外围掩膜图形内具有填充掩膜图形，所述填充掩膜图形用以辅助形成填充图形。

可选地，所述填充掩膜图形均匀地分布于各测试单元外围掩膜图形内；可选地，对单一测试单元掩膜图形，其外围的填充掩膜图形均匀分布；对于不同的测试单元掩膜图形，其外围的填充掩膜图形的均匀分布的方式不相同；可选地，对单一测试单元掩膜图形，其外围的填充掩膜图形非均匀分布；可选地，所述填充掩膜图形的图形密度与产品掩膜的外围图形密度之差小于25％；可选地，所述填充掩膜图形内包含的材质与所述测试基元掩膜图形内包含的材质相同。

一种测试基体的形成方法，包括：

在半导体基底上形成测试基层；

利用测试基体掩膜，图形化所述测试基层，以在所述测试基层内形成至少一个测试单元基体及填充图形，所述测试单元基体用以形成测试单元，所述测试单元基体内包含至少两个测试基元；

沉积辅助测试基层，所述辅助测试基层覆盖所述测试单元基体及填充图形；

平整化所述辅助测试基层，以去除覆盖所述测试基元及填充图形的辅助测试基层，形成测试基体。

可选地，所述填充图形的图形密度与产品的外围图形密度之差小于25％。

与现有技术相比，本发明具有以下优点：

本发明提供的测试基体，利用在测试单元外围图形内具有的填充图形，调整所述测试单元的外围图形密度，进而可通过模拟产品外围图形密度，实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性；

本发明提供的测试基体的可选方式，利用在同一测试单元外围图形内具有不同图形密度的填充图形，可灵活地模拟产品外围图形密度，实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性；

本发明提供的测试基体掩膜，利用掩膜内的填充掩膜图形，可在测试单元外围图形内形成具有产品外围图形密度的填充图形，继而利用包含所述测试单元的测试基体，可实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性；

本发明提供的测试基体掩膜的可选方式，利用掩膜内的填充掩膜图形，可在所述测试单元外围图形内形成具有不同产品外围图形密度的填充图形，继而利用包含所述测试单元的测试基体，可实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性；

本发明提供的测试基体的形成方法，通过在测试单元基体外围形成填充图形，调整所述测试单元基体的外围图形密度，进而可通过模拟产品外围图形密度，实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性；

本发明提供的测试基体的形成方法的可选方式，通过较准确地模拟产品外围图形密度，可实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性。

附图说明

图1为说明现有技术中测试基体的结构示意图；

图2为说明本发明测试基体第一实施例的结构示意图；

图3为说明本发明测试基体第二实施例的结构示意图；

图4为说明本发明测试基体第三实施例的结构示意图；

图5为说明本发明测试基体掩膜第一实施例的结构示意图；

图6为说明本发明测试基体掩膜第二实施例的结构示意图；

图7为说明本发明测试基体掩膜第三实施例的结构示意图；

图8为说明本发明实施例的形成测试基体的流程示意图；

图9为说明本发明实施例的形成测试基层后的半导体基底结构示意图；

图10为说明本发明实施例的图形化测试基层后的半导体基底结构示意图；

图11为说明本发明实施例的图形化测试基层后具有不同填充图形密度的半导体基底结构示意图；

图12为说明本发明实施例的沉积辅助测试基层后的半导体基底结构示意图；

图13为说明本发明实施例的形成测试基体后的半导体基底结构示意图。

具体实施方式

尽管下面将参照附图对本发明进行更详细的描述，其中表示了本发明的优选实施例，应当理解本领域技术人员可以修改在此描述的本发明而仍然实现本发明的有利效果。因此，下列的描述应当被理解为对于本领域技术人员的广泛教导，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于具有本发明优势的本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明和权利要求书本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用以方便、明晰地辅助说明本发明实施例的目的。

在本文件中，产品意指形成待检测区域的处于任意制程阶段的在制品。图形密度意指在产品和测试基体的同一平面内，或者，在产品掩膜或测试基体掩膜内，待检测区域包含的材料占据的面积与其相邻结构包含的材料占据的面积的比值。

由于实际生产中，任一产品均处于具有不同局部图形密度的半导体基底中，考虑外围图形密度的影响，实施化学机械研磨操作时，易导致产品中心区域与边界区域研磨不均匀，即产生研磨差异；且对应不同的外围图形密度，研磨的不均匀程度也不同。如何真实地模拟产品的制造效果，以实现已包含产品外围图形密度影响的研磨均匀性的检测，成为本领域技术人员亟待解决的问题。

本发明的发明人分析后认为，通过在测试单元外形成填充图形，以调整测试单元的外围图形密度，进而模拟产品外围图形密度，可实现已包含产品外围图形密度影响的研磨均匀性的检测。

本发明提供的测试基体，包含至少一组测试单元，所述测试单元用以代替产品进行制造效果检测；特别地，所述测试单元外围图形内分布有填充图形。

所述测试基体对应于不同检测制程中的产品，半导体基底内包含的所述测试基体的数目为至少一个。

如图2所示，所述测试基体10包含至少一个测试单元20；各所述测试单元20的分布及排列根据设计要求确定。所述测试单元20中包含至少两个测试基元21和至少两个测试辅助基元22，所述测试基元21和所述测试辅助基元22间隔相接，所述测试基元21和测试辅助基元22对应产品中的两相邻结构。所述测试基元21和所述测试辅助基元22的组成和尺寸根据检测要求确定。

所述测试单元20外具有外围图形31，所述测试单元外围图形31内具有填充图形32。所述测试单元外围图形31的构成，如其包含的材质，与所述测试辅助基元22相同；所述填充图形32的构成，如其包含的材质，与所述测试基元21相同。

所述填充图形32的尺寸根据产品要求及工艺条件确定。作为示例，所述填充图形32的俯视图形可为方形、条形、圆形、三角形、棱形或任意工艺可行的形状等，所述填充图形32的尺寸可为工艺条件允许范围内的任意值。作为示例，对65nm工艺，所述填充图形32的边长或直径可为70nm或90nm等。

所述填充图形32的分布，即所述填充图形32的图形密度根据产品的外围图形密度确定，或者，所述填充图形32的图形密度与产品的外围图形密度之差小于25％。所述填充图形32的图形密度为所述填充图形32的面积与所述测试单元外围图形31面积的比值。所述填充图形32与产品外围图形密度的模拟近似程度直接影响检测的真实性。

各测试单元外围图形31内填充图形32可均匀分布，或者，对任一测试单元20，其外围的填充图形32均匀分布，但是，对于不同的测试单元20，各测试单元20外围的填充图形32的均匀分布的方式可不相同，换言之，对于不同的测试单元20，在各测试单元20外围均匀分布的填充图形32的图形密度可不相同。

此外，通常，产品外围图形呈非均匀分布，与具有不同图形密度的产品外围图形相邻的产品，其边界区域与产品中心区域的研磨差异也将不同。

本发明的发明人分析后认为，所述测试单元的外围图形密度可做较精确的模拟，即可对产品的外围图形及相应的测试单元外围图形进行分区，并获得产品各分区图形密度；继而，以各产品分区内具有的图形密度作为测试单元外围图形分区的图形密度，在各测试单元外围图形分区内形成填充图形。所述测试单元外围图形分区的图形密度为所述填充图形的面积与各测试单元外围图形分区面积的比值。各测试单元外围图形分区面积根据设计要求确定。所述分区数目及分区的具体形式根据产品要求确定。

以对应浅沟槽隔离区形成过程中化学机械研磨制程的测试基体为例，所述测试基元为测试有源区，所述测试辅助基元为测试浅沟槽；所述测试有源区和测试浅沟槽分别对应不同制程产品中的有源区和浅沟槽。同一所述测试单元内，各所述测试有源区尺寸相同，各所述测试浅沟槽的尺寸也相同；不同所述测试单元内，各所述测试有源区的尺寸可相同或不相同，各所述测试浅沟槽的尺寸也可相同或不相同。

所述填充图形32的俯视图形可为方形，对应产品外围图形密度为30％时的测试基体的结构如图2所示，所述填充图形32可均匀分布于各测试单元外围图形31内；此外，如图3所示，对任一测试单元20，其外围的填充图形32均匀分布，但是对于不同的测试单元20，其外围的填充图形32均匀分布的方式不相同。

本发明提供的测试基体，利用在测试单元外围图形内具有的填充图形，调整所述测试单元的外围图形密度，进而可通过模拟产品外围图形密度，实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性。

特别地，对任一测试单元20，其外围的填充图形32可非均匀分布。作为示例，利用所述测试单元的外围图形密度较精确地模拟产品的外围图形密度时，采用矩形分区方式，分区数目为4，相应地，各分区分别记为第一分区41、第二分区42、第三分区43和第四分区44；所述第一分区41、第二分区42、第三分区43和第四分区44对应的产品外围分区图形密度分别为20％、40％、50％和30％时，测试基体10的结构如图4所示。

本发明提供的测试基体的可选方式，利用在同一测试单元外围图形内具有不同图形密度的填充图形，可灵活地模拟产品外围图形密度，实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性。

本发明提供的形成测试基体时应用的掩膜，包含至少一组测试单元掩膜图形，所述测试单元掩膜图形用以辅助形成测试单元，所述测试单元用以代替产品进行制造效果检测；特别地，所述测试单元掩膜图形外分布有填充掩膜图形，所述填充掩膜图形用以辅助形成填充图形。

各所述测试单元掩膜图形的分布及排列根据设计要求确定。所述测试单元掩膜图形中包含至少两个测试基元掩膜图形和至少两个测试辅助基元掩膜图形。

如图5所示，所述测试基元掩膜图形23和测试辅助基元掩膜图形24间隔相接，所述测试基元掩膜图形23和测试辅助基元掩膜图形24对应产品中的两相邻结构。所述测试基元掩膜图形23和所述测试辅助基元掩膜图形24的组成和尺寸根据检测要求确定。

所述测试单元掩膜图形25外具有外围掩膜图形33，所述测试单元外围掩膜图形33内具有填充掩膜图形34。所述测试单元外围掩膜图形33的构成，如其包含的材质，与所述测试辅助基元掩膜图形24相同；所述填充掩膜图形34的构成，如其包含的材质，与所述测试基元掩膜图形23相同。

所述填充掩膜图形34的尺寸根据产品掩膜要求及工艺条件确定。作为示例，所述填充掩膜图形34可为方形、条形、圆形、三角形、棱形或任意工艺可行的形状等，所述填充掩膜图形34的尺寸可为工艺条件允许范围内的任意值。作为示例，对65nm工艺，所述填充掩膜图形34的边长或直径可为70nm或90nm等。

所述填充掩膜图形34的分布，即所述填充掩膜图形34的图形密度根据产品掩膜的外围图形密度确定。即所述填充掩膜图形34的图形密度与产品掩膜的外围图形密度相同，或者，所述填充掩膜图形34的图形密度与产品掩膜的外围图形密度之差小于25％。所述填充掩膜图形34与产品掩膜外围图形密度的模拟近似程度直接影响检测的真实性。

在各测试单元掩膜图形25外围，填充掩膜图形34可均匀分布，或者，对任一测试单元掩膜图形25，其外围的填充掩膜图形34均匀分布，但是对于不同的测试单元掩膜图形25，其外围的填充掩膜图形34的均匀分布的方式可不相同。

此外，通常，产品掩膜外围图形呈非均匀分布，与具有不同图形密度的产品掩膜外围图形相邻的产品掩膜，其边界区域与产品掩膜中心区域的研磨差异也将不同。

本发明的发明人分析后认为，所述测试单元掩膜图形的外围图形密度可做较精确的模拟，即可对产品掩膜的外围图形及相应的测试单元掩膜图形外围进行分区，并获得各产品掩膜分区图形密度；继而，以各产品掩膜分区具有的图形密度作为测试单元掩膜图形外围分区的图形密度，在各测试单元掩膜图形外围分区形成填充掩膜图形。所述测试单元掩膜图形外围分区的图形密度为所述填充掩膜图形的面积与各测试单元掩膜图形外围分区面积的比值。各测试单元掩膜图形外围分区面积根据设计要求确定。所述分区数目及分区的具体形式根据产品掩膜要求确定。

以对应浅沟槽隔离区形成过程中化学机械研磨制程的测试基体掩膜为例，所述测试基元掩膜图形对应测试有源区掩膜图形，所述测试辅助基元掩膜图形对应测试浅沟槽掩膜图形；所述测试有源区掩膜图形和测试浅沟槽掩膜图形分别用以形成不同制程产品掩膜中的有源区和浅沟槽。同一所述测试基元掩膜图形内，各所述测试有源区掩膜图形尺寸相同，各所述测试浅沟槽掩膜图形的尺寸也相同；不同所述测试基元掩膜图形内，各所述测试有源区掩膜图形的尺寸可相同或不相同，各所述测试浅沟槽掩膜图形的尺寸也可相同或不相同。

所述填充掩膜图形34可为方形，对应产品掩膜外围图形密度为30％时的测试基体掩膜11的结构如图5所示，所述填充掩膜图形34可均匀分布于各测试单元掩膜图形25外围；此外，如图6所示，对任一测试单元掩膜图形25，其外围的填充掩膜图形34均匀分布，但是对于不同的测试单元掩膜图形25，其外围的填充掩膜图形34的均匀分布的方式不相同。

本发明提供的测试基体掩膜，利用掩膜内的填充掩膜图形，可在测试单元外围图形内形成具有产品外围图形密度的填充图形，继而利用包含所述测试单元的测试基体，可实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性。

特别地，对任一测试单元掩膜图形25，其外围的填充掩膜图形34可非均匀分布。作为示例，利用所述测试单元掩膜图形25的外围图形密度较精确地模拟产品掩膜的外围图形密度时，采用矩形分区方式，分区数目为4，相应地，各分区分别记为第一分区51、第二分区52、第三分区53和第四分区54；所述第一分区51、第二分区52、第三分区53和第四分区54对应的产品掩膜外围分区图形密度分别为20％、40％、50％和30％时，测试基体掩膜11的结构俯视图如图7所示。

本发明提供的测试基体掩膜的可选方式，利用掩膜内的填充掩膜图形，可在所述测试单元外围图形内形成具有不同产品外围图形密度的填充图形，继而利用包含所述测试单元的测试基体，可实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性。

应用本发明提供的方法形成测试基体的步骤包括：在半导体基底上形成测试基层；利用测试基体掩膜，图形化所述测试基层，以在所述测试基层内形成至少一个测试单元基体及填充图形，所述测试单元基体用以形成测试单元，所述测试单元基体内包含至少两个测试基元；沉积辅助测试基层，所述辅助测试基层覆盖所述测试单元基体及填充图形；平整化所述辅助测试基层，以去除覆盖所述测试基元及填充图形的辅助测试基层，形成测试基体。

如图8所示，应用本发明提供的方法形成测试基体的具体步骤包括：

步骤801：在半导体基底上形成测试基层。

如图9所示，所述半导体基底60意指已经历部分制程并需制作待执行研磨及检测操作的膜层的在制品。

所述测试基层61即为产品不同检测制程中的待检膜层。

以对应浅沟槽隔离区形成过程中的化学机械研磨制程为例，由于，所述浅沟槽隔离区形成过程包括：提供半导体基材；在所述半导体基材上形成钝化层及图形化的抗蚀剂层；以所述图形化的抗蚀剂层为掩膜，刻蚀所述钝化层；以刻蚀后的所述钝化层为硬掩膜，刻蚀部分所述半导体基材，形成所述浅沟槽；以所述钝化层为停止层，填充并研磨所述浅沟槽。所述半导体基材为已定义器件有源区并需完成浅沟槽隔离的半导体衬底。所述测试基层61即为所述钝化层。

形成所述测试基层61的操作可利用化学气相沉积(CVD)等传统工艺获得。

步骤802：利用测试基体掩膜，图形化所述测试基层，以在所述测试基层内形成至少一个测试单元基体及填充图形，所述测试单元基体用以形成测试单元，所述测试单元基体内包含至少两个测试基元。

图形化所述测试基层的操作与产品的制造步骤同步进行。图形化所述测试基层的步骤包括：在所述测试基层形成图形化的抗蚀剂层，所述图形化的抗蚀剂层具有测试基体掩膜图形；以所述图形化的抗蚀剂层为掩膜，刻蚀所述测试基层。

所述形成图形化的抗蚀剂层包含所述抗蚀剂层的涂覆、烘干、光刻、曝光及检测等步骤，相关工艺可应用各种传统的方法，应用的所述抗蚀剂层可选用任何可应用于半导体制程中的抗蚀剂材料，在此均不再赘述。

如图10所示，所述测试单元基体62中包含至少两个测试基元21，各所述测试基元21对应产品内单一结构。同一测试单元基体62中包含的测试基元21间距离相等；不同测试单元基体62中的测试基元21间的间距可相等或不相等。所述测试基元21的组成和尺寸根据检测要求确定。以对应浅沟槽隔离区形成过程中的化学机械研磨制程为例，所述测试基元21对应形成浅沟槽后位于所述浅沟槽之间的有源区。

所述填充图形32的构成，如其包含的材质，与所述测试基元21相同。

所述填充图形32的尺寸根据产品要求及工艺条件确定。作为示例，所述填充图形32的俯视图形可为方形、条形、圆形、三角形、棱形或任意工艺可行的形状等，所述填充图形32的尺寸可为工艺条件允许范围内的任意值。作为示例，对65nm工艺，所述填充图形32的边长或直径可为70nm或90nm等。

所述填充图形32的分布，即所述填充图形32的图形密度根据产品的外围图形密度确定，或者，所述填充图形32的图形密度与产品的外围图形密度之差小于25％。各测试单元基体62外填充图形32可均匀分布，或者，对任一测试单元基体62，其外围的填充图形32均匀分布，但是对于不同的测试单元基体62，其外围的填充图形32的均匀分布的方式可不相同。所述填充图形32与产品外围图形密度的模拟近似程度直接影响检测的真实性。

此外，通常，产品外围图形呈非均匀分布，与具有不同图形密度的产品外围图形相邻的产品，其边界区域与产品中心区域的研磨差异也将不同。

本发明的发明人分析后认为，所述测试单元基体的外围图形密度可做较精确的模拟，即可对产品的外围图形及相应的测试单元基体外围进行分区，并获得产品各分区图形密度；继而，以各产品分区具有的图形密度作为测试单元基体外围分区的图形密度，在各测试单元基体外围分区形成填充图形。所述测试单元基体外围分区的图形密度为所述填充图形的面积与各测试单元基体外围分区面积的比值。各测试单元基体外围分区面积根据设计要求确定。所述分区数目及分区的具体形式根据产品要求确定。

以对应浅沟槽隔离区形成过程中的化学机械研磨制程为例，所述测试基元为测试有源区，所述测试有源区对应不同制程产品中的有源区。同一所述测试单元基体内，各所述测试有源区尺寸相同；不同所述测试单元基体内，各所述测试有源区的尺寸可相同或不相同。

特别地，对任一测试单元20，其外围的填充图形32可非均匀分布。作为示例，利用所述测试单元的外围图形密度较精确地模拟产品的外围图形密度时，采用矩形分区方式，分区数目为4，相应地，各分区分别记为第一分区71及第二分区72；所述第一分区71及第二分区72对应的产品外围分区图形密度分别为20％和40％时，测试基体的结构如图11所示。

所述填充图形与测试单元基体对应的产品同步制造，可应用现行工艺，所述填充图形的深度(纵向)尺寸可不受限制。

步骤803：如图12所示，沉积辅助测试基层63，所述辅助测试基层63覆盖所述测试单元基体62及填充图形32。

所述辅助测试基层对应的产品中的结构与产品中待检膜层对应的结构相邻。以对应浅沟槽隔离区形成过程中的化学机械研磨制程为例，所述辅助测试基层即为填充所述浅沟槽的隔离物膜层，所述隔离物可为二氧化硅。

步骤804：如图13所示，平整化所述辅助测试基层，以去除覆盖所述测试基元及填充图形的辅助测试基层，形成测试基体。

位于测试基元21之间的所述辅助测试基层63构成测试辅助基元22；位于填充图形32之间的所述辅助测试基层63构成测试单元外围图形31。所述测试辅助基元22和测试基元21对应产品中的两相邻结构。所述测试单元外围图形31的构成，如其包含的材质，与所述测试辅助基元22相同。

本发明提供的测试基体的形成方法，通过在测试单元基体外形成填充图形，调整所述测试单元基体的外围图形密度，进而可通过模拟产品外围图形密度，实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性。

本发明提供的测试基体的形成方法的可选方式，通过较准确地模拟产品外围图形密度，可实现已包含产品外围图形密度影响的研磨均匀性的检测，提高检测的真实性。

需强调的是，未加说明的步骤均可采用传统的方法获得，且具体的工艺参数根据产品要求及工艺条件确定。

尽管通过在此的实施例描述说明了本发明，和尽管已经足够详细地描述了实施例，申请人不希望以任何方式将权利要求书的范围限制在这种细节上。对于本领域技术人员来说另外的优势和改进是显而易见的。因此，在较宽范围的本发明不限于表示和描述的特定细节、表达的设备和方法和说明性例子。因此，可以偏离这些细节而不脱离申请人总的发明概念的精神和范围。

Claims (14)

1.一种测试基体，包括至少一组测试单元，所述测试单元用以代替产品进行制造效果检测；所述测试单元包含至少两个测试基元和至少两个测试辅助基元，所述测试基元和测试辅助基元间隔相接，所述测试单元外具有外围图形；其特征在于：所述外围图形内具有填充图形。

2.根据权利要求1所述的测试基体，其特征在于：所述填充图形均匀地分布于各测试单元外围图形内。

3.根据权利要求1所述的测试基体，其特征在于：对单一测试单元，其外围的填充图形均匀分布；对于不同的测试单元，其外围的填充图形的均匀分布的方式不相同。

4.根据权利要求1所述的测试基体，其特征在于：对单一测试单元，其外围的填充图形非均匀分布。

5.根据权利要求2或3或4所述的测试基体，其特征在于：所述填充图形的图形密度与产品的外围图形密度之差小于25％。

6.根据权利要求5所述的测试基体，其特征在于：所述填充图形内包含的材质与所述测试基元内包含的材质相同。

7.一种测试基体掩膜，包含至少一组测试单元掩膜图形，所述测试单元掩膜图形用以辅助形成测试单元，所述测试单元用以代替利用产品掩膜获得的产品进行制造效果检测，所述测试单元掩膜图形中包含至少两个测试基元掩膜图形和至少两个测试辅助基元掩膜图形，所述测试基元掩膜图形和测试辅助基元掩膜图形间隔相接；所述测试单元掩膜图形外具有外围掩膜图形；其特征在于：所述外围掩膜图形内具有填充掩膜图形，所述填充掩膜图形用以辅助形成填充图形。

8.根据权利要求7所述的掩膜，其特征在于：所述填充掩膜图形均匀地分布于各测试单元外围掩膜图形内。

9.根据权利要求7所述的掩膜，其特征在于：对单一测试单元掩膜图形，其外围的填充掩膜图形均匀分布；对于不同的测试单元掩膜图形，其外围的填充掩膜图形的均匀分布的方式不相同。

10.根据权利要求7所述的掩膜，其特征在于：对单一测试单元掩膜图形，其外围的填充掩膜图形非均匀分布。

11.根据权利要求8或9或10所述的掩膜，其特征在于：所述填充掩膜图形的图形密度与产品掩膜的外围图形密度之差小于25％。

12.根据权利要求11所述的掩膜，其特征在于：所述填充掩膜图形内包含的材质与所述测试基元掩膜图形内包含的材质相同。

13.一种测试基体的形成方法，其特征在于，包括：

在半导体基底上形成测试基层；

利用测试基体掩膜，图形化所述测试基层，以在所述测试基层内形成至少一个测试单元基体及填充图形，所述测试单元基体用以形成测试单元，所述测试单元基体内包含至少两个测试基元；

沉积辅助测试基层，所述辅助测试基层覆盖所述测试单元基体及填充图形；

平整化所述辅助测试基层，以去除覆盖所述测试基元及填充图形的辅助测试基层，形成测试基体。

14.根据权利要求13所述的方法，其特征在于：所述填充图形的图形密度与产品的外围图形密度之差小于25％。

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