CN103855075B - 刻蚀条件的采集方法 - Google Patents
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- 238000005530 etching Methods 0.000 title claims abstract description 117
- 238000000034 method Methods 0.000 title claims abstract description 77
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 16
- 239000013078 crystal Substances 0.000 claims abstract description 4
- 239000000463 material Substances 0.000 claims description 26
- 150000002500 ions Chemical class 0.000 claims description 11
- 229920002120 photoresistant polymer Polymers 0.000 claims description 11
- 230000008901 benefit Effects 0.000 claims description 4
- -1 phosphonium ion Chemical class 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 2
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 claims description 2
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000001259 photo etching Methods 0.000 claims 1
- 238000004528 spin coating Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 279
- 239000004065 semiconductor Substances 0.000 description 23
- 230000003628 erosive effect Effects 0.000 description 8
- 238000012360 testing method Methods 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 239000012071 phase Substances 0.000 description 4
- 239000002699 waste material Substances 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 238000002474 experimental method Methods 0.000 description 2
- 239000007792 gaseous phase Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 102100022717 Atypical chemokine receptor 1 Human genes 0.000 description 1
- 101000678879 Homo sapiens Atypical chemokine receptor 1 Proteins 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002372 labelling Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 238000005389 semiconductor device fabrication Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/30—Structural arrangements specially adapted for testing or measuring during manufacture or treatment, or specially adapted for reliability measurements
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
- H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
- H01L2221/1005—Formation and after-treatment of dielectrics
- H01L2221/101—Forming openings in dielectrics
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- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Drying Of Semiconductors (AREA)
Abstract
一种刻蚀条件的采集方法,包括:将晶圆分成至少两类刻蚀区域,并在晶圆上形成具有目标厚度的介质层,在第一类刻蚀区域的介质层中形成通孔后,在通孔内以及剩余的介质层上形成补偿层,使补偿层和剩余的介质层的厚度之和与第一通孔形成之前介质层的目标厚度相同,进而在不影响形成通孔形貌的前提下,使同一晶圆能进行多次刻蚀,提高了晶圆利用率,节约了晶圆,降低了刻蚀条件的采集的成本。
Description
技术领域
本发明涉及半导体制造技术领域,尤其涉及一种刻蚀条件的采集方法。
背景技术
随着半导体制造技术的飞速发展,半导体器件为了达到更快的运算速度、更大的资料存储量以及更多的功能,半导体芯片向更高集成度方向发展;而半导体芯片的集成度越高,半导体器件的特征尺寸(Critical Dimension,简称CD)越小。半导体器件的特征尺寸变小给半导体器件的形成工艺带来了很大的困难,尤其对刻蚀工艺。
现有工艺在晶圆上形成半导体器件时,通常先将晶圆分成若干个器件区域,在相同的刻蚀条件下,在各器件区域中形成半导体器件。以在各器件区域中形成通孔为例,其具体包括如下步骤:首先,提供表面形成有介质层的晶圆,并将晶圆分成若干个器件区域;接着,在所述介质层上形成包含掩膜图形的掩膜层,所述掩膜图形与后续形成于各器件区域上方介质层中通孔的位置以及形状对应;然后,在相同的刻蚀条件下,通过各向异性干法刻蚀工艺沿掩膜图形刻蚀所述介质层,在各器件区域上方介质层中形成通孔。
为了制作符合设计要求的半导体器件,在批次晶圆上批量制作半导体器件之前,需先在不同的工艺条件下对制作半导体器件中的关键步骤(如:刻蚀工艺)进行多次试验,以采集多次工艺条件以及该工艺条件下所形成半导体器件的形貌,以确定制作符合设计要求的半导体器件时所需的目标工艺条件,或者确定工艺条件中各个参数对半导体器件形貌的影响。现有工艺中,一片晶圆仅能用于一次试验,每调整一次工艺条件,均需重新提供一片晶圆,导致了晶圆的浪费。而且,随着晶圆尺寸的增大,晶圆的成本增加,进行每次试验的成本也相应增加,不利于半导体器件制作成本的控制。
更多半导体器件制作工艺中刻蚀方法请参考公开号为CN101329986A的中国专利申请。
发明内容
本发明解决的问题是提供一种刻蚀条件的采集方法,在不影响刻蚀图形形貌的前提下,能够在不同刻蚀条件下对同一晶圆进行多次刻蚀,提高晶圆的利用率,避免晶圆浪费,降低刻蚀条件的采集成本,进而降低半导体器件的制作成本。
为解决上述问题,本发明提供了一种刻蚀条件的采集方法,包括:
提供晶圆;
将晶圆分成至少两类刻蚀区域,并在所述晶圆表面由下至上依次形成介质层和第一掩膜层,所述介质层具有目标厚度;
在第一类刻蚀区域的第一掩膜层中形成第一通孔图形;
采用第一刻蚀条件沿第一通孔图形刻蚀第一类刻蚀区域的介质层,形成贯穿介质层厚度的第一通孔,在刻蚀形成第一通孔的同时去除了第一类刻蚀区域以及其他类刻蚀区域的第一掩膜层和部分厚度的介质层;
在第一通孔内以及剩余厚度的介质层上形成第一补偿层,使剩余厚度的介质层与第一补偿层的厚度之和与介质层的目标厚度相等;
在所述第一补偿层上形成第二掩膜层;
在第二类刻蚀区域的第二掩膜层中形成第二通孔图形;
采用第二刻蚀条件沿第二通孔图形刻蚀第二类刻蚀区域的第一补偿层和介质层,形成至少贯穿介质层厚度的第二通孔,在刻蚀形成第二通孔的同时去除了第二类刻蚀区域以及其他类刻蚀区域的第二掩膜层、部分厚度或全部厚度的第一补偿层;
当将晶圆分成两类以上刻蚀区域时,按上述形成第二通孔的方法,在不同刻蚀条件下,于其他类刻蚀区域的补偿层和介质层中形成相应的通孔。
可选的,所述介质层和补偿层的材料为低k材料或者超低k材料。
可选的,所述补偿层与介质层的k值相同。
可选的,所述补偿层与介质层的k值不同。
可选的,在所述补偿层上形成掩膜层之前,还包括:对所述补偿层进行离子注入,使进行离子注入后的补偿层的k值与介质层的k值相等。
与现有技术相比,本发明技术方案具有以下优点:
将表面形成有介质层和第一掩膜层的晶圆分成若干类刻蚀区域,先采用第一刻蚀条件在第一类刻蚀区域的介质层中形成第一通孔,由于在刻蚀形成第一通孔的同时还去除了第一类刻蚀区域以及其他类刻蚀区域的第一掩膜层和部分厚度的介质层,在形成第一通孔后,在第一通孔内以及剩余厚度的介质层上形成第一补偿层,使剩余厚度的介质层与第一补偿层的厚度之和与介质层的目标厚度相等;再采用第二刻蚀条件在第二类刻蚀区域的介质层和第一补偿层中形成第二通孔,然后按上述形成第二通孔的方法,在不同刻蚀条件下,于其他类刻蚀区域的补偿层和介质层中形成相应的通孔。在其他类刻蚀区域中形成通孔之前,其介质层和补偿层的厚度和与介质层的目标厚度相等,且各类刻蚀区域中的掩膜层的材料、厚度均相同,在不影响通孔形貌的前提下,能够在不同刻蚀条件下对同一晶圆进行多次刻蚀,以提高晶圆的利用率,避免晶圆浪费,降低采集刻蚀条件的成本,进而降低半导体器件制作的成本。
进一步的,所述介质层和补偿层均为低k或者超低k材料,且使所形成介质层与补偿层的k值相同,或者先形成与介质层k值不同的补偿层,然后通过对补偿层进行离子注入使其k值与介质层的k值相同,进而在刻蚀形成通孔过程中,使刻蚀工艺对介质层和补偿层的刻蚀率接近或者相同,避免在第一类刻蚀区域外的各类刻蚀区域中形成通孔时,补偿层对刻蚀工艺以及刻蚀图形的形貌造成影响。
附图说明
图1为本发明刻蚀条件的采集方法一个实施方式的流程示意图;
图2至图7为本发明刻蚀条件的采集方法一个实施例的示意图;
图8、9A、9B、10A、10B、11A、11B、12A、12B、13A和13B为本发明刻蚀条件的采集方法另一个实施例的示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂,下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其它不同于在此描述的其它方式来实施,因此本发明不受下面公开的具体实施例的限制。
正如背景技术部分所述,现有工艺在不同的工艺条件下对制作半导体器件中的关键步骤进行多次试验,以采集多次工艺条件以及该工艺条件下所形成半导体器件的形貌时,一片晶圆仅能用于一次试验,每调整一次工艺条件,均需重新提供一片晶圆,导致了晶圆浪费、成本增加。且随着晶圆尺寸的增大,晶圆的成本增加,进行每次试验的成本也相应增加,现有采集多次工艺条件的方法不利于成本控制。
针对上述缺陷,本发明提供了一种刻蚀条件的采集方法,先将表面形成有目标厚度的介质层以及第一掩膜层的晶圆分成至少两类刻蚀区域,并在第一类刻蚀区域的第一掩膜层中形成第一通孔图形,以及采用第一刻蚀条件沿第一通孔图形刻蚀第一类刻蚀区域的介质层,形成第一通孔;由于在刻蚀形成第一通孔的同时去除了第一类刻蚀区域以及其他类刻蚀区域的第一掩膜层和部分厚度的介质层,在第一通孔形成后,在第一通孔内以及剩余厚度的介质层上形成第一补偿层,使剩余厚度的介质层与第一补偿层的厚度之和与介质层的目标厚度相等,再在所述第一补偿层上形成第二掩膜层,并在第二类刻蚀区域的第二掩膜层中形成第二通孔图形,采用第二刻蚀条件沿第二通孔图形刻蚀第二类刻蚀区域的第一补偿层和介质层,形成第二通孔;当将晶圆分成两类以上刻蚀区域时,按上述形成第二通孔的方法,在不同刻蚀条件下,于其他类刻蚀区域的补偿层和介质层中形成相应的通孔,在不影响通孔形貌的前提下,能够在不同刻蚀条件下对同一晶圆进行多次刻蚀,提高晶圆的利用率,避免晶圆的浪费,有效控制采集刻蚀条件的成本。
参考图1,为本发明刻蚀条件的采集方法一个实施方式的流程示意图,包括:
步骤S1,提供晶圆;
步骤S2,将晶圆分成至少类刻蚀区域,并在所述晶圆表面由下至上依次形成介质层和第一掩膜层,所述介质层具有目标厚度;
步骤S3,在第一类刻蚀区域的第一掩膜层中形成第一通孔图形;
步骤S4,采用第一刻蚀条件沿第一通孔图形刻蚀第一类刻蚀区域的介质层,形成贯穿介质层厚度的第一通孔,在刻蚀形成第一通孔的同时去除了第一类刻蚀区域以及其他类刻蚀区域的第一掩膜层和部分厚度的介质层;
步骤S5,在第一通孔内以及剩余厚度的介质层上形成第一补偿层,使剩余厚度的介质层与第一补偿层的厚度之和与介质层的目标厚度相等;
步骤S6,在所述第一补偿层上形成第二掩膜层,并在第二类刻蚀区域的第二掩膜层中形成第二通孔图形;
步骤S7,采用第二刻蚀条件沿第二通孔图形刻蚀第二类刻蚀区域的第一补偿层和介质层,形成至少贯穿介质层厚度的第二通孔,在刻蚀形成第二通孔的同时去除了第二类刻蚀区域以及其他类刻蚀区域的第二掩膜层、部分厚度或全部厚度的第一补偿层;
步骤S8,当将晶圆分成两类以上刻蚀区域时,按上述形成第二通孔的方法,在不同刻蚀条件下,于其他类刻蚀区域的补偿层和介质层中形成相应的通孔。
下面结合附图通过具体实施例对本发明的刻蚀条件的采集方法进行详细说明。
实施例一
参考图2,为晶圆10的俯视图,所述晶圆10包括若干个器件区域。
本实施例中,所述晶圆10表面还可形成有锗硅层,所述晶圆10中还可能形成有半导体器件(如:MOS器件等)。
继续参考图2,将所述晶圆10分成两类刻蚀区域。
本实施例中,沿晶圆10的任一直径(如:AA方向)将晶圆10分成第一类刻蚀区域11和第二类刻蚀区域12两类刻蚀区域。
需要说明的是,本发明并不限制将晶圆10分成若干类刻蚀区域的方法以及每类刻蚀区域中器件区域的个数,如沿与晶圆10圆周的一同心圆将晶圆10分成环形的至少两类刻蚀区域,或者沿晶圆10的半径将晶圆10分成扇形的至少两类刻蚀区域,或者沿与晶圆10直径平行的方向将晶圆10分成条形的至少两类刻蚀区域,且每类刻蚀区域中器件区域的个数可以相等也可以不相等。
由于在每类刻蚀区域中各器件区域上形成通孔图形的工艺条件完全相同,为了说明的方便,以在第一类刻蚀区域11中的器件区域111和第二类刻蚀区域12中的器件区域121上方形成通孔为例,对本发明刻蚀条件的采集方法进行说明,在第一类刻蚀区域11中其他器件区域上方形成通孔的方法请参考在器件区域111上方形成通孔的方法,在第二类刻蚀区域12中其他器件区域上方形成通孔的方法请参考在器件区域121上方形成通孔的方法,在此不再赘述。
图3为图2中器件区域111和121沿BB方向的剖视图,参考图3,在器件区域111和121表面由下至上依次形成介质层200a和第一掩膜层300,并在器件区域111的第一掩膜层300中形成第一通孔图形302。
本实施例中,所述介质层200a的材料为低k材料或者超低k材料,所述介质层200a具有目标厚度;所述第一掩膜层300为单层结构或者多层结构。
当所述第一掩膜层300为单层结构时,所述第一掩膜层300的材料为光刻胶,所述第一通孔图形302贯穿所述第一掩膜层300的厚度,在所述第一掩膜层300中形成第一通孔图形302的方法为曝光、显影工艺。当所述第一掩膜层300为多层结构时,位于介质层200a上的第一掩膜层300由下至上依次包括:图形膜层、介质层抗反射层(Dielectric Anti-Reflection Coat,简称DARC)和光刻胶层(photoresist,简称为PR),所述第一通孔图形302贯穿多层结构中光刻胶层的厚度,形成第一通孔图形302的方法为曝光、显影工艺。
较佳的,所述第一掩膜层300为多层结构。这是因为:半导体器件的特征尺寸越来越小,光刻胶层的厚度越来越薄,以形成有通孔图形的光刻胶层为掩模对介质层200a进行刻蚀时,光刻胶层易在通孔形成之前被完全去除,而采用图形膜层、介质层抗反射层和光刻胶层共同作为第一掩膜层300,可以先在光刻胶层中定义出通孔图形,在之后的刻蚀中通孔图形被转移到介质层反射层和图形膜层,在光刻胶层被消耗完之后,由介质层抗反射层做掩模,在介质层抗反射层被消耗完之后,由图形膜层做掩模。
具体的,所述图形膜层的材料为无定形碳,形成所述图形膜层的方法为化学气相沉积;所述介质层抗反射层的材料为氮化硅或者氮氧化硅,形成所述介质层抗反射层的方法为化学气相沉积。
本实施例中,所述第一掩膜层300为多层结构。
参考图4,采用第一刻蚀条件沿图3中第一通孔图形302刻蚀器件区域111的介质层200a,形成贯穿介质层200b厚度的第一通孔402。
本实施例中,形成贯穿介质层200b厚度的第一通孔402的方法为干法刻蚀,其具体工艺为本领域技术人员所熟知,在此不再赘述。
需要说明的是,在刻蚀形成第一通孔402的同时,还去除了图3中器件区域121的第一掩膜层300和部分厚度的介质层200a。
参考图5,在图4中第一通孔402内以及剩余厚度的介质层200b上形成第一补偿层500a,使剩余厚度的介质层200b与第一补偿层500a的厚度之和与图3中介质层200a的目标厚度相等。
本实施例中,所述第一补偿层500a的材料为低k材料或者超低k材料。所述第一补偿层500a的k值可以与介质层200b的k值相同,也可以与介质层200b的k值不同。
当第一补偿层500a的k值与介质层200b的k值不同时,在所述第一补偿层500a形成后,对其进行离子注入,以调整第一补偿层500a的k值,使进行离子注入后的第一补偿层500a的k值与介质层200b的k值相同,进而保证后续刻蚀工艺对第一补偿层500a和介质层200b的刻蚀率相同。具体的,对第一补偿层500a进行离子注入的离子可为磷离子、砷离子或者硼离子。
需要说明的是,由于形成第一补偿层500a的目的在于:使器件区域121的介质层200b和其上方第一补偿层500a的厚度之和与介质层200a的目标厚度相同,使介质层200b和其上方第一补偿层500a的k值相同,从而使器件区域121在第一通孔402形成之前和之后的形貌一致。另外,由于形成器件区域111中第一通孔402的目的仅在于形成该通孔时刻蚀条件的采集,其并不用于后续半导体器件的制作工艺,因此,本发明并不需限制第一补偿层500a填充第一通孔402的程度,即本发明对第一补偿层500a是否填满第一通孔402并不做限定。
本实施例中,在形成所述第一补偿层500a之前,还可包括:对图4中所述第一通孔402的线宽进行测量,获取第一通孔402的线宽,进而确定第一刻蚀条件下所形成通孔的形貌。
具体的,对图4中所述第一通孔402的线宽进行测量的方法可为光学特征尺寸测量或者扫描电镜测量,但本发明不限于此。
参考图6,在图5中所述第一补偿层500a上形成第二掩膜层304,并在器件区域121的第二掩膜层304中形成第二通孔图形306。
所述第二掩膜层304的材质以及第二掩膜层304中第二通孔图形306的形成方法请分别参考第一掩膜层300的材质以及第一掩膜层300中第一通孔图形302的形成方法,在此不再赘述。
参考图7,采用第二刻蚀条件沿图6中第二通孔图形306刻蚀器件区域121的第一补偿层500a和介质层200b,形成至少贯穿介质层200b厚度的第二通孔404,在刻蚀形成第二通孔404的同时去除了图6中器件区域111和器件区域121的第二掩膜层304、部分厚度或全部厚度的第一补偿层500a,第一通孔402内还剩余部分厚度的第一补偿层500b。
需要说明的是,在刻蚀形成第二通孔404时,在去除器件区域111和器件区域121的全部厚度的第一补偿层500a之后,还可能去除了部分厚度的介质层200b。
本实施例中,所述第二刻蚀条件与第一刻蚀条件不同。在形成第二通孔404后,还可包括:对第二通孔404的线宽进行测量,以获取第二刻蚀条件下所形成第二通孔404的形貌。
在形成第二通孔404时,由于介质层200b和第一补偿层500a的k值相同,且器件区域121的介质层200b和第一补偿层500a的厚度和与形成第一通孔402之前介质层200a的目标厚度相同,排除了第一补偿层500a对器件区域121中第二通孔404的形成工艺造成的影响,使第二通孔404的形貌仅由第二刻蚀条件决定,使同一晶圆10中的两个器件区域111和121能够进行两次刻蚀条件不同的实验,提高了进行刻蚀条件采集时晶圆10的利用率,使其能够用于两次刻蚀条件不同的实验,降低了进行刻蚀条件采集时的成本。
实施例二
参考图8,为晶圆13的俯视图,所述晶圆13包括若干个器件区域。
继续参考图8,将所述晶圆13沿其两条相互垂直的直径方向将晶圆13分成四类刻蚀区域,分别为第一类刻蚀区域14、第二类刻蚀区域15、第三类刻蚀区域16和第四类刻蚀区域17。
为了说明的方便,在上述四类刻蚀区域14、15、16和17中分别选取器件区域141、151、161和171,对本发明刻蚀条件的采集方法进行说明。
图9A为器件区域141和151沿CC方向的剖视图,图9B为器件区域161和171沿DD方向的剖视图,结合参考图9A和9B,在图8中器件区域14、15、16和17表面由下至上依次形成介质层201a和第一掩膜层301,并在器件区域141的第一掩膜层301中形成第一通孔图形303。
本实施例中,所述介质层201a具有目标厚度,其材料和形成方法分别与实施例一中介质层200a的材料和形成方法相同,在此不再赘述。本实施例中,第一掩膜层301的材料以及第一掩膜层301中第一通孔图形303的形成方法分别与实施例一中第一掩膜层300的材料以及第一通孔图形302的形成方法相同,在此不再赘述。
参考图10A和10B,采用第一刻蚀条件沿图9A中第一通孔图形303刻蚀图9A中器件区域141的介质层201a,形成贯穿介质层201b厚度的第一通孔(图未示)。
本实施例中,形成第一通孔的方法为干法刻蚀。在刻蚀形成第一通孔过程中,还去除了图9A中第一通孔图形303两侧器件区域141以及图9A中器件区域151、图9B中器件区域161和器件区域171上的第一掩膜层301和部分厚度的介质层201a。
继续参考图10A和10B,在第一通孔内以及剩余厚度的介质层201b上形成第一补偿层501a,使剩余厚度的介质层201b与第一补偿层501a的厚度之和与图9A和9B中介质层201a的目标厚度相等。
需要说明的是,本实施例中各补偿层的形成方法与实施例一中第一补偿层500a的方法相同,在此不再赘述。
继续参考图10A和10B,在图9A和9B中的第一补偿层501a上形成第二掩膜层308,并在器件区域151的第二掩膜层308中形成第二通孔图形310。
参考图11A和11B,采用第二刻蚀条件沿图10A中第二通孔图形310刻蚀器件区域151的第一补偿层501a和介质层201b,形成至少贯穿介质层201b厚度的第二通孔(图未示),在刻蚀形成第二通孔的同时去除了图10A和10B中的器件区域141、器件区域151、器件区域161和器件区域171的第二掩膜层308、第一通孔以外器件区域141、151、161和171的部分厚度或全部厚度的第一补偿层501a,以及第一通孔内的部分厚度的第一补偿层501a,图11A中第一通孔内还剩余部分厚度的第一补偿层501b。
本实施例中,在形成第二通孔时,去除了器件区域141、151、161和171的全部厚度的第一补偿层501a,但并没有去除器件区域141和151、161和171中的介质层201b。
继续参考图11A和11B,在第二通孔图形内、第一补偿层501b和介质层201b上由下至上依次形成第二补偿层503a和第三掩膜层312,所述第二补偿层503a与介质层201b的厚度和与图9A和9B中介质层201a的目标厚度相等。
继续参考图11A和11B,在器件区域161的第三掩膜层312中形成第三通孔图形314。
参考图12A和12B,采用第三刻蚀条件沿图11B中第三通孔图形314刻蚀器件区域161的第二补偿层503a和介质层201b,形成贯穿介质层201c厚度的第三通孔(图未示),在刻蚀形成第三通孔的同时去除了图11A和11B中的器件区域141、151、161和171的第三掩膜层312、第二通孔以外器件区域141、151、161和171的全部厚度的第二补偿层503a和部分厚度的介质层201b、第二通孔内的部分厚度的第二补偿层503a、第一通孔内部分厚度的第一补偿层501b,图12A中第一通孔内还剩余部分厚度的第一补偿层501c、第二通孔内还剩余部分厚度的第二补偿层503b;图12A和12B中的器件区域141、151、161和171中还剩余部分厚度的介质层201c。
继续参考图12A和12B,在第三通孔内以及第一补偿层501c、第二补偿层503b、介质层201c上由下至上依次形成第三补偿层505a和第四掩膜层316,所述介质层201c与第三补偿层505a的厚度之和与图9A和9B中介质层201a的目标厚度相等。
继续参考图12A和12B,在器件区域171的第四掩膜层316中形成第四通孔图形318。
参考图13A和13B,采用第四刻蚀条件沿图12B中第四通孔图形318刻蚀器件区域171的第三补偿层505a和介质层201c,形成贯穿部分厚度的第三补偿层505b和介质层201c厚度的第四通孔408,在刻蚀形成第四通孔408的同时去除了图12A和12B中的器件区域141、151、161和171的第三掩膜层312、器件区域141、151、161和171的部分厚度的第三补偿层505a,图13A和图13B中第三通孔内以及介质层201c、第一补偿层501c和第二补偿层503b上还剩余部分厚度的第三补偿层505b。
考虑到进行多次通孔刻蚀的目的是为了采集多种刻蚀条件,或者还为了采集各刻蚀条件下所形成通孔的形貌,较佳的,第一刻蚀条件、第二刻蚀条件、第三刻蚀条件和第四刻蚀条件互不相同。
需要说明的是,与实施例一相同,在各通孔形成之后,填充该通孔的补偿层形成之前,可先对通孔的线宽进行测量,以获取不同刻蚀条件下所形成通孔的形貌。与实施例一不同的是,本实施例将晶圆分成四类刻蚀区域,增加了对晶圆13的刻蚀次数,进而增加了刻蚀条件采集的次数,进一步提高了晶圆的利用率,降低了采集一次刻蚀条件的成本。
本实施例中,在晶圆13中各类刻蚀区域中形成通孔的顺序依次为第一类刻蚀区域141、第二类刻蚀区域151、第三类刻蚀区域161、第四类刻蚀区域171,但需要说明的是,本发明并不限定在各类刻蚀区域形成通孔的顺序,将各类刻蚀区域进行编号仅是为了说明、标记的方便。
需要说明的是,在实施例一和实施例二分别将晶圆分成两类和四类刻蚀区域,以使一片晶圆可用于两次和四次刻蚀条件的采集;在其他实施例中,还可将一片晶圆分成三类或者四类以上刻蚀区域,以使一片晶圆可用于三次或者四次以上刻蚀条件的采集,进一步提高晶圆的利用率,降低采集一次刻蚀条件的成本。
本发明虽然已以较佳实施例公开如上,但其并不是用来限定本发明,任何本领域技术人员在不脱离本发明的精神和范围内,都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改,因此,凡是未脱离本发明技术方案的内容,依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰,均属于本发明技术方案的保护范围。
Claims (11)
1.一种刻蚀条件的采集方法,其特征在于,包括:
提供晶圆;
将晶圆分成至少两类刻蚀区域,并在所述晶圆表面由下至上依次形成介质层和第一掩膜层,所述介质层具有目标厚度;
在第一类刻蚀区域的第一掩膜层中形成第一通孔图形;
采用第一刻蚀条件沿第一通孔图形刻蚀第一类刻蚀区域的介质层,形成贯穿介质层厚度的第一通孔,在刻蚀形成第一通孔的同时去除了第一类刻蚀区域以及其他类刻蚀区域的第一掩膜层和部分厚度的介质层;
在第一通孔内以及剩余厚度的介质层上形成第一补偿层,使剩余厚度的介质层与第一补偿层的厚度之和与介质层的目标厚度相等;
在所述第一补偿层上形成第二掩膜层;
在第二类刻蚀区域的第二掩膜层中形成第二通孔图形;
采用第二刻蚀条件沿第二通孔图形刻蚀第二类刻蚀区域的第一补偿层和介质层,形成至少贯穿介质层厚度的第二通孔,在刻蚀形成第二通孔的同时去除了第二类刻蚀区域以及其他类刻蚀区域的第二掩膜层、部分厚度或全部厚度的第一补偿层;
当将晶圆分成两类以上刻蚀区域时,按上述形成第二通孔的方法,在不同刻蚀条件下,于其他类刻蚀区域的补偿层和介质层中形成相应的通孔。
2.如权利要求1所述的刻蚀条件的采集方法,其特征在于,所述介质层和补偿层的材料为低k材料或者超低k材料。
3.如权利要求2所述的刻蚀条件的采集方法,其特征在于,所述补偿层与介质层的k值相同。
4.如权利要求2所述的刻蚀条件的采集方法,其特征在于,所述补偿层与介质层的k值不同。
5.如权利要求4所述的刻蚀条件的采集方法,其特征在于,在所述补偿层上形成掩膜层之前,还包括:对所述补偿层进行离子注入,使进行离子注入后的补偿层的k值与介质层的k值相同。
6.如权利要求5所述的刻蚀条件的采集方法,其特征在于,所述离子注入的离子为磷离子、砷离子或者硼离子。
7.如权利要求2所述的刻蚀条件的采集方法,其特征在于,形成补偿层的方法为旋涂工艺。
8.如权利要求1所述的刻蚀条件的采集方法,其特征在于,在形成补偿层之前,还包括:对所述通孔的线宽进行测量,获取通孔的线宽。
9.如权利要求1所述的刻蚀条件的采集方法,其特征在于,所述掩膜层为单层结构,所述掩膜层的材料为光刻胶。
10.如权利要求1所述的刻蚀条件的采集方法,其特征在于,所述掩膜层为多层结构,所述掩膜层由下至上依次包括图形膜层、介质层抗反射层和光刻胶层。
11.如权利要求10所述的刻蚀条件的采集方法,其特征在于,所述图形膜层的材料为无定形碳,所述介质层抗反射层的材料为氮化硅或者氮氧化硅。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210513915.3A CN103855075B (zh) | 2012-12-04 | 2012-12-04 | 刻蚀条件的采集方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201210513915.3A CN103855075B (zh) | 2012-12-04 | 2012-12-04 | 刻蚀条件的采集方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN103855075A CN103855075A (zh) | 2014-06-11 |
CN103855075B true CN103855075B (zh) | 2016-08-10 |
Family
ID=50862562
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201210513915.3A Active CN103855075B (zh) | 2012-12-04 | 2012-12-04 | 刻蚀条件的采集方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN103855075B (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106444365B (zh) * | 2015-08-12 | 2020-03-10 | 中芯国际集成电路制造(上海)有限公司 | 晶圆刻蚀的控制方法及晶圆制造方法 |
CN106904567B (zh) * | 2015-12-23 | 2018-09-21 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法、电子装置 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1851859A (zh) * | 2005-12-08 | 2006-10-25 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 一种硅片工艺试验方法 |
CN101441979A (zh) * | 2007-11-19 | 2009-05-27 | 上海华虹Nec电子有限公司 | 硅片蚀刻条件优化方法 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007194422A (ja) * | 2006-01-19 | 2007-08-02 | Hitachi High-Technologies Corp | 欠陥検査装置用テストパターンウエハ、その製造方法及びそれを用いた欠陥検査装置の評価方法 |
-
2012
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Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN1851859A (zh) * | 2005-12-08 | 2006-10-25 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 一种硅片工艺试验方法 |
CN101441979A (zh) * | 2007-11-19 | 2009-05-27 | 上海华虹Nec电子有限公司 | 硅片蚀刻条件优化方法 |
Also Published As
Publication number | Publication date |
---|---|
CN103855075A (zh) | 2014-06-11 |
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C06 | Publication | ||
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