CN100533597C - 使用熔丝存储pll配置数据的装置和方法 - Google Patents
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Abstract
提供了一种用于使用电熔丝(eFuse)存储锁相环(PLL)配置数据的装置和方法。通过该装置和方法，为PLL配置数据预留在集成电路中存在的部分eFuse。在加电后，依据参考时钟，加电控制器和eFuse控制器对该部分eFuse中的数据的检测以及将其串行传送到PLL进行控制。当完成传送时，加电控制器控制PLL逻辑来加载配置数据并启动。本发明的机构允许基于给定设备的特性及其预期应用进行制造以便适合该设备上的PLL配置。因此，相同的PLL可以用在相同或不同体系结构中，以便基于从eFuse传递到PLL中的配置数据，执行不同操作。
Description
技术领域
本发明通常涉及改进的数据处理设备。更具体地说，本发明涉及使用电熔丝(eFuse)存储锁相环(PLL)配置数据的装置和方法。
背景技术
在电子技术中，锁相环(PLL)是闭环反馈控制系统，其使所生成的信号与参考信号保持固定相位关系。由于集成电路能保持完整的锁相环构建块，所以该技术被广泛地用在现代的电子设备中，来自每秒一周期的一小部分的信号频率多达许多千兆赫。
锁相环用在许多不同类型的应用中，所述应用包括用于数字调谐无线电接收机和发射机的频率合成器、FM和AM信号的解调、噪声中否则将会丢失的小信号的恢复、从数据流中恢复时钟定时信息、允许内部处理器元件比外部连接运行更快同时保持精确定时关系的时钟倍增器(multiplier)、信号的抗扭斜(de-skew)、位同步、校正抖动、许多不同类型的通讯应用等。
例如，在没有伴随时钟(accompanying clock)的情况下，发送一些数据流，特别是高速串行数据流(诸如来自盘驱动的磁头的原始数据流)。接收机可以从适当的频率参考生成时钟，然后利用PLL与数据流中的转变进行相位对准。这被称为时钟恢复。
作为PLL的另一示例性应用，可以考虑到，如果与数据并行地发送时钟，则该时钟能用来采样数据。因为在时钟能驱动采样数据的触发器前，必须接收和放大该时钟，所以在所检测的时钟边沿和所接收的数据窗之间将存在有限的且与工艺、温度和电压相关的延迟。该延迟限制了能发送数据的频率。消除该延迟的一种方法是在接收端包括抗歪斜PLL，以便使每一数据触发器上的时钟与所接收的时钟相位匹配。
在PLL的另一示例性应用中，可以考虑到，大多数电子系统包括以几百兆赫操作的各种类型的处理器。通常，提供给这些处理器的时钟来自时钟发生器PLL，其使较低频率的参考时钟(通常50或100MHz)倍增达处理器的操作频率。在操作频率为若干千兆赫以及参考晶体仅为几十或几百兆赫的情况下，倍增因子能够是相当大的。
可以利用用于控制PLL的操作的缺省数据对PLL进行编程。通常在PLL电路本身内编码该缺省数据。这是一种简洁的解决方案，但不提供许多灵活性。通常需要改变PLL的操作以便使PLL执行不同的功能。例如，可以改变PLL的操作，以便在相同的集成电路设计中执行不同的功能，例如抗歪斜、时钟倍增、校正抖动等，从而适应不同的设计体系结构等。通过在PLL电路本身中编码其缺省数据的PLL，将要求掩膜改变或金属工程改变(EC)，即影响芯片的最终金属层的制造掩膜的改变，以便改变PLL中的缺省值。这些是昂贵且耗时的过程。
另一种解决方案是经由管脚从几个内部编码的选择项中选择缺省值。这为PLL提供了稍微多一些的灵活性，但是选择项仍然限于在PLL中内部编码的那些。此外，该解决方案使用了当今设备上非常稀有的管脚。用来选择PLL内的缺省值的管脚可以不用来执行其他、非常需要的功能。
更灵活的一种另外的解决方案是在上电时可以外部地、即从集成电路芯片之外的设备加载缺省数据。然而，这一解决方案要求设备外的另外的电路。这导致需要额外的成本和面积使用。此外，这一解决方案要求使用管脚来获得芯片上数据。此外，还要求芯片外的ROM、微处理器或一些其他设备来提供该数据。
因此，已知解决方案都没有提供灵活的、不会增加电路成本并且不占用另外的超过当前PLL电路的面积的适当PLL电路。
发明内容
鉴于上文，具有一种用于向灵活的和最小化成本的锁相环(PLL)提供缺省数据的装置和方法，将会是有利的。此外，具有一种用于提供芯片上的、即在与PLL相同芯片上的缺省数据的机构，也将会是有利的。本发明通过提供一种用于将PLL缺省数据存储在集成电路芯片的电熔丝(eFuse)中的机构，而提供了这种装置和方法。
电熔丝(eFuse)是具有两种不同状态、即烧断或未烧断中的一种状态的简单电路元件。如本领域中所知的，将数据写入eFuse，包含烧断eFuse来表示“1”，以及使eFuse处于它们的缺省状态、即未烧断来表示“0”值。在未烧断状态中，eFuse允许电接触，而在烧断状态中，切断电接触。然而，在例如其中eFuse的烧断实际上允许电接触由此表示“0”、并且用缺省状态表示“1”的逆eFuse的情况下，可以采用相反的方法。
可从国际商用机器公司获得的许多集成电路芯片已经包括一个或多个eFuses组，其用来向集成电路芯片提供自修复性能。通过eFuses，如果在集成电路中检测到缺陷，则触发、即烧断适当的eFuses。被激活的熔丝有助于芯片控制单个电路速度以管理功耗和修复不期望、以及潜在昂贵的缺陷。如果该技术检测到由于单个电路运行太快或太慢而芯片发生故障，则能够通过控制适当的局部电压来“减速”这些电路或使它们加速。另外，eFuses响应于改变终端用户或软件需求，而允许调整芯片的性能和能力来满足单个用户的产品需要。在少量增加集成电路芯片成本(如果有的话)的情况下，在集成电路芯片中提供eFuse。
本发明利用存在于集成电路芯片上的eFuse作为用于提供PLL缺省数据的机构。通过本发明，提供了一种用于使用电熔丝(eFuse)来存储锁相环(PLL)配置数据的装置和方法。通过本发明的装置和方法，为PLL配置数据预留存在于集成电路中和芯片上的部分eFuse。在加电时，依据参考时钟，加电控制器和eFuse控制器对该部分eFuse中的数据的检测以及将其串行传送到PLL进行控制。当完成传送时，加电控制器控制PLL逻辑来加载配置数据并启动。
本发明的机构允许进行制造以基于给定设备的特性及其预期使用来调整该设备上的PLL缺省值。因此，同样的PLL可以用在相同或不同体系结构中，以基于从eFuse传递到PLL中的缺省值，执行不同操作。通过借助于eFuse改变提供给PLL的缺省数据，可以使PLL适应用户的需求。
在本发明的一个示例性实施例中，提供了一种使用熔丝存储锁相环配置数据的电路，其包括：锁相环(PLL)电路；耦合到PLL电路的电熔丝(eFuse)阵列；以及耦合到eFuse阵列的控制单元。控制单元具有这样的逻辑，其向eFuse阵列提供控制信号，以便使eFuse阵列向PLL电路提供配置数据，由此将PLL电路配置为利用特定特性集进行操作。控制单元可以包括上电复位(power-on reset，POR)引擎以及耦合到POR引擎的eFuse控制器。POR引擎可以包括这样的逻辑，其响应于接收复位信号，而将控制信号发送到eFuse控制器，以便检测来自eFuse阵列中的eFuse的数据值，从而生成检测数据。
除上述外，该电路还可以包括耦合到控制单元的锁存器。可以将来自eFuse阵列中的eFuse的检测数据提供给锁存器，并且可以将检测数据提供给PLL电路。也可以提供耦合到所述PPL电路的影子锁存器并提供耦合到PLL电路和影子锁存器的解码器。可以将来自eFuse的检测数据的一部分提供给解码器，该解码器解码该部分检测数据，由此生成解码数据。解码器可以将解码数据提供给PLL电路。
也可以提供耦合到所述PPL电路的影子锁存器并提供耦合到影子锁存器和eFuse阵列的扫描锁存器。扫描锁存器可以扫描输入(scan-in)来自eFuse阵列的检测数据，以及响应于影子锁存器从POR引擎接收控制信号，而将检测数据提供给锁存器。
也可以提供时钟选择复用器，其具有用于接收参考时钟的第一输入和用于接收来自PLL电路的输出的第二输入。控制单元可以具有将时钟选择信号发送到时钟选择复用器以便选择参考时钟或者来自PLL电路的输出的逻辑。控制单元可以具有这样的逻辑，其将第一时钟选择信号发送到时钟选择复用器，以便在通过来自eFuse阵列的配置数据配置PLL电路前，选择参考时钟。控制单元可以具有这样的逻辑，其将第二时钟信号发送到时钟选择复用器，以便在已经通过来自eFuse阵列的配置数据配置了PLL电路后，选择PLL电路的输出。
上述电路可以被提供作为微处理器芯片的一部分。该电路也可以被提供作为数据处理设备的一部分。该数据处理设备可以是例如集成电路芯片、多芯片封装、母板、游戏控制台、手持计算设备、便携式计算设备或非便携式计算设备。
在本发明的另一个实施例中，提供了一种使用熔丝存储锁相环配置数据的方法，其包括：提供锁相环(PLL)电路；提供耦合到PLL电路的电熔丝(eFuse)阵列；以及提供耦合到eFuse阵列的控制单元。控制单元可以具有这样的逻辑，其向eFuse阵列提供控制信号，以便使eFuse阵列向PLL电路提供配置数据，由此将PLL电路配置为利用特定特性集进行操作。
本发明的这些和其他特征和优点将在本发明的示例性实施例的下述详细说明中进行描述，或者，根据本发明的示例性实施例的下述详细说明，本发明的这些和其他特征和优点对本领域的普通技术人员来说将变得显而易见。
附图说明
在附加权利要求书中阐述了被认为是本发明的特性的新颖特征。然而，本发明本身、以及使用的优选模式、其另外的目的和优点通过结合附图阅读时参考示例性实施例的下述详细描述可以得到更好的理解，其中：
图1是根据本发明的、具有可编程锁相环电路的集成电路的一部分的示例图；
图2是概述了根据本发明的一个示例性实施例的POR引擎的示例性操作的流程图；以及
图3是示例说明了根据本发明的一个示例性实施例、使用eFuse阵列来向PLL提供配置数据的数据处理设备的示例性框图。
具体实施方式
本发明提供了一种用于利用从一个或多个电熔丝(eFuse)获得的数据对锁相环(PLL)电路进行编程的机构。可以在例如集成电路或微处理器设备中提供这种机构。尽管根据使用eFuse来提供用于对PLL电路进行编程的数据，而描述了本发明的优选实施例，但是本发明不限于此。相反，本发明的机构可以被进一步应用于可以在集成电路设备或微处理器设备自身上提供的其他类型的存储设备，包括激光熔丝(laser fuse)、标准存储器设备等。
图1是其中提供了可编程PLL的集成电路的一部分的示例性框图。应当意识到，图1所示的示例性框图仅仅是可以实现本发明的机构的方法的一个例子。在不背离本发明的精神和范围的情况下，可以对图1所示的元件的配置做出许多改进。任何这种作为替换的配置的主要要求是，能从外部的芯片上内置的存储设备、诸如eFuse组、激光熔丝等向PLL提供PLL缺省数据或配置数据。
如图1所示，可编程PLL电路100包括耦合到eFuse控制器120的上电复位(POR)引擎110、影子锁存器(shadow latch)130和时钟选择复用器140。eFuse控制器120耦合到eFuse阵列150、或eFuse组，以及eFuse锁存器160。eFuse锁存器160进而耦合到测试模式复用器170，该测试模式复用器耦合到扫描锁存器180。扫描锁存器180耦合到影子锁存器130，该影子锁存器130进而耦合到解码器190和PLL 195。
在操作中，上电复位(POR)引擎110响应于例如上电或复位其中提供有可编程PLL的微处理器或集成电路，而从外部源接收复位信号。在接收到该复位信号后，POR引擎110将控制信号118发送到eFuse控制器120，以及将时钟选择信号112发送到时钟选择复用器140。这样初始设置时钟选择信号112，以便使时钟选择复用器140将参考时钟114选择为芯片时钟116。POR引擎110可以包括这样的逻辑和状态机(未示出)，其跟踪在复位时PLL初始化操作的各种状态以及状态机的状态间的转变，以便对将控制信号发送到可编程PLL电路110的其他元件进行控制。
eFuse控制器120在从POR引擎118接收到控制信号后，将控制信号发送到eFuse阵列150，以便读取eFuse阵列150中的eFuse以及将相应的位值输出到eFuse锁存器160。如本领域中所知的，eFuse具有读取或检测模式以及写模式。eFuse中的熔丝锁存器服务于检测和存储用于eFuse的熔丝值的功能。对有关编程和读取eFuse的方法的更多信息而言，可参见Cowan等人的“On-Chip Repair and an ATEIndependent Fusing Methodology”(ITC International TestConference，Paper 7.3，第178-186页，IEEE 2002)，其内容在此引入以供参考。
检测用于eFuse的值，并且将其存储在eFuse锁存器160中，并通过eFuse锁存器160输出到测试模式复用器170。测试模式复用器170提供了一种在测试电路期间绕过eFuse逻辑的机构。当在测试模式复用器170的控制输入上断言(assert)了测试模式信号172时，选择测试数据信号174。当没有断言测试模式信号172时，通过测试模式复用器170，选择来自eFuse锁存器160的eFuse数据信号176，用于输出到扫描锁存器180。
可以通过POR引擎110提供扫描控制信号178，以便对将来自eFuse锁存器160的位扫描输入到扫描锁存器180中进行控制。因为扫描锁存器180经由复用器170扫描输入来自eFuse锁存器160的位，并且不期望向PLL195提供波动或不稳定的数据输入，所以提供了影子锁存器130，用于只要将所有缺省数据、或PLL配置数据从eFuse锁存器160扫描到扫描锁存器180中，就捕获扫描锁存器180中的值。可以通过向影子锁存器130进行更新影子控制信号132的断言或者取消断言(deassertion)，由POR引擎110控制影子锁存器130的更新。
然后可以将PLL缺省数据、或PLL配置数据从影子锁存器130输入到PLL 195中。该输入可以包含一些通过解码器190的PLL缺省或配置数据位。例如，如果需要比在eFuse阵列150、eFuse锁存器160、扫描锁存器180和影子锁存器130中所提供的位更多的位来提供所有PLL缺省或配置数据，那么，可以编码该数据的一部分并将其存储在PLL缺省或配置数据中所提供的一部分位中。当然，如果不编码PLL缺省或配置数据，那么可以从图1所示的配置中移除解码器190。
例如，考虑包括64个eFuse的阵列并且由此提供64位PLL缺省或配置数据的eFuse阵列150。eFuse锁存器160是64位锁存器，并且锁存器180和130也是64位锁存器，用于捕获64位PLL缺省或配置数据。假定为提供用于配置PLL 195的所有信息需要大于64位。因此，可以编码由eFuse阵列150输出的PLL缺省或配置数据的第一部分，诸如位0-7。该PLL缺省或配置数据的第一部分可以通过解码器190并且被解码，并将产生的数据提供给PLL 195。PLL缺省或配置数据的第二、未编码部分可以直接从影子锁存器130传递到PLL195。
在PLL 195中接收PLL缺省或配置数据，并将其提供给PLL 195内的控制单元(未示出)。控制单元使用该PLL缺省或配置数据，由此将PLL 195配置为执行所需操作以及生成适当的时钟输出198。POR引擎110可以断言时钟选择信号112，该信号使得在使用来自eFuse阵列150的PLL缺省或配置数据配置PLL 195之后，时钟选择复用器140选择来自PLL 195的时钟输出信号198。
PLL缺省或配置数据可以提供用于将PLL 195配置为根据所需操作特性集进行操作的信息。例如，PLL缺省或配置数据可以指定PLL应当达到哪一频率、将使用的时钟倍增器、PLL的分频器(divisor)应当是什么、需要减少多少抖动等。
通过本发明的机构，通过改变由eFuse阵列150输出的PLL缺省或配置数据，可以修改PLL 195的操作。因此，通过将不同的数据集写入eFuse阵列150，可以获得不同的操作，诸如不同的时钟倍增器功能，以满足电路的所需实现方式。这使得可编程PLL电路100可灵活地用于多种不同用户需求、微处理器体系结构、集成电路设计等。因此，可以制造单种类型的芯片来实现多个不同用户的目的。通过简单地改变在eFuse阵列150中存储的PLL缺省或配置数据，可以使芯片的操作适应用户的需求。
另外，在更复杂的配置中，可以向POR引擎110提供用于在安装芯片后选择用于具有相同芯片的PLL的不同操作的不同PLL缺省或配置数据的逻辑。换句话说，如果在已经安装芯片后，需要PLL的不同操作，则POR引擎110可以向eFuse控制器120发送控制信号，以便选择与初始使用的eFuse阵列不同的eFuse阵列，从而向PLL195输出不同的PLL缺省或配置数据集。在这种实施例中，可以预留多个eFuse阵列150或部分eFuse阵列用于不同的PLL缺省或配置数据集。因此，基于在复位期间初始条件不同，可以获得PLL 195的不同操作。
例如，两个用户可能希望使用包含本发明的芯片上的相同的微处理器或系统。用户A将以4GHz在高性能系统中运行该芯片。用户B将在低性能芯片中以1.7GHz运行该芯片。本发明允许通过简单编程eFuse中的不同PLL缺省值，向两个用户提供定制的部件。因此，芯片制造商将仅仅需要在芯片上构建一个微处理器或系统，以及简单地编程eFuse来定制用于每一用户的芯片。
在另一实施例中，可以在复位初始化操作期间，确定芯片的外部电源的功率电平如何，例如，确定安装了该芯片的计算设备是否以电池电源运行或者是否被插入到外部电源中。如果功率电平是第一电平，则可以从第一eFuse阵列选择第一PLL缺省或配置数据集，以便用于将PLL 195配置为用第一时钟倍增器操作。如果功率电平是第二电平，则可以从第二eFuse阵列选择第二PLL缺省或配置数据集，以便用于将PLL 195配置为用第二时钟倍增器操作。因此，本发明的机构即使在数据处理设备中安装了其上构建了PLL的芯片之后，也允许将PLL操作特性从一个特性集切换到另一个特性集。
图2是概述根据本发明的一个示例性实施例的POR引擎的示例性操作的流程图。将会理解的是，通过计算机程序指令可以实现流程图例示的每一块以及流程图例示中的块的组合。这些计算机程序指令可以被提供给处理器或其他可编程数据处理设备，以便产生一个机器，从而使在处理器或其他可编程数据处理设备上执行的指令可以创建用于实现在一个或多个流程图块中指定的功能的装置。这些计算机程序指令也可以被存储在能使处理器或其他可编程数据处理设备以特定方式起作用的计算机可读存储器或存储介质中，以便使在计算机可读存储器或存储介质中存储的指令产生一种制造物品，其包括用于实现在一个或多个流程图块中指定的功能的指令装置。
因此，流程图例示中的块支持用于实现指定功能的装置的组合、用于执行指定功能的步骤的组合和用于执行指定功能的程序指令装置。将会理解的是，能够通过执行指定功能或步骤的基于专用硬件的计算机系统，或者通过专用硬件和计算机指令的组合，实现流程图例示的每一个块和流程图例示中的块的组合。
如图2所示，该操作通过从外部源接收复位信号而开始(步骤210)。将参考时钟选择信号输出到时钟选择复用器，由此使参考时钟被选择用于芯片时钟(步骤220)。将控制信号发送到eFuse控制器，以便使得从部分的eFuse阵列中检测选定的PLL缺省或配置数据集(步骤230)。将控制信号发送到扫描锁存器，以便使eFuse提供的PLL缺省或配置数据移入扫描锁存器中(步骤240)。将更新影子锁存器控制信号发送到影子锁存器，由此从扫描锁存器捕获PLL缺省或配置数据(步骤250)。此后，POR引擎等待预定周期，以便允许PLL稳定、即锁定在时钟输出信号上(步骤260)。此后，POR引擎将时钟选择信号发送到时钟选择复用器，由此将PLL的输出选择为芯片时钟(步骤270)。然后，该操作终止。
由此，通过本发明的机构，提供了这样一种电路，其用于允许基于从eFuse阵列、激光熔丝阵列或其他类型的芯片上存储设备提供的缺省或配置数据来配置可编程PLL。本发明的机构通过提供一种易于修改其存储数据以便实现PLL的不同操作的机构，而提供了PLL操作的灵活性。本发明的机构通过利用在集成电路中已经存在但用于不同目的并且以与传统已知的方式不同的方式的集成电路元件，维持了电路的低成本。提供了这样一种电路，其用于将PLL与这些已经存在的集成电路元件、例如eFuse相耦合，以便使用从这些集成电路元件获得的数据来控制PLL的配置。
如上所述的电路是用于集成电路芯片的设计的一部分。以图形计算机编程语言创建芯片设计，并将其存储在计算机存储介质(诸如盘、磁带、物理硬盘驱动器、或虚拟硬盘驱动器、诸如存储存取网络)中。如果设计者不制作芯片或用来制作芯片的光刻掩膜，则设计者通过物理装置(例如通过提供存储该设计的存储介质的拷贝)或电子地(例如通过互联网)直接或间接将所产生的设计传送给这些实体。然后，将所存储的设计转换成用于制作光刻掩膜的适当的格式(例如GDSII)，其中该光刻掩膜通常包括将要在晶片上形成的所述芯片设计的多个拷贝。利用光刻掩膜来限定将要蚀刻或处理的晶片(和/或其上的层)的区域。
能够以作为裸小片的原始晶片形式(即，作为具有多个未封装芯片的单晶片)、或以封装形式通过制作者分发所产生的集成电路芯片。在后一情况下，芯片安装在单芯片封装(诸如塑料载体，具有固定到母板或其他较高级载体的引线)中或多芯片封装(诸如具有任一或两面互连或埋入互连的陶瓷载体)中。在任一情况下，然后将该芯片与其他芯片、分立的电路元件和/或作为(a)中间产品(诸如母板)或(b)成品的一部分的其他信号处理设备集成。成品能够是包括集成电路芯片的任何产品，从玩具和其他低端应用到游戏控制台、手持或便携式计算设备、以及具有显示器、键盘或其他输入设备以及中央处理器的其他先进的非便携式计算机产品。
图3是示例说明根据本发明的示例性实施例、使用eFuse阵列来向PLL提供配置数据的数据处理设备的示例性框图。如图3所示，与PLL 330和控制单元340相关联地，在数据处理设备310上或之中提供eFuse阵列320。应注意到，尽管将数据处理设备310示例说明为具有耦合到单个PLL 330的单个eFuse阵列320，但是本发明不限于此。相反，根据本发明，可以在数据处理设备310中与一个或多个PLL330相关联地提供多个eFuse阵列320。
如上所述，数据处理设备310可以是多个不同类型的数据处理设备中的任何一个。这种数据处理设备包括但不限于集成电路芯片、多芯片封装、母板等。数据处理设备310可以是较大型数据处理系统或设备300的一部分。该较大型数据处理系统或设备300可以是利用数据处理设备310的任何类型的设备，从玩具和其他低端应用到游戏控制台、手持或便携式计算设备和其他先进的非便携式计算设备、诸如台式计算机、服务器等。
为了示例说明和描述目的，已经提供了本发明的描述，并且该描述不是穷举的，而且也不打算以所公开的形式对本发明构成限制。对本领域的普通技术人员来说，许多改进和改变将会是显而易见的。选择和描述该实施例，是为了最佳地说明本发明的原理、实际应用，以及允许本领域的其他普通技术人员针对具有适合于所期望的具体应用的各种改进的不同实施例而理解本发明。
Claims (20)
1.一种使用熔丝存储锁相环配置数据的电路，包括：
锁相环PLL电路；
电熔丝eFuse阵列，耦合到所述PLL电路；以及
控制单元，耦合到所述eFuse阵列，其中，所述控制单元具有向所述eFuse阵列提供控制信号以便使所述eFuse阵列向所述PLL电路提供配置数据，由此将所述PLL电路配置为用特定特性集操作的逻辑。
2.如权利要求1所述的电路，其中，所述控制单元包括：
上电复位POR引擎；以及
耦合到所述POR引擎的eFuse控制器，该控制器耦合到所述eFuse阵列。
3.如权利要求2所述的电路，其中，所述POR引擎包括响应于接收到复位信号，将控制信号发送到所述eFuse控制器，以便检测来自所述eFuse阵列中的eFuse的数据值，从而生成检测数据的逻辑。
4.如权利要求3所述的电路，进一步包括：
耦合到所述控制单元的锁存器，其中，所述锁存器接收来自所述eFuse阵列中的eFuse的检测数据，以及其中，所述检测数据被提供给所述PLL电路。
5.如权利要求4所述的电路，进一步包括：
耦合到所述PPL电路的影子锁存器；和
耦合到所述PLL电路和所述影子锁存器的解码器，其中，所述解码器接收来自所述eFuse的检测数据的一部分，所述解码器解码该部分检测数据，由此生成解码数据，以及其中，所述解码器将解码数据提供给所述PLL电路。
6.如权利要求3所述的电路，进一步包括：
耦合到所述PPL电路的影子锁存器；和
耦合到所述影子锁存器和所述eFuse阵列的扫描锁存器，其中，所述扫描锁存器从所述eFuse阵列扫描输入检测数据，并且响应于所述影子锁存器从所述POR引擎接收控制信号，将检测数据提供给所述影子锁存器。
7.如权利要求1所述的电路，进一步包括：
时钟选择复用器，具有用于接收参考时钟的第一输入和用于接收来自所述PLL电路的输出的第二输入，其中，所述控制单元具有将时钟选择信号发送到时钟选择复用器以便选择参考时钟或者来自所述PLL电路的输出的逻辑。
8.如权利要求7所述的电路，其中，所述控制单元具有将第一时钟选择信号发送到所述时钟选择复用器以便在通过来自所述eFuse阵列的配置数据配置所述PLL电路之前选择参考时钟的逻辑。
9.如权利要求8所述的电路，其中，所述控制单元具有将第二时钟信号发送到所述时钟选择复用器以便在已经通过来自所述eFuse阵列的配置数据配置所述PLL电路之后选择所述PLL电路的输出的逻辑。
10.如权利要求1所述的电路，其中，所述电路是微处理器芯片的一部分。
11.一种使用熔丝存储锁相环配置数据的方法，包括：
提供锁相环PLL电路；
提供耦合到所述PLL电路的电熔丝eFuse阵列；以及
提供耦合到所述eFuse阵列的控制单元，其中，所述控制单元具有向所述eFuse阵列提供控制信号以便使所述eFuse阵列向所述PLL电路提供配置数据，由此将所述PLL电路配置为用特定特性集操作的逻辑。
12.如权利要求11所述的方法，其中，提供所述控制单元的步骤包括：
提供上电复位POR引擎；以及
提供耦合到所述POR引擎的eFuse控制器，该控制器耦合到所述eFuse阵列。
13.如权利要求12所述的方法，其中，所述POR引擎包括响应于接收到复位信号，将控制信号发送到所述eFuse控制器，以便检测来自所述eFuse阵列中的eFuse的数据值，从而生成检测数据的逻辑。
14.如权利要求13所述的方法，进一步包括：
提供耦合到所述控制单元的锁存器，其中，所述锁存器接收来自所述eFuse阵列中的eFuse的检测数据提供给，以及其中，所述检测数据被提供给所述PLL电路。
15.如权利要求14所述的方法，进一步包括：
提供耦合到所述PPL电路的影子锁存器；和
提供耦合到所述PLL电路和所述影子锁存器的解码器，其中，所述解码器接收来自所述eFuse的检测数据的一部分，所述解码器解码该部分检测数据，由此生成解码数据，以及其中，所述解码器将解码数据提供给所述PLL电路。
16.如权利要求13所述的方法，进一步包括：
提供耦合到所述PPL电路的影子锁存器；和
提供耦合到所述影子锁存器和所述eFuse阵列的扫描锁存器，其中，所述扫描锁存器从所述eFuse阵列扫描输入检测数据，以及响应于所述影子锁存器从所述POR引擎接收控制信号，将检测数据提供给所述影子锁存器。
17.如权利要求11所述的方法，进一步包括：
提供时钟选择复用器，其具有用于接收参考时钟的第一输入和用于接收来自所述PLL电路的输出的第二输入，其中，所述控制单元具有将时钟选择信号发送到时钟选择复用器以便选择参考时钟或者来自所述PLL电路的输出的逻辑。
18.如权利要求17所述的方法，其中，所述控制单元具有将第一时钟选择信号发送到所述时钟选择复用器、以便在通过来自所述eFuse阵列的配置数据配置所述PLL电路之前选择参考时钟的逻辑，以及其中，所述控制单元具有将第二时钟信号发送到所述时钟选择复用器、以便在已经通过来自所述eFuse阵列的配置数据配置所述PLL电路之后选择所述PLL电路的输出的逻辑。
19.一种数据处理设备，包括：
锁相环PLL电路；
电熔丝eFuse阵列，耦合到所述PLL电路；以及
控制单元，耦合到所述eFuse阵列，其中，所述控制单元具有向所述eFuse阵列提供控制信号以便使所述eFuse阵列向所述PLL电路提供配置数据，由此将所述PLL电路配置为用特定特性集操作的逻辑。
20.如权利要求19所述的数据处理设备，其中，所述数据处理设备是集成电路芯片、多芯片封装、母板、游戏控制台、手持计算设备、便携式计算设备或非便携式计算设备中的一种。
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