JP4939162B2 - プログラマブルｐｌｌ回路及びこれの制御方法 - Google Patents

Description

本発明は、一般に、改善されたデータ処理デバイスに関する。より具体的には、本発明は、電気ヒューズ（ｅＦｕｓｅ）を用いて、位相ロック・ループ（ＰＬＬ）構成のデータを格納するための装置及び方法に関する。

電子工学においては、位相ロック・ループ（ＰＬＬ：Ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ）は、生成された信号を基準信号に対して固定の位相関係に維持する閉ループ・フィードバック制御システムである。集積回路は、完全な位相ロック・ループの基本構成要素（ビルディング・ブロック）を保持することができるため、この技術は、現代の電子デバイスにおいて広く用いられており、信号の周波数は、１秒当たり数分の一サイクルから数ギガヘルツまでである。

位相ロック・ループは、デジタル調整された無線受信機及び送信機のための周波数合成器、ＦＭ信号及びＡＭ信号両方の復調、通常ならば雑音により消失する小さい信号のリカバリ、データ・ストリームからのクロック・タイミング情報のリカバリ、内部プロセッサ要素が外部接続に対し精密なタイミング関係を維持しながら該外部接続より速く稼動することを可能にするマイクロプロセッサ内のクロック乗算器、信号のスキュー（ひずみ）除去、ビット同期、ジッタの修正、多数の異なる種類の電気通信の用途及び同様なものを含む多数の異なる種類の用途において用いられる。

例えば、幾つかのデータ・ストリーム、特に高速シリアル・データ・ストリーム（ディスク・ドライブの磁気ヘッドからの生のデータ・ストリームのような）は、付随のクロックなしで送信される。受信機は、近似周波数基準からクロックを生成し、次いで、ＰＬＬを用いてデータ・ストリームにおける遷移に対して位相合わせをする。これはクロック・リカバリとして知られる。

ＰＬＬの別の例示的な用途として、クロックがデータと並行に送信される場合に、そのクロックをデータのサンプリングに使用できる場合を考える。クロックは、データをサンプリング処理するフリップ・フロップを駆動できるようになる前に、受信され、増幅されなければならないため、検出されたクロック・エッジと受信されたデータ・ウィンドウとの間には、有限で、処理、温度、及び電圧に依存する遅延がある。この遅延は、データを送信することができる周波数を制限する。この遅延をなくす１つの方法は、受信側にスキュー除去（ｄｅ−ｓｋｅｗ）ＰＬＬを含んで、各々のデータ・フリップ・フロップにおけるクロックが、受信されたクロックに位相整合されるようにすることである。

ＰＬＬのさらに別の例示的な用途としては、ほとんどの電子システムが、数百メガヘルツで動作する様々な種類のプロセッサを含むことを考える。典型的には、これらのプロセッサに供給されるクロックは、低周波数基準クロック（通常５０又は１００ＭＨｚ）からプロセッサの動作周波数までを乗算するクロック生成器ＰＬＬによって生成される。動作周波数が数ギガヘルツであり、基準水晶振動子は数十又は数百メガヘルツに過ぎない場合には、乗算係数が極めて大きくなることがある。

ＰＬＬは、ＰＬＬの動作を制御するために、デフォルト・データを用いてプログラムすることができる。このデフォルト・データは、典型的には、ＰＬＬ回路自体内で符号化（エンコード）される。これは、簡潔な解決法であるが、あまり融通性を与えるものではない。多くの場合、ＰＬＬの動作を変化させて、ＰＬＬが異なる機能性を実行するようにしなければならない。例えば、ＰＬＬの動作を、例えば、同じ集積回路の設計内で、スキュー除去、クロックの増倍、ジッタの修正などといった異なる機能を実行するように変化させて、異なる設計アーキテクチャその他同様なものを受け入れるようにすることができる。デフォルト・データがＰＬＬ回路自体において符号化されたＰＬＬにおいては、ＰＬＬにおけるデフォルト値を変化させるために、マスク変更又は金属の技術的な変更（ＥＣ）、すなわち、チップの最終金属レベルに影響を与えるような製造マスクに対する変更が要求される。これらは費用がかかり、時間のかかるプロセスである。

別の解決法は、ピンを介して、幾つかの内部においてコード化された選択肢からデフォルト値を選択することである。このことは、ＰＬＬに対して僅かに多くの融通性を与えるが、ＰＬＬにおいて内部コード化されたものに依然として制限されている。さらに、この解決法は、今日のデバイスにおいて高級なピンを使用する。ＰＬＬ内のデフォルト・データを選択するのに用いられるピンは、他の、より必要な機能を実行するのには使用できないことがある。

より融通性があるさらに別の代替的な解決法は、デフォルト・データを外部から、すなわち、集積回路チップの外部にあるデバイスから、パワーオン時にロードすることができるようにするものである。しかし、この解決法は、デバイスの外に付加的な回路を必要とする。このことは、付加的な費用及び領域の使用をもたらす。さらに、こうした解決法は、ピンを使用してデータをオン・チップで得るようにすることを必要とする。また、ＲＯＭ、マイクロプロセッサ、又はチップの外部にある幾つかの他のデバイスが、データを与えるようにすることが要求される。

したがって、既知の解決法のいずれも、融通性があり、回路の費用を増加させず、現行のＰＬＬ回路と比較して付加的な領域を占めることのない適切なＰＬＬ回路を提供しない。

Ｃｏｗａｎ他による「Ｏｎ−Ｃｈｉｐ Ｒｅｐａｉｒ ａｎｄ ａｎ ＡＴＥ Ｉｎｄｅｐｅｎｄｅｎｔ Ｆｕｓｉｎｇ Ｍｅｔｈｏｌｏｇｙ」ＩＴＣ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｓｔ Ｃｏｎｆｅｒｅｎｃｅ，Ｐａｐｅｒ７．３、１７８−１８６ページ、ＩＥＥＥ（２００２年）

上記したことを考慮して、融通性があり、費用を最小にする、デフォルト・データを位相ロック・ループ（ＰＬＬ）に与えるための装置及び方法を有することが有利である。さらに、オン・チップ（ｏｎ−ｃｈｉｐ）の、すなわち、ＰＬＬと同じチップ上にあるデフォルト・データを与えるための機構を有することが有利である。本発明は、ＰＬＬデフォルト・データを集積回路チップの電気ヒューズ（ｅＦｕｓｅ）内に格納するための機構を与えることにより、こうした装置及び方法を提供する。

電気ヒューズ（ｅＦｕｓｅ）は、破断されている又は破断されていない２つの異なる状態の一方を有する単純な回路要素である。当該技術分野において知られるように、電気ヒューズへのデータの書き込みは、電気ヒューズを破断して「１」を表示させるステップと、電気ヒューズをデフォルト状態すなわち破断されていない状態のままにして「０」値を表示させるステップとを含む。破断されていない状態においては、電気ヒューズは電気接触を可能にし、破断されている状態においては、電気接触は断たれる。しかし、例えば、電気ヒューズを破断することが、実際は、電気接触を可能にし、すなわち「０」を表示し、デフォルト状態が「１」を表示する反転電気ヒューズの場合には、反対の手法を取ることができる。

インターナショナル・ビジネス・マシーンズ、Ｉｎｃ．から入手可能な多数の集積回路チップは、既に、自己修復能力を集積回路チップに与えるのに用いられる１つ又はそれ以上の電気ヒューズのバンクを含んでいる。電気ヒューズを使用する場合には、集積回路において欠陥が検出されたとき、適切な電気ヒューズがトリップされ（切れ）、すなわち破断される。作動されたヒューズは、チップが個々の回路速度を制御して電力消費を管理し、予期せぬ、潜在的に費用のかかる欠陥を修復することを助ける。この技術では、個々の回路があまりに速く稼動しているか、又は、あまりに遅く稼動しているために、チップが誤動作していることを検出した場合には、適切な局所電圧を制御することにより、これらの回路を「減速」するか、又は、高速にすることができる。さらに、電気ヒューズは、変化するエンド・ユーザ又はソフトウェアの要求に応じて、個々の顧客の製品ニーズを満たすように、チップの性能及び能力を適合させることを可能にする。電気ヒューズは、集積回路チップに与えられ、集積回路チップに加えられる付加的な費用は、たとえあるしてもほんのわずかである。

本発明は、ＰＬＬデフォルト・データを与えるための機構として、集積回路チップ上に存在する電気ヒューズを利用する。本発明においては、電気ヒューズ（ｅＦｕｓｅ）を用いて、位相ロック・ループ（ＰＬＬ）構成のデータを格納するための装置及び方法が提供される。本発明の装置及び方法においては、集積回路内及びチップ上に存在する電気ヒューズの一部分は、ＰＬＬ構成データのために取っておかれる。パワーアップ時に、パワーアップ・コントローラ及び電気ヒューズ・コントローラは、電気ヒューズの一部分におけるデータを感知し、基準クロック下のＰＬＬへの直列転送を指示する。転送が完了すると、パワーアップ・コントローラは、構成データをロードし、開始するように、ＰＬＬロジックに指示する。

本発明の機構は、製造にあたって、所与のデバイスの特性及び意図される用途に基づいて、そのデバイス上のＰＬＬデフォルト値を適合させるようにすることを可能にする。すなわち、同じＰＬＬを同じ又は異なるアーキテクチャにおいて用いて、電気ヒューズからＰＬＬに送られたデフォルト・データに基づいて、異なる動作を実行することができる。電気ヒューズによりＰＬＬに与えられたデフォルト・データを変化させることにより、ＰＬＬを顧客の要求に適合させるようにすることができる。

本発明の１つの例示的な実施形態においては、ＰＬＬ（位相ロック・ループ）回路と、ＰＬＬ回路に結合された電気ヒューズ（ｅＦｕｓｅ）アレイと、電気ヒューズ・アレイに結合された制御ユニットとを含む回路が提供される。制御ユニットは、制御信号を電気ヒューズ・アレイに与えて、電気ヒューズ・アレイに、構成データをＰＬＬ回路に与えるようにさせ、それにより、ＰＬＬ回路が特定の特性の組により動作するように該ＰＬＬ回路を構成するロジックを有する。制御ユニットは、パワーオン・リセット（ＰＯＲ）エンジンと、パワーオン・リセット・エンジンに結合された電気ヒューズ・コントローラとを含むことができる。パワーオン・リセット・エンジンは、リセット信号を受信したことに応答して、制御信号を電気ヒューズ・コントローラに送信して、電気ヒューズ・アレイにおける電気ヒューズからのデータ値を感知し、これにより、感知されたデータを生成するロジックを含むことができる。

上記のことに加えて、回路は、制御ユニットに結合されたラッチを含むことができる。電気ヒューズ・アレイにおける電気ヒューズからの感知されたデータは、ラッチに与えることができ、ラッチは、この感知されたデータをＰＬＬ回路に与えることができる。ＰＬＬ回路及びラッチに結合されたデコーダ（復号器）をさらに設けることができる。電気ヒューズからの感知されたデータの一部分はデコーダに与えられ、このデコーダは感知されたデータの一部分をデコードし、これにより、デコードされたデータを生成することができる。デコーダは、デコードされたデータをＰＬＬ回路に与えることができる。

ラッチ及び電気ヒューズ・アレイに結合された走査ラッチをさらに設けることができる。走査ラッチは、ラッチがパワーオン・リセット・エンジンから制御信号を受信したことに応答して、電気ヒューズ・アレイからの感知されたデータを走査により取り込んで、この感知されたデータをラッチに与えることができる。

基準クロックを受信するための第１の入力部と、ＰＬＬ回路からの出力を受信するための第２の入力部とを有するクロック選択マルチプレクサをさらに設けることができる。制御ユニットは、クロック選択信号をクロック選択マルチプレクサに送信して、基準クロック又はＰＬＬ回路からの出力のいずれかを選択するロジックを有することができる。制御ユニットは、ＰＬＬ回路が電気ヒューズ・アレイからの構成データにより構成される前に、第１のクロック選択信号をクロック選択マルチプレクサに送信して、基準クロックを選択するロジックを有することができる。制御ユニットは、ＰＬＬ回路が電気ヒューズ・アレイからの構成データにより構成された後で、第２のクロック選択信号をクロック選択マルチプレクサに送信して、ＰＬＬ回路の出力を選択するロジックを有することができる。

上述された回路は、マイクロプロセッサ・チップの部分として与えることができる。回路は、さらに、データ処理デバイスの一部分として与えることができる。データ処理デバイスは、例えば、集積回路チップ、マルチチップ・パッケージ、マザーボード、ゲームのコンソール、手持ち式計算デバイス、携帯型計算デバイス、又は、携帯型ではない計算デバイスとすることができる。

本発明のさらに別の実施形態においては、ＰＬＬ（位相ロック・ループ）回路が設けられ、ＰＰＬ回路に結合された電気ヒューズ・アレイが設けられ、電気ヒューズ・アレイに結合された制御ユニットが設けられる方法が提供される。制御ユニットは、制御信号を電気ヒューズ・アレイに与えて、この電気ヒューズ・アレイに、構成データをＰＬＬ回路に与えるようにさせ、これにより、ＰＬＬ回路が特定の特性の組により動作するように該ＰＬＬを構成するロジックを有することができる。

本発明のこれら及び他の特徴及び利点は、本発明の例示的な実施形態の以下の詳細な説明に述べられ、又は、当業者であれば、これにより明らかになるであろう。

本発明の特性と信じられる新規な特徴が添付の特許請求の範囲に述べられる。しかし、本発明自体、並びに、好ましい使用モード、さらにその目的及び利点は、添付図面と併せて読まれたときに、以下の例示的な実施形態の詳細な説明を参照することにより、最もよく理解されるであろう。

本発明は、１つ又はそれ以上の電気ヒューズ（ｅＦｕｓｅ）から取得されたデータにより位相ロック・ループ（ＰＬＬ）回路をプログラムするための機構を提供する。こうした機構は、例えば、集積回路又はマイクロプロセッサ・デバイスにおいて提供することができる。本発明の好ましい実施形態は、電気ヒューズを用いて、ＰＬＬ回路をプログラムするためのデータを提供することについて述べられるが、本発明は、これに限定されるものではない。それだけでなく、本発明の機構は、さらに、集積回路デバイス又はマイクロプロセッサ・デバイス自体に設けることができるレーザ・ヒューズ、標準的なメモリ・デバイス及び同様なものを含むストレージ・デバイスの他の種類に適用することができる。

図１は、プログラム可能なＰＬＬが与えられた集積回路の一部の例示的なブロック図である。図１に示す例示的なブロック図は、本発明の機構を実施することができる方法の一例に過ぎないことが理解されるべきである。本発明の精神及び範囲から離れることなく、図１に示す要素の構成に対する多くの修正を行うことができる。こうした代替的な構成の基本的な必要条件は、電気ヒューズのバンク、レーザ・ヒューズその他同様なものといった外部のオンチップ内蔵ストレージ・デバイスから、ＰＬＬデフォルト・データ又は構成データを提供できることである。

図１に示すように、プログラマブル（プログラム可能な）ＰＬＬ回路１００は、電気ヒューズ・コントローラ１２０、シャドー・ラッチ１３０、及びクロック選択マルチプレクサ１４０に結合されたパワーオン・リセット（ＰＯＲ）エンジン１１０を含む。電気ヒューズ・コントローラ１２０は、電気ヒューズ・アレイ１５０すなわち電気ヒューズのバンクと、電気ヒューズ・ラッチ１６０とに結合される。電気ヒューズ・ラッチ１６０は、次いで、走査ラッチ１８０に結合される試験モード・マルチプレクサ１７０に結合される。走査ラッチ１８０は、シャドー・ラッチ１３０に結合され、これは次いで、デコーダ（復号器）１９０及びＰＬＬ回路１９５に結合される。

動作中、パワーオン・リセット（ＰＯＲ）エンジン１１０は、例えば、パワーオン又はリセットされるプログラム可能なＰＬＬが設けられたマイクロプロセッサ又は集積回路に応答して、外部ソースからリセット信号を受信する。リセット信号の受信に際して、パワーオン・リセット・エンジン１１０は、制御信号１１８を電気ヒューズ・コントローラ１２０に送信し、クロック選択信号１１２をクロック選択マルチプレクサ１４０に送信する。クロック選択信号１１２は、クロック選択マルチプレクサ１４０が基準クロック１１４をチップ・クロック１１６として選択するように、最初に設定される。パワーオン・リセット・エンジン１１０は、リセット時におけるＰＬＬ初期化動作の種々の状態と状態マシンの状態間遷移の追跡を維持して、プログラム可能なＰＬＬ回路１００の他の要素に対する制御信号の送信を制御するロジック及び状態マシン（図示せず）を含むことができる。

パワーオン・リセット・エンジンからの制御信号１１８の受信に際して、電気ヒューズ・コントローラ１２０は、制御信号を電気ヒューズ・アレイ１５０に送信して、電気ヒューズ・アレイ１５０における電気ヒューズを読み取り、対応するビット値を電気ヒューズ・ラッチ１６０に出力する。当該技術分野において一般に知られるように、電気ヒューズは読み取りすなわち感知モードと、書き込みモードとを有する。電気ヒューズにおけるヒューズ・ラッチは、電気ヒューズに対するヒューズ値を感知し、格納する機能を果たす。電気ヒューズをプログラムし、読み取る方法に関するさらなる情報のためには、非特許文献１を参照されたい。

電気ヒューズに対する値は、電気ヒューズ・ラッチ１６０に感知され、格納されて、この電気ヒューズ・ラッチ１６０により試験モード・マルチプレクサ１７０に出力される。試験モード・マルチプレクサ１７０は、回路の試験中、電気ヒューズ・ロジックをバイパスするための機構を与える。試験モード信号１７２が、試験モード・マルチプレクサ１７０への制御入力においてアサートされた場合には、試験データ信号１７４が選択される。試験モード信号１７２がアサートされなかった場合には、電気ヒューズ・ラッチ１６０からの電気ヒューズ・データ信号１７６が試験モード・マルチプレクサ１７０により選択されて、走査ラッチ１８０に出力される。

走査制御信号１７８は、パワーオン・リセット・エンジン１１０により与えられて、電気ヒューズ・ラッチ１６０から走査ラッチ１８０へのビットの走査による取り込みを制御することができる。走査ラッチ１８０は、マルチプレクサ１７０を介して電気ヒューズ・ラッチ１６０からのビットを走査により取り込むものであり、かつ、変動ないしは不安定な入力をＰＬＬ回路１９５に与えることは望ましくないため、シャドー・ラッチ１３０を設けて、デフォルト・データ、又は、ＰＬＬ構成データのすべてが電気ヒューズ・ラッチ１６０から走査ラッチ１８０に走査取り込みされたとき、走査ラッチ１８０における値を収集する。シャドー・ラッチ１３０の更新は、このシャドー・ラッチ１３０に対する更新シャドー制御信号１３２のアサーション（アクティブ状態にすること）又はアサーション停止により、パワーオン・リセット・エンジン１１０によって制御することができる。

ＰＬＬデフォルト・データ又はＰＬＬ構成データは、次いで、シャドー・ラッチ１３０からＰＬＬ回路１９５に入力することができる。この入力は、デコーダ１９０を通っているＰＬＬデフォルト・データ又は構成データのビットの幾つかを含むことができる。例えば、ＰＬＬデフォルト・データ又は構成データのすべてを与えるために、電気ヒューズ・アレイ１５０、電気ヒューズ・ラッチ１６０、走査ラッチ１８０、及びシャドー・ラッチ１３０に備えられたものより多くのビットが必要である場合には、データの一部をエンコード（符号化）して、ＰＬＬデフォルト・データ又は構成データに与えられたビットの一部に格納することができる。もちろん、ＰＬＬデフォルト・データ又は構成データがエンコードされていない場合には、図１に示す構成からデコーダ１９０を除去することができる。

例えば、６４個の電気ヒューズのアレイを含み、したがって、６４ビットのＰＬＬデフォルト・データ又は構成データを与えるようになった電気ヒューズ・アレイ１５０を考える。電気ヒューズ・ラッチ１６０は、６４ビットのラッチであり、ラッチ１８０及び１３０もまた、６４ビットのラッチであり、６４ビットのＰＬＬデフォルト・データ又は構成データを収集する。ＰＬＬ回路１９５を構成する情報のすべてを与えるためには、６４ビットより多くのビットが必要であると仮定する。結果として、電気ヒューズ・アレイ１５０により出力されるＰＬＬデフォルト・データ又は構成データのビット０ないし７といった第１の部分を符号化することができる。この、ＰＬＬデフォルト又は構成データの第１の部分は、デコーダ１９０を通り、デコードされ、結果としてもたらされるデータがＰＬＬ回路１９５に与えられることになる。エンコードされていないＰＬＬデフォルト・データ又は構成データの第２の部分は、直接、シャドー・ラッチ１３０からＰＬＬ回路１９５に渡されることになる。

ＰＬＬデフォルト・データ又は構成データはＰＬＬ回路１９５において受信され、このＰＬＬ回路１９５内の制御ユニット（図示せず）に与えられる。制御ユニットは、ＰＬＬデフォルト・データ又は構成データを用いて、これにより、ＰＬＬ回路１９５が望ましい動作を実行し、適切なクロック出力１９８を生成するように構成する。パワーオン・リセット・エンジン１１０は、ＰＬＬ回路１９５の構成後に、クロック選択マルチプレクサ１４０が、電気ヒューズ・アレイ１５０からのＰＬＬデフォルト・データ又は構成データを用いてＰＬＬ回路１９５からのクロック出力信号１９８を選択するようにするクロック選択信号１１２をアサートすることができる。

ＰＬＬデフォルト・データ又は構成データは、ＰＬＬ回路１９５が、動作特性の望ましい組に従って動作するように該ＰＬＬ回路１９５を構成するための情報を与えることができる。例えば、ＰＬＬデフォルト・データ又は構成データは、ＰＬＬ回路が達成するべき周波数、用いられるべきクロック乗算器、ＰＬＬの除数（ｄｉｖｉｓｏｒ）はどうあるべきか、ジッタにどれだけの削減が望まれるか、及び同様なものを指定することができる。

本発明の機構においては、ＰＬＬ回路１９５の動作は、電気ヒューズ・アレイ１５０により出力されるＰＬＬデフォルト・データ又は構成データを変化させることにより修正することができる。すなわち、異なるデータの組を電気ヒューズ・アレイ１５０に書き込むことにより、異なるクロック乗算器機能といった異なる動作を得て、回路の望ましい実装に合わせるようにすることができる。これにより、プログラマブルＰＬＬ回路１００は、複数の異なる顧客の要求、マイクロプロセッサ・アーキテクチャ、集積回路の設計、及び同様なものに用いるのに融通性のあるものとなる。結果として、単一の種類のチップを、複数の異なる顧客の目的を達成するように製造することができる。チップの動作は、単に、電気ヒューズ・アレイ１５０内に格納されたＰＬＬデフォルト・データ又は構成データを変化させることにより、顧客の要求に適合させることができる。

さらに、より複雑な構成においては、パワーオン・リセット・エンジン１１０には、異なるＰＬＬデフォルト・データ又は構成データを選択するためのロジックを設けて、チップの取り付け後に同じチップでＰＬＬの異なる動作を行えるようにすることができる。換言すると、チップの取り付け後に、ＰＬＬの異なる動作が望まれる場合には、パワーオン・リセット・エンジン１１０は、制御信号を電気ヒューズ・コントローラ１２０に送信して、元々用いられていたものとは異なる電気ヒューズ・アレイを選択し、それにより、異なるＰＬＬデフォルト・データ又は構成データの組をＰＬＬ回路１９５に出力することができる。こうした実施形態においては、複数の電気ヒューズ・アレイ１５０又は電気ヒューズ・アレイの一部分を、ＰＬＬデフォルト・データ又は構成データの異なる組のために、取っておくことができる。結果として、リセット中の異なる初期条件に基づいて、ＰＬＬ回路１９５の異なる動作を得ることができる。

例えば、二人の顧客が本発明を含むチップ上の同じマイクロプロセッサ又はシステムを使用することを望むとする。顧客Ａは、４ＧＨｚの高性能システムにおいてチップを稼動させる。顧客Ｂは、１．７ＧＨｚの低性能チップにおいてチップを稼動させる。本発明は、単に、異なるＰＬＬデフォルト値を電気ヒューズにプログラムすることにより、カスタマイズされた部品を両方の顧客に与えることを可能にする。すなわち、チップ製造業者は、チップ上に１つのマイクロプロセッサ又はシステムを構築し、単に、このチップを各顧客のためにカスタマイズするように、電気ヒューズをプログラムするだけでよい。

別の例においては、リセット初期化動作中に、例えば、チップが取り付けられた計算デバイスが、電池の電力により稼動されているのか、又は、外部電源にプラグ接続されているのかといった、チップに対する外部の動力源の電力レベルを求めることができる。電力レベルが第１レベルである場合には、ＰＬＬ回路１９５が第１のクロック乗算器と共に動作するように、ＰＬＬデフォルト・データ又は構成データの第１の組を、該ＰＬＬ回路１９５を構成するのに用いられる第１の電気ヒューズ・アレイから選択することができる。電力レベルが第２のレベルである場合には、ＰＬＬ回路１９５が第２のクロック乗算器と共に動作するように、ＰＬＬデフォルト・データ又は構成データの第２の組を、該ＰＬＬ回路１９５を構成するのに用いられる第２の電気ヒューズ・アレイから選択することができる。すなわち、本発明の機構は、ＰＬＬが構築されたチップが、データ処理デバイスに取り付けられた後であっても、リセット時に、ＰＬＬの動作特性を、一方の組の特性から別の組の特性に切り換えることを可能にする。

図２は、本発明の一実施形態によるパワーオン・リセット・エンジンの例示的な動作を概略的に示すフローチャートである。フローチャートの図の各ブロック及びフローチャートの図におけるブロックの組み合わせは、コンピュータ・プログラムの命令により実行できることが理解されるであろう。これらのコンピュータ・プログラムの命令は、プロセッサその他のプログラム可能なデータ処理装置上で実行される命令が、フローチャートの１つ又は複数のブロックにおいて規定される機能を実行するための手段を生成するように、機械を製造するためのプロセッサその他のプログラム可能なデータ処理装置に備えることができる。これらのコンピュータ・プログラムの命令は、さらに、コンピュータ読み取り可能メモリ又はストレージ媒体内に格納される命令が、プロセッサその他のプログラム可能なデータ処理装置が特定の方法でフローチャートの１つ又は複数のブロックに規定される機能を実行するように指示することができる。

したがって、フローチャート図のブロックは、規定される機能を実行するための手段の組み合わせ、規定される機能及びこの規定される機能を実行するためのプログラム命令手段を実行するためのステップの組み合わせをサポートする。さらに、フローチャート図の各ブロック、及びフローチャートの図におけるブロックの組み合わせは、規定される機能又はステップを実行する特殊用途のハードウェアをベースとしたコンピュータ・システムにより、又は、特殊用途のハードウェアとコンピュータ命令の組み合わせにより、実行できることが理解される。

図２に示すように、動作は、リセット信号を外部ソースから受信することにより開始する（ステップ２１０）。基準クロック選択信号がクロック選択マルチプレクサに出力され、これにより、基準クロックがチップ・クロックとして選択されるようにする（ステップ２２０）。制御信号が電気ヒューズ・コントローラに送信されて、選択されたＰＬＬデフォルト・データ又は構成データの組が電気ヒューズ・アレイの一部から感知されるようにする（ステップ２３０）。制御信号が走査ラッチに送信されて、供給されたＰＬＬデフォルト・データ又は構成データを電気ヒューズ・アレイから走査ラッチにシフトさせる（ステップ２４０）。更新シャドー・ラッチ制御信号がシャドー・ラッチに送信され、これにより、ＰＬＬデフォルト・データ又は構成データを走査ラッチから収集する（ステップ２５０）。次いで、パワーオン・リセット・エンジンは所定のサイクル期間だけ待機して、ＰＬＬ回路が安定すること、すなわち、クロック出力信号にロックされることを可能にする（ステップ２６０）。次いで、パワーオン・リセット・エンジンがクロック選択信号をクロック選択マルチプレクサに送信し、これにより、ＰＬＬ回路の出力をチップ・クロックとして選択する（ステップ２７０）。次いで、動作は終了する。

すなわち、本発明の機構においては、プログラマブルＰＬＬ回路が、電気ヒューズ・アレイ、レーザ・ヒューズ・アレイ、その他の種類のオン・チップストレージ・デバイスから供給されるデフォルト・データ又は構成データに基づいて構成されることを可能にする回路が提供される。本発明の機構は、格納されたデータが、ＰＬＬ回路の異なる動作を達成するように、容易に修正可能な機構を与えることにより、ＰＬＬ回路の動作に融通性を与える。本発明の機構は、既に集積回路に存在している集積回路の要素を、異なる目的のために、及び、通常知られるものとは異なる方法で使用することにより、低費用の回路を維持する。ＰＬＬを、これらの既に存在する、例えば、電気ヒューズといった集積回路の要素と結合して、これらの集積回路の要素から取得されたデータを用いて、ＰＬＬの構成を制御する回路が与えられる。

上述の回路は、集積回路チップの設計の一部である。チップの設計は、グラフィカルなコンピュータ・プログラミング言語により生成され、（ディスク、テープ、物理的なハード・ドライブ、又はストレージ・アクセス・ネットワークにおけるような仮想ハード・ドライブといった）コンピュータ・ストレージ媒体内に格納される。設計者が、チップを製造しなかったり、又は、チップを製造するのに用いられるフォトリソグラフィ・マスクを製造しなかった場合には、設計者は、結果として得られる設計を、（例えば、設計を格納しているストレージ媒体のコピーを与えることによるような）物理的な手段により、又は、（例えば、インターネットにより）電子的に、こうしたエンティティ（ｅｎｔｉｔｙ）に、直接又は間接に、伝送する。格納された設計は、次いで、典型的には、ウエハ上に形成されるべき当該チップの設計の複数のコピーを含むフォトリソグラフィ・マスクの製造に適切なフォーマット（例えば、ＧＤＳＩＩ）に変換される。フォトリソグラフィ・マスクは、エッチングされるか、或いは別の方法により処理されるウエハ（及び／又はその上の層）の領域を定義するように使用される。

結果として得られる集積回路チップは、生のウエハの形態で（すなわち、複数のパッケージされていないチップを有する単一のウエハとして）、露出したダイ（ｄｉｅ）として、又はパッケージされた形態で、製造者により分配される。後者の場合には、チップは、（リードがマザーボードその他のより高いレベルのキャリア上に固定されたプラスチックのキャリアのような）単一チップのパッケージで、又は、（表面相互接続部又は埋込相互接続部のいずれか又は両方を有するセラミック・キャリアのような）マルチチップのパッケージで取り付けられる。いずれにしても、チップは、次いで、他のチップ、個別の（ディスクリート）回路要素、及び／又は、（ａ）マザーボートのような中間製品、又は、（ｂ）最終製品のいずれかの一部として、他の信号処理デバイスと統合される。最終製品は、おもちゃ及びその他の低価格アプリケーションからゲームのコンソール、手持ち式又は携帯型計算デバイス、及びその他のディスプレイ、キーボードその他の入力デバイス、及び中央処理装置を有する携帯型ではない高機能のコンピュータ製品までに及ぶ集積回路チップを含むどのような製品であってもよい。

図３は、本発明の例示的な実施形態により、電気ヒューズ・アレイを用いて、構成データをＰＬＬ回路に与えるデータ処理デバイスを示す例示的なブロック図である。図３に示すように、電気ヒューズ・アレイ３２０は、ＰＬＬ回路３３０及び制御ユニット３４０と関連してデータ処理デバイス３１０上に又はこの中に設けられる。データ処理デバイス３１０は単一のＰＬＬ回路３３０に結合された単一の電気ヒューズ・アレイ３２０を有するものとして図示されるが、本発明は、これに限定されるものではないことに注目するべきである。それだけでなく、本発明により、データ処理デバイス３１０において、複数の電気ヒューズ・アレイ３２０を１つ又はそれ以上のＰＬＬ回路３３０と関連して設けることができる。

上述のように、データ処理デバイス３１０は、データ処理デバイスの多数の異なる種類のいずれであってもよい。こうしたデータ処理デバイスは、以下に限定されるものではないが、集積回路チップ、マルチチップ・パッケージ、マザーボード及び同様なものを含む。データ処理デバイス３１０は、より大きなデータ処理システム又はデバイス３００の一部とすることができる。このより大きなデータ処理システム又はデバイス３００は、おもちゃ及びその他の低価格アプリケーションからゲームのコンソール、手持ち式又は携帯型計算デバイス、及び、デスクトップ・コンピュータ、サーバその他同様なものといった他の携帯型ではない高機能の計算デバイスまでに及ぶデータ処理デバイス３１０を使用するデバイスのいずれの種類であってもよい。

本発明の説明は、図示及び説明の目的で提示されたものであり、包括的であったり、又は、本発明を開示される形態に限定することを意図するものではない。当業者であれば、多数の修正及び変形が明らかであろう。実施形態は、本発明の原理、実際の適用例を最もよく説明するために、及び、他の当業者が、想定される特定の使用に適した種々の修正をもつ種々の実施形態について本発明を理解できるように選択され、説明された。

本発明によるプログラマブルＰＬＬ（位相ロック・ループ）回路を有する集積回路の一部の例示的な図である。 本発明の１つの例示的な実施形態によるパワーオン・リセット・エンジンの例示的な動作を概略的に示すフローチャートである。 本発明の例示的な実施形態により、電気ヒューズ・アレイを用いて、構成データをＰＬＬ回路に与えるデータ処理デバイスを示す例示的なブロック図である。

符号の説明

１００：プログラマブルＰＬＬ回路
１１０：パワーオン・リセット（ＰＯＲ）エンジン
１２０：電気ヒューズ・コントローラ
１３０：シャドー・ラッチ
１４０：クロック選択マルチプレクサ
１５０：電気ヒューズ・アレイ
１６０：電気ヒューズ・ラッチ
１７０：試験モード・マルチプレクサ
１８０：走査ラッチ
１９０：デコーダ（復号器）
１９５：ＰＬＬ回路

Claims (12)

1. パワーオン・リセット（ＰＯＲ）エンジンと、
   前記パワーオン・リセット・エンジンに結合された電気ヒューズ・コントローラと、
   前記電気ヒューズ・コントローラに結合され、ＰＬＬ（位相ロック・ループ）回路の動作を制御するデフォルト・データを記憶している電気ヒューズ・アレイであって、前記デフォルト・データは、符号化された第１部分及び符号化されていない第２部分を有する、前記電気ヒューズ・アレイと、
   前記電気ヒューズ・アレイに結合されたシャドー・ラッチと、
   前記シャドー・ラッチに結合されたデコーダと、
   前記デコーダ及び前記シャドー・ラッチに結合された前記ＰＬＬ回路とを備え、
   前記パワーオン・リセット・エンジンが、外部ソースからのリセット信号を受信したことに応答して、第１制御信号を前記電気ヒューズ・コントローラに送信し、
   前記電気ヒューズ・コントローラが、前記第１制御信号を受信して、第２制御信号を前記電気ヒューズ・アレイに送信して、前記電気フューズ・アレイから前記デフォルト・データを読み出させ、
   前記パワーオン・リセット・エンジンから前記シャドー・ラッチへの更新シャドー制御信号に応答して、前記シャドー・ラッチが前記読み出されたデフォルト・データの前記符号化された第１部分及び前記符号化されていない第２部分を受け取り、
   前記デフォルト・データの前記符号化された第１部分が、前記シャドー・ラッチから前記デコーダへ送られデコードされた後に前記ＰＬＬ回路に与えられ、前記デフォルト・データの前記符号化されていない第２部分が前記シャドー・ラッチから前記ＰＬＬ回路へ直接与えられる、プログラマブルＰＬＬ回路。
2. 前記電気ヒューズ・アレイと前記シャドー・ラッチとの間に走査ラッチが結合され、
   前記パワーオン・リセット・エンジンから前記走査ラッチへの走査制御信号に応答して、前記走査ラッチが前記デフォルト・データを前記電気ヒューズ・アレイから取り込む、請求項１に記載のプログラマブルＰＬＬ回路。
3. 前記電気ヒューズ・アレイと前記走査ラッチとの間に、試験モード・マルチプレクサが結合され、
   前期試験モード・マルチプレクサが、試験モード信号が与えられた場合に試験データを前記走査ラッチに送り、前記試験モード信号が与えられない場合に前記電気フューズ・アレイからの前記デフォルト・データを前記走査ラッチに与える、請求項２に記載のプログラマブルＰＬＬ回路。
4. パワーオン・リセット（ＰＯＲ）エンジンと、
   前記パワーオン・リセット・エンジンに結合された電気ヒューズ・コントローラと、
   前記電気ヒューズ・コントローラに結合され、ＰＬＬ（位相ロック・ループ）回路の動作を制御するデフォルト・データを記憶している電気ヒューズ・アレイであって、前記デフォルト・データは、符号化された第１部分及び符号化されていない第２部分を有する、前記電気ヒューズ・アレイと、
   前記電気ヒューズ・アレイに結合されたシャドー・ラッチと、
   前記シャドー・ラッチに結合されたデコーダと、
   前記デコーダ及び前記シャドー・ラッチに結合された前記ＰＬＬ回路と、
   前記ＰＬＬ回路に結合されたクロック選択マルチプレクサとを備え、
   前記パワーオン・リセット・エンジンが、外部ソースからのリセット信号を受信したことに応答して、第１クロック選択信号を前記クロック選択マルチプレクサに送信して、基準クロックをチップ・クロックとして出力させ、そして第１制御信号を前記電気ヒューズ・コントローラに送信し、
   前記電気ヒューズ・コントローラが、前記第１制御信号を受信して、第２制御信号を前記電気ヒューズ・アレイに送信して、前記電気フューズ・アレイから前記デフォルト・データを読み出させ、
   前記パワーオン・リセット・エンジンから前記シャドー・ラッチへの更新シャドー制御信号に応答して、前記シャドー・ラッチが前記読み出されたデフォルト・データの前記符号化された第１部分及び前記符号化されていない第２部分を受け取り、
   前記デフォルト・データの前記符号化された第１部分が、前記シャドー・ラッチから前記デコーダへ送られデコードされた後に前記ＰＬＬ回路に与えられ、前記デフォルト・データの前記符号化されていない第２部分が前記シャドー・ラッチから前記ＰＬＬ回路へ直接与えられ、
   前記パワーオン・リセット・エンジンが、前記ＰＬＬ回路が安定する所定のサイクル期間だけ待機し、
   前記パワーオン・リセット・エンジンが、前記サイクル期間経過後に、第２クロック選択信号を前記クロック選択マルチプレクサに送信して、前記ＰＬＬ回路からの出力を前記チップ・クロックとして選択させる、プログラマブルＰＬＬ回路。
5. 前記電気ヒューズ・アレイと前記シャドー・ラッチとの間に走査ラッチが結合され、
   前記パワーオン・リセット・エンジンから前記走査ラッチへの走査制御信号に応答して、前記走査ラッチが前記デフォルト・データを前記電気ヒューズ・アレイから取り込む、請求項４に記載のプログラマブルＰＬＬ回路。
6. 前記電気ヒューズ・アレイと前記走査ラッチとの間に、試験モード・マルチプレクサが結合され、
   前期試験モード・マルチプレクサが、試験モード信号が与えられた場合に試験データを前記走査ラッチに送り、前記試験モード信号が与えられない場合に前記電気フューズ・アレイからの前記デフォルト・データを前記走査ラッチに与える、請求項５に記載のプログラマブルＰＬＬ回路。
7. パワーオン・リセット（ＰＯＲ）エンジンと、
   前記パワーオン・リセット・エンジンに結合された電気ヒューズ・コントローラと、
   前記電気ヒューズ・コントローラに結合され、ＰＬＬ（位相ロック・ループ）回路の動作を制御するデフォルト・データを記憶している電気ヒューズ・アレイであって、前記デフォルト・データは、符号化された第１部分及び符号化されていない第２部分を有する、前記電気ヒューズ・アレイと、
   前記電気ヒューズ・アレイに結合されたシャドー・ラッチと、
   前記シャドー・ラッチに結合されたデコーダと、
   前記デコーダ及び前記シャドー・ラッチに結合された前記ＰＬＬ回路とを備えるプログラマブルＰＬＬ回路を制御する方法であって、
   前記パワーオン・リセット・エンジンが、外部ソースからのリセット信号を受信したことに応答して、第１制御信号を前記電気ヒューズ・コントローラに送信するステップと、
   前記電気ヒューズ・コントローラが、前記第１制御信号を受信して、第２制御信号を前記電気ヒューズ・アレイに送信して、前記電気フューズ・アレイから前記デフォルト・データを読み出させるステップと、
   前記パワーオン・リセット・エンジンから前記シャドー・ラッチへの更新シャドー制御信号に応答して、前記シャドー・ラッチが前記読み出されたデフォルト・データの前記符号化された第１部分及び前記符号化されていない第２部分を受け取るステップと、
   前記デフォルト・データの前記符号化された第１部分を、前記シャドー・ラッチから前記デコーダへ送りデコード後に前記ＰＬＬ回路に与え、前記デフォルト・データの前記符号化されていない第２部分を前記シャドー・ラッチから前記ＰＬＬ回路へ直接与えるステップとを含む方法。
8. 前記電気ヒューズ・アレイと前記シャドー・ラッチとの間に走査ラッチが結合され、
   前記パワーオン・リセット・エンジンから前記走査ラッチへの走査制御信号に応答して、前記走査ラッチが前記デフォルト・データを前記電気ヒューズ・アレイから取り込むステップを含む、請求項７に記載の方法。
9. 前記電気ヒューズ・アレイと前記走査ラッチとの間に、試験モード・マルチプレクサが結合され、
   前期試験モード・マルチプレクサが、試験モード信号が与えられた場合に試験データを前記走査ラッチに送り、前記試験モード信号が与えられない場合に前記電気フューズ・アレイからの前記デフォルト・データを前記走査ラッチに与えるステップを含む、請求項８に記載の方法。
10. パワーオン・リセット（ＰＯＲ）エンジンと、
    前記パワーオン・リセット・エンジンに結合された電気ヒューズ・コントローラと、
    前記電気ヒューズ・コントローラに結合され、ＰＬＬ（位相ロック・ループ）回路の動作を制御するデフォルト・データを記憶している電気ヒューズ・アレイであって、前記デフォルト・データは、符号化された第１部分及び符号化されていない第２部分を有する、前記電気ヒューズ・アレイと、
    前記電気ヒューズ・アレイに結合されたシャドー・ラッチと、
    前記シャドー・ラッチに結合されたデコーダと、
    前記デコーダ及び前記シャドー・ラッチに結合された前記ＰＬＬ回路と、
    前記ＰＬＬ回路に結合されたクロック選択マルチプレクサとを備えるプログラマブルＰＬＬ回路を制御する方法であって、
    前記パワーオン・リセット・エンジンが、外部ソースからのリセット信号を受信したことに応答して、第１クロック選択信号を前記クロック選択マルチプレクサに送信して、基準クロックをチップ・クロックとして出力させ、そして第１制御信号を前記電気ヒューズ・コントローラに送信するステップと、
    前記電気ヒューズ・コントローラが、前記第１制御信号を受信して、第２制御信号を前記電気ヒューズ・アレイに送信して、前記電気フューズ・アレイから前記デフォルト・データを読み出させるステップと、
    前記パワーオン・リセット・エンジンから前記シャドー・ラッチへの更新シャドー制御信号に応答して、前記シャドー・ラッチが前記読み出されたデフォルト・データの前記符号化された第１部分及び前記符号化されていない第２部分を受け取るステップと、
    前記デフォルト・データの前記符号化された第１部分を、前記シャドー・ラッチから前記デコーダへ送りデコード後に前記ＰＬＬ回路に与え、前記デフォルト・データの前記符号化されていない第２部分を前記シャドー・ラッチから前記ＰＬＬ回路へ直接与えるステップと、
    前記パワーオン・リセット・エンジンが、前記ＰＬＬ回路が安定する所定のサイクル期間だけ待機するステップと、
    前記パワーオン・リセット・エンジンが、前記サイクル期間経過後に、第２クロック選択信号を前記クロック選択マルチプレクサに送信して、前記ＰＬＬ回路からの出力を前記チップ・クロックとして選択させるステップとを含む方法。
11. 前記電気ヒューズ・アレイと前記シャドー・ラッチとの間に走査ラッチが結合され、
    前記パワーオン・リセット・エンジンから前記走査ラッチへの走査制御信号に応答して、前記走査ラッチが前記デフォルト・データを前記電気ヒューズ・アレイから取り込むステップを含む、請求項１０に記載の方法。
12. 前記電気ヒューズ・アレイと前記走査ラッチとの間に、試験モード・マルチプレクサが結合され、
    前期試験モード・マルチプレクサが、試験モード信号が与えられた場合に試験データを前記走査ラッチに送り、前記試験モード信号が与えられない場合に前記電気フューズ・アレイからの前記デフォルト・データを前記走査ラッチに与えるステップを含む、請求項１１に記載の方法。

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