CN100533539C - 栅极驱动电路及其驱动电路单元 - Google Patents

Abstract

本发明公开了一种栅极驱动电路及其驱动电路单元，该驱动电路单元用以输出一驱动信号，并包含一输入单元、一辅助输出单元以及一输出单元。输入单元耦接于一输入节点，并接收一启始信号使输入节点具有一电位。辅助输出单元接收一第一时序信号以增加输入节点的电位。输出单元则是接收一第二时序信号以再增加输入节点的电位，并输出驱动信号。

Description

栅极驱动电路及其驱动电路单元

技术领域

本发明涉及一种栅极驱动电路及其驱动电路单元，且特别是涉及一种液晶显示装置中的栅极驱动电路及其驱动电路单元。

背景技术

在一般的液晶显示装置中，通常是通过栅极驱动器来输出栅极驱动信号，以驱动液晶显示装置中的扫描线。然而，由于使用栅极驱动器的成本过于昂贵，因此如何降低栅极驱动器的成本便显得非常重要。

公知的方法为在玻璃基板上制作一栅极驱动电路，并利用该栅极驱动电路输出栅极驱动信号至扫描线中，从而取代原先使用的栅极驱动器，而降低制造成本。请参照图1，示出了一般栅极驱动电路的示意图。栅极驱动电路100包含多个驱动电路单元102，并受到一电压源VSS以及互为反相的时序信号CK和XCK的控制，以依序输出驱动信号SN₁、…、SN_N至相对应的扫描线中。然而，在制作大尺寸的液晶显示装置时，扫描在线的负载会随之增加，所以驱动信号会因为负载增加的原因，而使得信号无法如原先的正确。此外，栅极驱动电路中的晶体管也必须相对地变大，通过输出足够的驱动电流以驱动扫描线，但因此也导致电路中热效应的问题愈加严重。

因此，需要一种栅极驱动电路，可改善输出的驱动信号，并避免电路中热效应的问题。

发明内容

本发明的目的在于提供一种栅极驱动电路及其驱动电路单元，从而改善输出的驱动信号，并避免电路中热效应的问题。

依照本发明一实施例，提出一种驱动电路单元。该驱动电路单元用以输出一驱动信号，并包含一输入单元、一辅助输出单元以及一输出单元。输入单元耦接于一输入节点，并接收一启始信号使得输入节点具有一电位。辅助输出单元接收一第一时序信号以增加输入节点的电位，而输出单元则是接收一第二时序信号以再增加输入节点的电位，并输出驱动信号。其中，该第一时序信号的占空因数不同于该第二时序信号的占空因数。

依照本发明另一实施例，提出一种栅极驱动电路。该栅极驱动电路用以驱动一液晶显示器的多条扫描线，并包含多个第一电路单元以及多个第二电路单元。第一电路单元用以输出多个第一驱动信号至奇数条扫描线，其中每个第一电路单元包括一第一输入单元、一第一辅助输出单元以及一第一输出单元。第一输入单元耦接于一第一输入节点，并接收一第一启始信号使得第一输入节点具有一第一电位。第一辅助输出单元接收一第一时序信号以增加第一电位，而第一输出单元则接收一第二时序信号以再增加第一电位，并输出第一驱动信号，且将第一驱动信号传送至下一级第一电路单元作为下一级的启始信号。另一方面，第二电路单元用以输出多个第二驱动信号至偶数条扫描线，其中每个第二电路单元包括一第二输入单元、一第二辅助输出单元以及一第二输出单元。第二输入单元耦接于一第二输入节点，并接收一第二启始信号使得第二输入节点具有一第二电位。第二辅助输出单元接收一第三时序信号以增加第二电位，而第二输出单元则接收一第四时序信号以再增加第二电位，并输出第二驱动信号，且将第二驱动信号传送至下一级第二电路单元作为下一级的启始信号。其中，该第一时序信号的占空因数不同于该第二时序信号的占空因数；该第三时序信号的占空因数不同于该第四时序信号的占空因数。根据本发明的实施例可知，应用本发明的栅极驱动电路及其驱动电路单元可改善输出的驱动信号，并输出足够的驱动电流，解决电路中热效应的问题。

附图说明

为使本发明的上述和其它目的、特征、优点与实施例能更明显易懂，对附图的详细说明如下：

图1示出了一般栅极驱动电路的示意图；

图2示出了依照本发明一实施例的一种液晶显示面板的示意图；

图3示出了依照本发明一实施例的一种栅极驱动电路操作的时序图；

图4示出了依照本发明一实施例的一种第一电路单元的示意图；

图5示出了依照本发明一实施例的一种第二电路单元的示意图。

其中，附图标记：

100：栅极驱动电路                 402：第一输入单元

102：驱动电路单元                 404：第一辅助输出单元

200：液晶显示面板                 406：第一输出单元

202：数据线驱动器                 408：第一控制单元

210：栅极驱动电路                 410：第一辅助拉降单元

210a：第一栅极驱动电路            502：第二输入单元

210b：第二栅极驱动电路            504：第二辅助输出单元

212：第一电路单元                 506：第二输出单元

214：第二电路单元                 508：第二控制单元

510：第二辅助拉降单元

M1～M10：晶体管

具体实施方式

请参照图2，示出了依照本发明一实施例的一种液晶显示面板的示意图。该液晶显示面板200包含多条数据线D₁…D_n、多条扫描线G₁…G_n、一数据线驱动器202以及一栅极驱动电路210，其中栅极驱动电路210用以驱动液晶显示器的多条扫描线G₁…G_2n。栅极驱动电路210分为第一栅极驱动电路210a以及第二栅极驱动电路210b，其中第一栅极驱动电路210a包含多个第一电路单元212，而第二栅极驱动电路210b包含多个第二电路单元214。第一电路单元212分别耦接奇数条扫描线G₁、G₃、…、G_2n-1，并输出多个第一驱动信号SNO₁…SNO_N至奇数条扫描线G₁、G₃、…、G_2n-1中。第二电路单元214则是分别耦接偶数条扫描线G₂、G₄、…、G_2n，并输出多个第二驱动信号SNE₁…SNE_N至偶数条扫描线G₂、G₄、…、G_2n中。

在第一栅极驱动电路210a中，每个第一电路单元212的结构均相同。以一第N级的第一电路单元212为例，该第N级的第一电路单元212耦接一电压源VSS，并接收一第一时序信号CK1以及一第二时序信号CK2，以输出本级即第N级的第一驱动信号SNO_N至扫描线中。其中，第一时序信号CK1还包括一第一正相时序信号CKO1以及一第一反相时序信号XCKO1，而第二时序信号CK2还包括一第二正相时序信号CKO2以及一第二反相时序信号XCKO2。另外，输出的第一驱动信号SNO_N也传送至下一级即第(N+1)级的第一电路单元212，以驱动下一级的第一电路单元212，并传送至上一级即第(N-1)级的第一电路单元212，从而释放上一级的第一电路单元212中的累积电荷。

在第二栅极驱动电路210b中，每个第二电路单元214的结构也均相同。以一第N级的第二电路单元214为例，该第N级的第二电路单元214耦接电压源VSS，并接收一第三时序信号CK3以及一第四时序信号CK4，以输出该级即第N级的第二驱动信号SNE_N至扫描线中。其中，第三时序信号CK3还包括一第三正相时序信号CKE3以及一第三反相时序信号XCKE3，而第四时序信号CK4还包括一第四正相时序信号CKE4以及一第四反相时序信号XCKE4。另外，输出的第二驱动信号SNE_N也传送至下一级即第(N+1)级的第二电路单元214，以驱动下一级的第二电路单元214，并传送至上一级即第(N-1)级的第二电路单元214，从而释放上一级的第二电路单元214中的累积电荷。

请参照图3，示出了依照本发明一实施例的一种栅极驱动电路操作的时序图。对第一时序信号CK1而言，第一正相时序信号CKO1及第一反相时序信号XCKO1的相位相反，而对第二时序信号CK2而言，第二正相时序信号CKO2及第二反相时序信号XCKO2的相位相反。此外，第一时序信号CK1的占空因数(duty cycle)并不同于第二时序信号CK2的占空因数，且为第二时序信号CK2的占空因数的两倍。另一方面，对第三时序信号CK3而言，第三正相时序信号CKE3及第三反相时序信号XCKE3的相位相反，而对第四时序信号CK4而言，第四正相时序信号CKE4及第四反相时序信号XCKKE4的相位相反。此外，第三时序信号CK3的占空因数并不同于第四时序信号CK4的占空因数，且为第四时序信号CK4的占空因数的两倍。其中，第一时序信号CK1与第三时序信号CK3的占空因数相同，但两者间具有相位差，而第二时序信号CK2与第四时序信号CK4的占空因数相同，但两者间具有相位差。

图4示出了依照本发明一实施例的一种第一电路单元的示意图。请参照图4，并以第N级的第一电路单元为例。此第一电路单元212包含一第一输入单元402、一第一辅助输出单元404以及一第一输出单元406。输入单元402耦接于一输入节点Q1，并接收一启始信号SNO_N-1，使得输入节点Q1具有一第一电位，其中信号SNO_N-1为上一级的第一电路单元所输出的驱动信号。第一辅助输出单元404用以接收第一时序信号CK1，从而增加输入节点Q1的第一电位。另外，第一输出单元406用以接收第二时序信号CK2，从而再增加节点Q1的第一电位，并输出第一驱动信号SNO_N。因此，由于输入节点Q1的第一电位增加，可使第一输出单元406得以输出较大的驱动电流，从而驱动较多的负载。

此外，对于两相邻的第一电路单元212而言，其中之一第一电路单元212的第一辅助输出单元404接收第一正相时序信号CKO1，其第一输出单元406接收第二正相时序信号CKO2，而另一第一电路单元212的第一辅助输出单元404则接收第一反相时序信号XCKO1，其第一输出单元406则接收第二反相时序信号XCKO2。根据一实施例，如果第N级第一电路单元212中的第一辅助输出单元404接收第一正相时序信号CKO1，其第一输出单元406接收第二正相时序信号CKO2，第(N-1)级和第(N+1)级第一电路单元212中的第一辅助输出单元404则接收第一反相时序信号XCKO1，其第一输出单元406则接收第二反相时序信号XCKO2。

另一方面，第一电路单元212还可包含一第一控制单元408以及一第一辅助拉降单元410。第一控制单元408耦接于输入节点Q1以及一电压源VSS，并接收由下一级即第(N+1)级的第一电路单元所输出的第一驱动信号SNO_N+1，以释放输入节点Q1的累积电荷。而第一辅助拉降单元410则耦接于第一辅助输出单元404以及电压源VSS，并接收第一反相时序信号CK1以释放输入节点Q1的累积电荷。同样地，对于两相邻的第一电路单元212而言，其中之一第一电路单元212的第一辅助拉降单元410接收第一反相时序信号XCKO1，而另一第一电路单元212的第一辅助拉降单元410则接收第一正相时序信号CKO1。根据一实施例，若第N级第一电路单元212中的第一辅助拉降单元410接收第一反相时序信号XCKO1，第(N-1)级和第(N+1)级第一电路单元212中的第一辅助拉降单元410则接收第一正相时序信号CKO1。

在以第N级第一电路单元为例的本实施例中，输入单元402包含一晶体管M1，其中晶体管M1的栅极端与源极/漏极的一端接收SNO_N-1以作为本级的启始信号，而晶体管M1的源极/漏极的另一端则耦接于输入节点Q1。第一辅助输出单元404包含一晶体管M2，其中晶体管M2的栅极端耦接于输入节点Q1，晶体管M2的源极/漏极的一端接收第一正相时序信号CKO1，而晶体管M2的源极/漏极的另一端则耦接于第一辅助拉降单元410。第一输出单元406包含一晶体管M3，其中晶体管M3的栅极端耦接于输入节点Q1，晶体管M3的源极/漏极的一端接收第二正相时序信号CKO2，而晶体管M3的源极/漏极的另一端则输出本级即第N级的第一驱动信号SNO_N。

另外，第一控制单元408包含一晶体管M4，其中晶体管M4的栅极端接收下一级即第(N+1)级第一电路单元所输出的第一驱动信号SNO_N+1，晶体管M4的源极/漏极的一端耦接于输入节点Q1，而晶体管M4的源极/漏极的另一端则耦接于电压源VSS。第一辅助拉降单元410包含一晶体管M5，其中晶体管M5的栅极端接收第一反相时序信号XCKO1，晶体管M5的源极/漏极的一端耦接于晶体管M2的源极/漏极的另一端，而晶体管M5的源极/漏极的另一端则耦接于电压源VSS。

以下将以一实施例来举例说明第一电路单元操作的情形。请参照图3及图4，首先在时间t1时，由上一级即第(N-1)级第一电路单元所输出的驱动信号SNO_N-1为高电平状态，并传送至晶体管M1的栅极端及源极/漏极的一端，从而导通晶体管M1，且通过晶体管M1由源极/漏极的一端传送至源极/漏极的另一端，使得输入节点Q1具有第一电位。

接着在时间t2时，第一正相时序信号CKO1由低电平状态切换成高电平状态，并传送至晶体管M2的源极/漏极的一端。此时，由于晶体管M2的源极/漏极的一端与输入节点Q1之间具有一存储电容(未示出)，所以当第一正相时序信号CKO1输入时，第一正相时序信号CKO1会暂存于存储电容中，使得输入节点Q1的第一电位会因此增加。

接着在时间t3时，第二正相时序信号CKO2由低电平状态切换成高电平状态，并传送至晶体管M3的源极/漏极的一端。此时，由于第一正相时序信号CKO1及第二正相时序信号CKO2均为高电平状态，且晶体管M3的源极/漏极的一端与输入节点Q1之间也具有一存储电容(未示出)，所以当第二正相时序信号CKO2输入时，第二正相时序信号CKO2也会暂存于存储电容中，而因此再增加输入节点Q1的第一电位。因此，晶体管M3会导通而输出较大的驱动电流，并由晶体管M3输出第二正相时序信号CKO2，作为本级即第N级的第一驱动信号SNO_N，以驱动液晶显示装置中的扫描线。此外，第一驱动信号SNO_N也传送至下一级即第(N+1)级第一电路单元，以作为下一级第一电路单元的驱动信号。

接着在时间t4时，第一反相时序信号XCKO1由低电平状态切换成高电平状态，并传送至晶体管M5的栅极端，从而导通晶体管M5。此时，由于晶体管M5的源极/漏极的一端与输入节点Q1之间也具有一存储电容(未示出)，因此可通过晶体管M5释放存在于输入节点Q1的累积电荷。

然后在时间t5时，由下一级即第(N+1)级第一电路单元所输出的驱动信号SNO_N+1为高电平状态，并传送至晶体管M4的栅极端，使得晶体管M4导通，从而释放存在于输入节点Q1的累积电荷。

图5示出了依照本发明一实施例的一种第二电路单元的示意图。请参照图5，并以第N级的第二电路单元为例。该第二电路单元214包含一第二输入单元502、一第二辅助输出单元504以及一第二输出单元506。第二输入单元502耦接于一输入节点Q2，并接收一启始信号SNE_N-1，使得输入节点Q2具有一第二电位，其中信号SNE_N-1为上一级的第二电路单元所输出的驱动信号。第二辅助输出单元504用以接收第三时序信号CK3，从而增加输入节点Q2的第二电位。另外，第二输出单元506用以接收第四时序信号CK4，从而再增加节点Q2的第二电位，并输出第一驱动信号SNE_N。因此，由于输入节点Q2的第二电位增加，可使第二输出单元506得以输出较大的驱动电流，从而驱动较多的负载。

此外，对于两相邻的第二电路单元214而言，其中之一第二电路单元214的第二辅助输出单元504接收第三正相时序信号CKE3，其第二输出单元506接收第四正相时序信号CKE4，而另一第二电路单元214的第二辅助输出单元504则接收第三反相时序信号XCKE3，其第二输出单元506则接收第四反相时序信号XCKE4。根据一实施例，若第N级第二电路单元214中的第二辅助输出单元504接收第三正相时序信号CKE3，其第二输出单元506接收第四正相时序信号CKKE4，第(N-1)级和第(N+1)级第二电路单元214中的第二辅助输出单元504则接收第三反相时序信号XCKE3，其第二输出单元506则接收第四反相时序信号XCKE4。

另一方面，第二电路单元214还可包含一第二控制单元508以及一第二辅助拉降单元510。第二控制单元508耦接于输入节点Q2以及电压源VSS，并接收由下一级即第(N+1)级第二电路单元所输出的第二驱动信号SNE_N+1，以释放输入节点Q2的累积电荷。而第二辅助拉降单元510则耦接于第二辅助输出单元504以及电压源VSS，并接收第三时序信号CK3以释放输入节点Q2的累积电荷。同样地，对于两相邻的第二电路单元214而言，其中之一第二电路单元214的第二辅助拉降单元510接收第三反相时序信号XCKE3，而另一第二电路单元214的第二辅助拉降单元510则接收第三正相时序信号CKE3。根据一实施例，若第N级第二电路单元214中的第二辅助拉降单元510接收第三反相时序信号XCKE3，第(N-1)级和第(N+1)级第二电路单元214中的第二辅助拉降单元510则接收第三正相时序信号CKE3。

在以第N级第二电路单元为例的本实施例中，输入单元502包含一晶体管M6，其中晶体管M6的栅极端与源极/漏极的一端接收SNE_N-1以作为本级的启始信号，而晶体管M6的源极/漏极的另一端则耦接于输入节点Q2。辅助输出单元504包含一晶体管M7，其中晶体管M7的栅极端耦接于输入节点Q2，晶体管M7的源极/漏极的一端接收第三正相时序信号CKE3，而晶体管M7的源极/漏极的另一端则耦接于第二辅助拉降单元510。第二输出单元506包含一晶体管M8，其中晶体管M8的栅极端耦接于输入节点Q2，晶体管M8的源极/漏极的一端接收第四正相时序信号CKE4，而晶体管M8的源极/漏极的另一端则输出本级即第N级的第二驱动信号SNE_N。

另外，第二控制单元508包含一晶体管M9，其中晶体管M9的栅极端接收下一级即第(N+1)级第二电路单元所输出的第二驱动信号SNE_N+1，晶体管M9的源极/漏极的一端耦接于输入节点Q2，而晶体管M9的源极/漏极的另一端则耦接于电压源VSS。第二辅助拉降单元510包含一晶体管M10，其中晶体管M10的栅极端接收第三反相时序信号XCKE3，晶体管M10的源极/漏极的一端耦接于晶体管M7的源极/漏极的另一端，而晶体管M10的源极/漏极的另一端则耦接于电压源VSS。

以下将以一实施例来举例说明第二电路单元操作的情形。请参照图3及图5，首先在时间t1时，由上一级即第(N-1)级第二电路单元所输出的驱动信号SNE_N-1为高电平状态，并传送至晶体管M6的栅极端及源极/漏极的一端，从而导通晶体管M6，且透过晶体管M6由源极/漏极的一端传送至源极/漏极的另一端，使得输入节点Q2具有第二电位。

接着在时间t2时，第三正相时序信号CKE3由低电平状态切换成高电平状态，并传送至晶体管M7的源极/漏极的一端。此时，由于晶体管M7的源极/漏极的一端与输入节点Q2之间具有一存储电容(未示出)，所以当第三正相时序信号CKE3输入时，第三正相时序信号CKE3会暂存于存储电容中，使得输入节点Q2的第二电位会因此增加。

接着在时间t3时，第四正相时序信号CKE4由低电平状态切换成高电平状态，并传送至晶体管M8的源极/漏极的一端。此时，由于第三正相时序信号CKE3及第四正相时序信号CKE4均为高电平状态，且晶体管M8的源极/漏极的一端与输入节点Q2之间也具有一存储电容(未示出)，所以当第四正相时序信号CKE4输入时，第四正相时序信号CKE4也会暂存于存储电容中，而因此再增加输入节点Q2的第二电位。因此，晶体管M8会导通而输出较大的驱动电流，并由晶体管M8输出第四正相时序信号CKE4，作为本级即第N级的第二驱动信号SNE_N，以驱动液晶显示装置中的扫描线。此外，第二驱动信号SNE_N也传送至下一级即第(N+1)级第二电路单元，以作为下一级第二电路单元的驱动信号。

接着在时间t4时，第三反相时序信号XCKE3由低电平状态切换成高电平状态，并传送至晶体管M10的栅极端，从而导通晶体管M10。此时，由于晶体管M10的源极/漏极的一端与输入节点Q2之间也具有一存储电容(未示出)，因此可通过晶体管M10释放存在于输入节点Q2的累积电荷。

然后在时间t5时，由下一级即第(N+1)级第二电路单元所输出的驱动信号SNE_N+1为高电平状态，并传送至晶体管M9的栅极端，使得晶体管M9导通，从而释放存在于输入节点Q2的累积电荷。

此外，为了降低制造成本，上述依照本发明实施例的栅极驱动电路也可制造于一玻璃基板上，因此可以节省外加栅极驱动电路的成本，以降低整个面板的制造成本。

由上述本发明的实施例可知，应用本发明的栅极驱动电路及其驱动电路单元可改善输出的驱动信号，并输出足够的驱动电流，解决电路中热效应的问题。

虽然本发明已通过以上实施例描述，但并非用以限定本发明，在不脱离本发明的精神和范围的情况下，本领域的普通技术人员可以对本发明做出各种改进和变化。因此，本发明意图覆盖所有落入所附权利要求书及其等同物的范围之内的改进和变化。

Claims (20)

1.一种驱动电路单元，用以输出一驱动信号，其特征在于，包含：

一输入单元，耦接于一输入节点，并接收一启始信号使该输入节点具有一电位；

一辅助输出单元，接收一第一时序信号以增加该电位；以及

一输出单元，接收一第二时序信号以再增加该电位，并输出该驱动信号；该输出单元包含：一第三晶体管，其中该第三晶体管的栅极端耦接于该输入节点，该第三晶体管的源极/漏极的一端接收该第二时序信号，该第三晶体管的源极/漏极的另一端输出该驱动信号，该第三晶体管的源极/漏极的一端与该输入节点之间具有一存储电容；

其中，该第一时序信号的占空因数不同于该第二时序信号的占空因数。

2.根据权利要求1所述的驱动电路单元，其特征在于，该第一时序信号的占空因数为该第二时序信号的占空因数的两倍。

3.根据权利要求1所述的驱动电路单元，其特征在于，该输入单元包含：一第一晶体管，其中该第一晶体管的栅极端与源极/漏极的一端接收该启始信号，该第一晶体管的源极/漏极的另一端耦接于该输入节点。

4.根据权利要求1所述的驱动电路单元，其特征在于，该辅助输出单元包含：一第二晶体管，其中该第二晶体管的栅极端耦接于该输入节点，该第二晶体管的源极/漏极的一端接收该第一时序信号。

5.根据权利要求1所述的驱动电路单元，其特征在于，还包含一辅助拉降单元，该辅助拉降电路单元耦接该辅助输出单元及一电压源，并接收第一反相时序信号以释放该输入节点的累积电荷。

6.根据权利要求5所述的驱动电路单元，其特征在于，该辅助拉降单元包含：一第四晶体管，其中该第四晶体管的栅极端接收该第一反相时序信号，该第四晶体管的源极/漏极的一端耦接该辅助输出单元，该第四晶体管的源极/漏极的另一端耦接于该电压源。

7.一种栅极驱动电路，用以驱动一液晶显示器的多条扫描线，其特征在于，包含：

多个第一电路单元，用以输出多个第一驱动信号至该奇数条扫描线，其中该多个第一电路单元各包含：

一第一输入单元，耦接于一第一输入节点，并接收一第一启始信号使该第一输入节点具有一第一电位；

一第一辅助输出单元，接收一第一时序信号以增加该第一电位；以及

一第一输出单元，接收一第二时序信号以再增加该第一电位，并输出该第一驱动信号，且将该第一驱动信号传送至下一级第一电路单元作为下一级的启始信号；该第一输出单元包含：一第三晶体管，其中该第三晶体管的栅极端耦接于该第一输入节点，该第三晶体管的源极/漏极的一端接收该第二时序信号，该第三晶体管的源极/漏极的另一端输出该第一驱动信号，该第三晶体管的源极/漏极的一端与该第一输入节点之间具有一存储电容；以及

多个第二电路单元，用以输出多个第二驱动信号至该偶数条扫描线，其中该多个第二电路单元各包含：

一第二输入单元，耦接于一第二输入节点，并接收一第二启始信号使该第二输入节点具有一第二电位；

一第二辅助输出单元，接收一第三时序信号以增加该第二电位；以及

一第二输出单元，接收一第四时序信号以再增加该第二电位，并输出该第二驱动信号，且将该第二驱动信号传送至下一级第二电路单元作为下一级的启始信号；该第二输出单元包含：一第八晶体管，其中该第八晶体管的栅极端耦接于该第二输入节点，该第八晶体管的源极/漏极的一端接收第四时序信号，该第八晶体管的源极/漏极的另一端输出该第二驱动信号，该第八晶体管的源极/漏极的一端与该第二输入节点之间具有一存储电容；

其中，该第一时序信号的占空因数不同于该第二时序信号的占空因数；该第三时序信号的占空因数不同于该第四时序信号的占空因数；相邻两个第一电路单元接收的第一时序信号和第二时序信号是反相的；相邻两个第二电路单元接收的第三时序信号和第四时序信号是反相的。

8.根据权利要求7所述的栅极驱动电路，其特征在于，该第一时序信号的占空因数为该第二时序信号的占空因数的两倍；该第三时序信号的占空因数为该第四时序信号的占空因数的两倍。

9.根据权利要求7所述的栅极驱动电路，其特征在于，该第一输入单元包含：一第一晶体管，其中该第一晶体管的栅极端与源极/漏极的一端接收该第一启始信号，该第一晶体管的源极/漏极的另一端耦接于该第一输入节点。

10.根据权利要求7所述的栅极驱动电路，其特征在于，该第一辅助输出单元包含：一第二晶体管，其中该第二晶体管的栅极端耦接于该第一输入节点，该第二晶体管的源极/漏极的一端接收该第一时序信号。

11.根据权利要求7所述的栅极驱动电路，其特征在于，该多个第一电路单元各还包含：一第一控制单元，耦接于该第一输入节点及一电压源，并接收下一级第一电路单元输出的该第一驱动信号以释放该第一输入节点的累积电荷。

12.根据权利要求11所述的栅极驱动电路，其特征在于，该第一控制单元包含：一第四晶体管，其中该第四晶体管的栅极端接收下一级第一电路单元输出的该第一驱动信号，该第四晶体管的源极/漏极的一端耦接于该第一输入节点，该第四晶体管的源极/漏极的另一端耦接于该电压源。

13.根据权利要求7所述的栅极驱动电路，其特征在于，该多个第一电路单元各还包含：一第一辅助拉降单元，耦接于该第一辅助输出单元及一电压源，并接收第一反相时序信号以释放该第一输入节点的累积电荷。

14.根据权利要求13所述的栅极驱动电路，其特征在于，该第一辅助拉降单元包含：一第五晶体管，其中该第五晶体管的栅极端接收该第一反相时序信号，该第五晶体管的源极/漏极的一端耦接该第一辅助输出单元，该第五晶体管的源极/漏极的另一端耦接于该电压源。

15.根据权利要求7所述的栅极驱动电路，其特征在于，该第二输入单元包含：一第六晶体管，其中该第六晶体管的栅极端与源极/漏极的一端接收该第二启始信号，该第六晶体管的源极/漏极的另一端耦接于该第二输入节点。

16.根据权利要求7所述的栅极驱动电路，其特征在于，该第二辅助输出单元包含：一第七晶体管，其中该第七晶体管的栅极端耦接于该第二输入节点，该第七晶体管的源极/漏极的一端接收第三时序信号。

17.根据权利要求7所述的栅极驱动电路，其特征在于，该多个第二电路单元各还包含：一第二控制单元，耦接于该第二输入节点及一电压源，并接收下一级第二电路单元输出的该第二驱动信号以释放该第二输入节点的累积电荷。

18.根据权利要求17所述的栅极驱动电路，其特征在于，该第二控制单元包含：一第九晶体管，其中该第九晶体管的栅极端接收下一级第二电路单元输出的该第二驱动信号，该第九晶体管的源极/漏极的一端耦接于该第二输入节点，该第九晶体管的源极/漏极的另一端耦接于该电压源。

19.根据权利要求7所述的栅极驱动电路，其特征在于，该多个第二电路单元各还包含：一第二辅助拉降单元，耦接于该第二辅助输出单元及一电压源，并接收第三反相时序信号以释放该第二输入节点的累积电荷。

20.根据权利要求19所述的栅极驱动电路，其特征在于，该第二辅助拉降单元包含：一第十晶体管，其中该第十晶体管的栅极端接收该第三反相时序信号，该第十晶体管的源极/漏极的一端耦接该第二辅助输出单元，该第十晶体管的源极/漏极的另一端耦接于该电压源。

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