CN100526900C - 测试数字模块系统 - Google Patents

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Abstract

本案提出一种用于测试具有功能性组件的数字模块的系统。该等功能性组件被分为具有输入与输出的测试单元(3)；测试图样乃被应用至该测试单元(3)的输入，而产生的测试响应乃于该测试单元(3)输出被计算。接着，在一测试单元(3)的各输入的变化并不会完全对一测试组件(3)的一特定输出产生作用；对该测试单元(3)的每一输出而言，可定义一锥体(5)，其顶点乃由该测试单元(3)的特定输出所形成，而其基部则包含该测试单元(3)的输入，其中该特定输出仅受到该等输入变化影响。应用至该测试单元(3)输入的该测试图样的长度乃小于或等于在锥体(5)基部中的测试单元(3)输入的数量。

Description

测试数字模块系统
技术领域
本发明涉及一种数字模块，其具有一自测试功能，以及关于此一数字模块之一种产生方法，而且关于一种用以测试数字模块的方法与装置。
背景技术
所考虑的数字模块包含有功能性组件，其以一适当的方式而互连，以使得这些数字模块能够执行所需要的功能。虽然在简单的数字模块中，仍可藉由在外部所观察到的行为来确认数字模块的功能；但是当这些数字模块变得较为复杂时，且特别是当这些数字模块包含了同步功能性组件时，便不再能够从外部来确认发生于模块内部的许多不同切换状态。因此，为了测试该数字模块，已知的做法是将一个在数字模块内部的功能性组件细分为测试单元，并个别确认各测试单元；最后，一测试图样使用于该测试单元的输入，接着，在该测试图样输出处所获得的该测试图样响应被加以计算。为了执行这样的方法，公知的做法是提供该测试单元一个测试图样输出缓存器，该测试图样可以被加载于其中，而其输出用于将该测试图样提供至该测试单元的输入处。为了能够尽可能完全确认一测试单元的功能，尽可能多的输入信号的不同组合被应用至该测试单元输入；这样的一个测试单元的输入数量是在数百至数千的范围中。这表示在此一数字信号情形中，该测试单元输入所使用的不同可能性至少为2100，且有时可能会更多。然而基于时间因素，几乎不可能将这么大数量的测试图样加载至该测试图样输出缓存器、或是计算所分别获得的测试图样响应；因此，普遍的做法是，仅在该测试单元内部中，选择一个可能具有错误最大数量的特定测试图样来加以确认。而其缺点是，这便需要在该测试单元内部结构中考虑一个复杂的选择方法；此外，由于测试图样是经过选择的，通常就不可能确认在一测试单元内部的所有错误。
本发明的目的之一在于提供一具有自测试功能的数字模块与此一数字模块的一制造方法，以及一种数字模块的测试方法、与用以测试一数字模块的装置；藉此得以尽可能快速执行该数字模块内部功能性组件的一综合功能测试。
发明内容
本发明利用一特定输出仅受到测试单元中有限数量输入的变化所影响的发现，这表示由于该测试单元的其它输入并不影响此一特定输出，因此为了观察该测试单元的一输出的行为，仅需将不同的测试图样供至该测试单元的某些输入。为了利用此一事实，根据本发明的一测试图样输出缓存器被加载，以将一至少部分含有次要模式周期性序列的一测试图样使用至该测试单元的输入；特别是，该次要模式较该测试图样短了许多。相较于测试图样，由于次要模式的长度较短，因此可使用所有的可能组合来作为一次要模式，而不会过分扩展数字模块进行测试的所需要的整体时间。
通常，该测试图样是一个二进制字符，其包含了适用于测试单元输入的逻辑状态的个别位置；举例而言，当使用一长度小于等于30或20位的次要模式时，所得到的不同次要模式的可能数量范围为220至230，在这样的范围中，仍可能使用每一种可能的组合来作为一次要模式，由于不需要执行选择动作，因而其本质上简化了次要模式及其测试图样的产生；不过，同样可能选择特定的次要模式，藉其而能够直接辨识测试单元中有效大量的错误，且由于同样可以利用此一程序来获得不同测试图样的一减少数量，因此在此情形中亦同样具有优势。
较具优势的是，有效数量决定于数字模块中所考虑的测试单元的至少某些输出，一测试单元特定输出的有效数量为此一测试单元输入的数量，在本发明中，该特定输出仅受此一特定输出的有效数量所影响。举例而言，若一测试单元的特定输出有效数量为20，则表示为了测试功能性组件而观察特定输出时，由于使用至其它输入并不会在该特定输出发生任何反应，因而仅需合于情理的使用测试图样至该十个输入；由于直接在一数字模块的设计段进行测试，因此这些个别测试单元的输出具有的有效数量将会尽可能变小。
特别是，用于建构该测试图样的长度可以个别测试单元的有效数量为基础；举例而言，若具有的有效数量为10，其优势在于仅使用本质上长度小于10的次要模式。通常，在一数字模块的测试单元中，将发生不同的有效数量的情形；在此一例子中，次要模式的最大长度可以该最大有效数量或是一平均有效数量的函数来决定。
有利的是，这些次要模式可藉由一反馈移位缓存器而产生，其中在该输出与该移位缓存器的另一移位组件之间的异或(exclusive-OR)运算结果可提供至该输入。
尚有其它可理解的不同方式可用以计算在测试单元输出处的测试图样响应；该测试图样响应一方面可直接在该测试单元输出处进行计算，因此必须将一个适合用于计算该测试图样响应的装置连接至该测试单元；除此之外，在该测试单元输出处的该测试图样响应亦能够先转换至一测试图样读取缓存器，并接着从后者连续转换至一计算单元。针对该计算，该测试图样响应可概括损失或是不包括损失；其基本概念在于将测试图样响应的信息内容减少至无论该测试图样是代表具有一连接至测试模块输入的特定测试模块的测试单元的正确功能、或是减少至代表该测试单元的一项错误；由于需要在该测试单元的误差情形与适当功能状态之间作一分辨，因此该测试模块响应通常会压缩损失；在此一情形中，亦可将所连接的多个测试图样的测试响应压缩在一起。
测试响应的压缩、或是多个测试响应的压缩不应太大，才能使压缩结果即使是在实际上该测试单元有所缺陷时可以偶然对应至测试单元适当状态的压缩结果。举例而言，若损失压缩的结果为一8位的字符，且该测试单元的适当状态以一特定的8位数量为特征，则该测试单元的缺陷状态便无法产生一测试响应，由于损失压缩之故，因而未必会产生与无错误情形中所获得的相同的8位值，虽然两者之间是不同的。因此，测试图样响应的压缩、或是多个测试图样响应的压缩，都不应该超过一个特定程度。
一反馈移位缓存器包含了多个个别缓存器，其中该移位缓存器的输入接收一个在该移位缓存器移位方向上的最后个别移位缓存器输出与至少一个其它的个别移位缓存器输出间的第一异或运算结果；特别是该倒数第二个个别缓存器，最好是适合于一或多个测试图样响应的计算。在此一情形中，至少一个个别缓存器的输入将接收在该第一异或运算结果或前一个个别缓存器的输出与一测试单元输出信号间的一个第二异或运算的结果，而在第一个别缓存器的情形中的输入将接收在该第一异或运算结果与一测试单元输出信号间的另一个异或运算的结果。在一特定数量的移位操作之后，将因而获得一个与这些个别缓存器的初始状态以及测试单元的输出信号有关的签署，其作为这些个别缓存器的状态，而该测试单元的输出信号由于这些异或而被加以考虑。此一签署构成了一个二进制值，其以该测试单元输出信号的特定组合或是一测试响应为其特征。以此方式所构成的计算单元同样能够用来计算使用于时间序列(chronological succession)的多个测试响应；因而这些移位缓存器的移位操作可以一周期率而产生，其中新的测试响应于该周期率应用至该测试单元的输出；这样的程序特别适合应用在将不同的测试图样使用至该测试单元的情形中。
除了使用一测试单元输出的直接输出信号来执行该第二异或运算之外，亦可以使用一个可平行读取测试响应并连续将其输出以供计算之用的移位缓存器的输出信号。在这样的移位缓存器的每一移位周期中，供计算之用的该反馈移位缓存器必须执行至少一移位操作，以计算该测试响应的所有位置。
该测试图样最好是被连续读入该测试图样输出缓存器中，在这样的配置中，若一个连接至该测试单元输出的计算单元能够分别计算在一移位缓存器的各移位周期中所获得的测试响应，以作为该测试图样输出缓存器，则不同得次要图样便能够成功移位至该测试图样输出缓存器；不同的次要图样以此一方式而迁移，也就是说，其逐步地通过该测试单元的输入，使得所有次要图样皆成功应用至该测试单元输入的每一区段(section)。由于该测试单元输入的应用会在该测试图样输出缓存器的每一移位周期中变化，因此此一方式有益于在该测试图样输出缓存器的各移位周期中计算该测试单元输出所获得的测试响应。
在一具有优势的例子中，该测试图样输出缓存器可用于将该测试图样应用至该测试单元的输入，亦可用于读入该测试响应，因而该测试图样输出缓存器具有输入与输出，测试图样输出缓存器的这些输入连接至该测试单元的输出，而该测试图样输出缓存器的这些输出连接至该测试单元的输入。为了能够将数据读进该测试图样输出缓存器并将其读出，该测试图样输出缓存器必须设计为一移位缓存器；在运算过程中，首先连续发生移位至测试图样输出缓存器，且该测试图样输出缓存器被接着驱动，以接受所应用至其输入的测试响应，并接着可以连续读出。为了执行这些运算，该测试图样输出缓存器可以具有一串联输入以读入该测试图样、一并联输出以读入另一测试单元的测试响应、以及一串联输出以连续输出该测试响应。
该测试响应因其是从该测试样笨输出缓存器所移位出来的，因而有益于计算；该测试图样输出缓存器的输出可因而被连接至一计算单元的输入，其中该测试单元的一输出同样直接连接至该计算单元。该计算单元可具有如上述类型的一反馈移位缓存器，该计算单元的反馈移位缓存器以一个与该测试图样输出缓存器的移位缓存器相同的周期率而驱动；在此一情形中，同样可以使用一个具有反馈移位缓存器的计算单元来计算数据，其中该反馈移位缓存器具有多个输入，以及可以同时从多个的测试图样输出缓存器将这些测试图样响应递送至该反馈移位缓存器的不同输入；因此在该计算单元中将形成一个签署为多个测试图样的函数，这些测试图样同时转换至该计算单元。
若使用一测试图样输出缓存器来读入并连续输出一测试响应，通常表示所使用至该测试单元输入的该测试响应将被一测试响应覆写，因而在这样的情形中，有益的是在接受一测试响应之前，该测试图样输出缓存器就会先将一新的测试图样完全加载；而为了避免该测试图样覆写入该测试图样输出缓存器，可使用一个具有两分支的双重移位缓存器，其中一分支加载该测试图样，而另一分支则用来接收及连续递送该测试响应。
测试单元互连以形成一测试图样输出缓存器来执行数字模块测试，而有益的是该测试单元的功能性组件被使用作为测试图样输出缓存器，因此能够使用已经存在的该测试单元的功能性组件来作为测试图样输出缓存器；而不完全合适的功能性组件则可以随意地扩充对应的功能性，使得用来提供测试图样输出缓存器的必要花费能够藉由使用该测试单元的功能性组件而降低；相同的构想亦使用于一计算单元的组件，或是一个用来接收与传送测试响应的测试响应读取缓存器的组件。
一测试图样包含了一特定次要图样的周期性序列的至少一部份，或是专门由该特定次要图样的一周期性序列所组成；该次要图样可从一个储存次要图样选择的内存呼叫，也可以有系统地产生，举例而言，可使用一向上或向下计数的数字计数器，而其计数状态即可作为一次要图样。
为了执行数字模块的功能性测试，于该数字模块中使用一个自测试单元，次要图样(或测试图样)可以在此一自测试单元中独立产生，或是可以使用一工具来从数字模块外部控制该自测试单元。在后者的情形中，一次要图样或是用以产生该次要图样的控制信号都可以转换至该数字模块的自测试单元，使其产生测试图样并将测试图样加载测试图样输出缓存器中；同样地，该测试图样响应不需要一定在数字模块内部进行计算，举例而言，该测试图样响应可以藉由压缩的方式而转换至数字模块外部，并在外部进行计算。
为了计算该测试单元反应至测试图样，可使用电子束方法；在此情形中，数字模块的电位能可以被非接触性地记录下来。此方法的好处之一在于能够监控未连接至任何测试单元输出的数字模块内部的点。
关于周期性的部分，所使用的这些测试图样可同样具有一可变周期，这可藉由具有不同长度的次要图样而达成；特别是为了达到这样的周期性，可使用反馈移位缓存器。在一个较佳具体实施例中，作为测试图样输出缓存器的移位缓存器的一部份同样可用来作为此一次要图样移位缓存器；然而，由于具有不同长度的次要图样，便需要一个可以用来达到次要图样移位缓存器的可变周期的工具，举例而言，可使用一多任务器，其能够将测试图样输出缓存器的输出反向馈送至次要图样移位缓存器中不同的个别缓存器的输入；该多任务器同样能够连接该次要图样移位缓存器的输入至个别缓存器的不同输出。正如测试图样输出缓存器，该次要图样移位缓存器亦由数字模块的功能性组件所形成，其能够切换为次要图样移位缓存器，以测试该数字模块。
有益的是，该数字模块的测试由尽可能短的次要图样开始，这是因为其容许较小数量的不同可能性；次要图样的长度可以接着逐步增加至一个不会导至任何额外错误侦测可能性的数值，且特别是，增加至一个对应于测试单元有效数量的数值。若藉由这样的次要图样长度的逐步增加，可在该次要图样内部使用每一可能组合，则由于具有可整除长度的次要图样必须以较短次要图样的周期序列表示，因此这些次要图样的长度便可根据原始的数字序列而加以选择；然而，以上所述仅使用于由次要图样的一周期性序列所产生的测试图样。
本发明亦关于一个用来产生此一数字模块的方法。数字模块的产生大部分是在计算机的辅助下执行，其中，根据本发明的构想，建构一个数字模块所需要部分的执行可储存于计算机中，使得任何需要的数字模块都能够根据本发明而在计算机辅助产生的过程中，藉由简单加入一自测试功能，而配置有此一功能。
附图说明：
本发明藉由下列例子的说明并参考伴随的较佳具体实施例的图式而清楚被了解，其中：
第1图表示根据本发明第一实施例的具有自测试功能的数字模块结构；
第2图表示根据本发明第二实施例的具有自测试功能的数字模块结构；
第3图表示根据本发明第三实施例的具有自测试功能的数字模块结构；
第4图表示根据本发明任一实施例的使用于数字模块中的计算单元的结构；
第5图表示根据本发明第四实施例的数字模块的一部份；以及
第6图表示根据本发明第五实施例的数字模块的结构。
具体实施方式
第1图示意性地代表根据本发明第一实施例的数字模块的结构。在此第一实施例中，该数字模块包含了一个具有功能性组件的测试单元3、一个测试图样输出缓存器2、以及一个计算单元16，该数字模块亦包含一自测试单元1，其用以控制在该数字模块的一自测试相位中的自测试所需要的功能；该测试图样输出缓存器2为一个具有一并联输出与一串联输入的移位缓存器，该测试图样输出缓存器2的并联输出包含了许多输出线，其分别使用于测试单元2的一输入；该测试图样输出缓存器2的串联输入连接至自测试单元1，使得后者能够将一个具有数字数值形式、特别是一个二进制数值的测试图样连续加载该测试图样输出缓存器2中。位于右侧的测试单元3的输出连接于计算单元16的输入，测试图样输出缓存器2及/或计算单元16及/或自测试单元1的组件可为该数字模块的功能性组件，其用于数字模块的在自测试相位外部的正常运算，并切换于自测试相位，使得他们能够形成测试图样输出缓存器2或计算单元16或自测试单元1；许多的功能性组件互连于该测试单元3的内部，该测试单元3的输入对应于测试单元3的功能性组件的可外部寻址性输入，而该测试单元3的输出则对应于测试单元3的功能性组件的可外部观察性输出。在测试单元3内部的功能性组件可为闸极或切换组件，在以测试单元3输入所应用的函数来观察该测试单元3的输出的行为时，可确定该测试单元3的不同输入对于该测试单元3特定输出的影响形成了有效锥体5，其顶点则分别由测试组件3的特定输出所形成，而其基部则分别包含了该测试单元3输入的一特定有效数量；这表示只有配置于对应的有效锥体5内部的测试单元3输入能够影响此一特定输出，或换言之，只有在该测试单元3的有效数量的输出上的变化能够影响该特定输出；对测试单元3内部的功能性组件的功能测试而言，这表示在观察测试单元3的一个单一输出时，不再需要将交替的信号提供至该测试单元3的所有输入，而仅需提供至对应于该特定输出的有效数量的输出数量。
为了作一利用，该测试单元3的输入所使用的测试图样由一个或多个次要图样所形成，特别是，该次要图样长度或这些次要图样的长度并不超过该测试单元3输出的最大或平均的有效数量；然后该测试图样缓存器2的输出连接至该测试单元3的输出，使得分别属于个别有效锥体5的测试单元3的输入能够参照于该测试图样输出缓存器2的移位方向而尽可能的紧密排列在一起，其中该测试图样输出缓存器2设计为一移位缓存器。因此，由于该测试图样输出缓存器2的连续加载，该次要图样或这些次要图样的个别位置将彼此相邻排列于该测试图样输出缓存器2输出的移位方向上；因此能够以仅可能短的次要图样来达成该有效锥体5的完全运用。在第1图的实施例中仅表示该测试单元3的输出与输入的一部份，事实上，该测试单元3的输入与输出的数量是在100甚或更大的范围中。该数字模块可更具有多个的测试单元3，其各分配有一测试图样输出缓存器2与一计算单元16，其分别连接至自测试单元1。
交替的测试图样的长度对应于测试图样3的输入数量，这些测试图样连续地加载该测试图样输出缓存器2，并于该自测试单元1内部产生，以测试在测试单元3内部的功能性组件。这些测试图样根据次要图样而产生，其中一测试图样可以部份或是完全地作为一特定次要图样的一周期性序列、或是也可以作为不同的次要图样的一序列；其本质上端视于该计算单元16所能够计算所使用至测试单元3输出的测试响应的周期率。
在该计算单元16能够计算该测试图样输出缓存器2每一移位周期上的测试响应的情形中，为了能够达成对该测试单元3输入使用的修饰、且能够因而在输出处设定一个变化的测试图样响应，将于以下加以考量。在这个情形中，可以连续加载不同的次要图样至该测试图样输出缓存器2，使得不同的测试图样能够连续迁移通过该有效锥体5的输入，这些移位运算继续执行直到最后一个次要图样已经完全移位经过该测试图样输出缓存器2；当然，在这个情形中，也可以依需要经常地重复一些或是全部的次要图样，举例而言，这样可使得各次要图样能够在同样处理下一个次要图样之前，就连续地二次加载于该测试图样输出缓存器2中。由于该次要图样的进一步重复并不会导致该测试单元3的输入的使用有所不同，因此一个次要图样权宜地尽可能重复，直到全部的测试图样输出缓存器2都已经充满此一次要图样为止。在此程序的测试图样输出缓存器2的每一移位周期中，可达成该测试单元3的一个修饰使用，且在该计算单元16的输入处可因此而获得一变化的测试响应；因此该计算单元16于该测试图样输出缓存器2的各移位周期中计算该测试单元3的测试响应。然后所获得的不同的测试响应由该计算单元16以损失加以压缩，以形成一数字数值的签署，此一签署从该计算单元16而被转换，特别是连续地转换，至该自测试单元1，使得当一数据函数加载该测试图样输出缓存器2时，后者能够确定在此一情形中所获得的信号是否指示了该测试单元3内部的功能性组件适当的功能；对于使用于该测试单元3的所选择序列而言，藉由一特定计算单元16与该测试单元3的适当功能所压缩而获得的该签署最好是事先决定并储存于该自测试单元1中；那么后者只需要去比较由该计算单元16与所储存的设定点签署所递送的签署，便能够确定该测试单元3在存在一匹配时是处于一个适当的状态。在该计算单元16内部的此一类型计算中，签署的形成以周期控制而产生，在该计算单元16内部的签署形成周期与该测试图样输出缓存器2的移位周期相同。
此外，在该测试图样输出缓存器2的每一移位周期中，计算单元16内部所产生的签署形成亦可具有多个周期；然不利的是，其将减缓数字模块的功能测试。在某些情形中，该计算单元16亦可设计为能够自我检查所获得的签署、或是所读入的测试响应，其相关于在测试单元3内部的功能性组件是否正确执行功能。
至于在计算单元16本身不能对测试响应执行任何压缩、而仅有一简单的移位缓存器连续转换该测试响应至自测试单元1的情形，将于下述说明中考量。在此一情形中，当该测试响应发生变化，便需要在一个修饰的测试响应产生之前，就首先将该计算单元16的全部内容转换至该自测试单元1中，否则信息将会遗失；这表示在每一次该测试单元3输入的请求产生变化时，所产生的测试响应必须完全转换至该计算单元16并完全读出。在此一情形中，其有助于该测试图样输出缓存器2在每一次完全读出该计算单元16的内容之前，就先完全加载一个新的测试图样，有利的是，每一个新的测试图样皆能够以一特定次要图样的一周期性序列而形成；这表示所存在的次要图样被连续使用以产生对应的测试图样，一部份、或特别是所有的测试图样都是一特定次要图样的一周期性序列。这些测试图样连续从自测试单元1被加载至测试图样输出缓存器2，该计算单元16接收了组合的测试响应并在该测试图样输出缓存器2已经加载该测试图样后，就将其转换至该自测试单元1。在这个情形中，测试图样的压缩发生于该自测试单元1中。
在上述例子中，次要图样可以藉由许多种不同方式产生；一方面中，用来储存所使用的次要图样的一内存可配置于该自测试单元1内部，该自测试单元1可进而包含一个数字计数器，其计数状态可使用作为次要图样；执行此方法所需要的花费特别少，且特别适合用于短次要图样中，可尝试使用其个别位置的所有组合。
第2图表示了根据本发明第二实施例的一数字模块；在此，自测试单元同样以1来表示；所欲测试的该数字模块的组件结合于一功能性组件区块11中。举例而言，其具有一个用以使用至在该功能性组件区块11内部的一测试单元3(图中未示)的测试图样输出缓存器2；该功能性组件区块11更包含了一个用来计算测试响应的计算单元(图中未示)。在该测试图样输出缓存器2、该测试单元、与该计算单元之间的交互作用如第一实施例所说明的方法而发生。
该自测试单元1的结构将于下述说明中讨论；其具有一次要图样移位缓存器15，其中测试图样能够根据所加载的次要图样的重复而产生；因此，该次要图样移位缓存器15在左侧具有一输入，而在右侧具有能够经由多任务器18反馈而加以控制的输出，因此，该次要图样移位缓存器15连接至该多任务器18，使得该多任务器18能够将该次要图样移位缓存器15的输出反向馈送至在该次要图样移位缓存器15内部的一可选择的移位组件。
为了产生一测试图样，该次要图样移位缓存器15加载一次要图样，并由该多任务器18设定至一个对应于该次要图样长度的周期；一旦该次要图样移位缓存器15在该移位方向中进一步运算，由于反馈的原因，则依所需经常地重复先前所加载的次要图样。以此方式所获得的该次要图样的周期性序列经由该次要图样移位缓存器的输出而加载至该测试图样输出缓存器2。一个配置于该自测试单元1内部的内存6可作为次要图样的来源；更可与该内存6的输出一起使用次要图样输入线17，而产生一多任务器7，使得无论是一个来自于该内存6的次要图样、或是经由该次要图样输入线17而来自于外部的所递送的一次要图样，都可以传送至该次要图样移位缓存器15中使用。
原则上，亦可以使用一反馈移位缓存器来取代该内存6而产生次要图样；移位缓存器输入接收在该输出与该移位缓存器的另一移位组件之间的一个异或运算结果，而该移位缓存器的状态则平行或连续转换至该次要图样移位缓存器15，作为一次要图样。
为了监控测试图样加载测试图样输出缓存器2的过程，可于该自测试单元1内部使用一个计数器10，其可向上计数在该次要图样移位缓存器15的输出处所谓移出的位；该自测试单元1更具有一测试控制区块8，其能够将该功能性组件区块11设定于测试模式。对于测试模式的此一设定而言，举例而言，在该功能性组件区块11内部特定的功能性组件可切换至一测试图样输出缓存器2、或是切换至一计算单元，亦可确认自测试所需要的连接。
该自测试单元1更包含了一测试响应转换区块9，其在所使用的计算单元需要转换控制时，用以控制一测试响应至一计算单元的转换。
接着，该数字模块的自测试的产生如下述说明。首先该自测试单元1利用该测试控制区块8而将该功能性组件区块11设定为测试模式，在藉由该多任务器7选择了所需要的次要图样来源后，一次要图样则经由该次要图样输入线17或是从该内存6而被加载该次要图样输出缓存器15中；所需要的周期则由该多任务器18以所使用的次要图样长度的函数而加以调整。接着，该次要图样移位缓存器15进一步运算于移位运算中，直到该测试图样输出缓存器2完全被该次要图样的一周期性序列所充满；此一程序藉由一计数器10的辅助而加以监测。接着，可藉由该测试响应转换区块9而将一个合适的控制指示送至该功能性组件区块11中，其中至少一测试响应接受至一计算单元。该测试响应的计算藉由一相配配置于该功能性组件区块11内部的计算单元而执行、或是在外部产生；因此，在该功能性组件区块11与该自测试单元1之间需使用一连接(图中未示)，经由该连接可将至少一测试响应转换至该自测试单元1中，以于该处执行计算；更可直接、或是藉由在该数字模块外部的该自测试单元1来读出至少一测试响应；而后者则特别适合于次要图样已经藉由次要图样输入线17而从外部递送的情形。
第3图表示本发明的一第三实施例，其中使用了共有三个测试单元3与三个测试图样输出缓存器2。在此一实施例中，这些测试图样输出缓存器2配置为移位缓存器，并设计为能够各具有一串联输出、一串联输入、一并联输出、与一并联输入。这些测试图样输出缓存器2的并联输入分别连接至测试单元3的一输出，使得该测试单元3的测试响应能够被接受至该测试图样输出缓存器2中；如上所述，这些测试图样输出缓存器的并联输出连接至该测试单元3的输入，以提供一测试图样；同样如上所述，这些串联输入连接至该自测试单元1，而这些串联输出连接至一计算单元4。在此一实施例中，各个测试图样输出缓存器2皆使用于一测试单元3输入的一测试图样以及监测该测试响应；然而，由于在这些测试图样输出缓存器2接受测试响应时，先前所包含于该测试图样输出缓存器2中的内容会被覆写，因此本实施例的优势在于能够这些测试图样输出缓存器2能够先将一个新的测试图样完全加载，然后再藉由适当的驱动这些测试图样输出缓存器2来接受组合的测试响应；有利的是，所加载这些测试图样输出缓存器2的这些测试图样是相同的，虽然有时不尽相同。
为了读出已被接受至这些测试图样输出缓存器2的该测试单元3测试响应，这些测试图样输出缓存器2于移位运算中操作，使得这些测试响应能够被连续转换至该计算单元4；在此例中，该计算单元4运算而使得在这些测试图样输出缓存器2的移位周期中的测试图样能够被转换至该计算单元4，该测试单元4则共同压缩了最近移位入的位。
第4图代表该计算单元4的一个可能结构。所表示的该计算单元4由一反馈移位缓存器所形成，该反馈移位缓存器包含了多个的个别移位组件12、或是个别缓存器12；在此例中，移位方向自左侧向右侧而形成。在此例中，表示于左侧的第一个别缓存器12输入接收了在最后一个个别缓存器12的输出与倒数第二个个别缓存器12的输出间的一个第一异或运算结果；该第一异或运算结果由一异或门13的辅助而产生，其两输入分别连接至最后一个与倒数第二个个别缓存器12的输出。亦可使用与连接互连于两个连续的个别缓存器12之间的异或门13，使得该个别缓存器12的输入能够接收在先前的个别缓存器12输出与一信号间的一个第二异或运算结果；该信号经由一输入线19而递送，并对应于所欲计算的信号。一测试单元的输出可直接连接至输入线19、或是用来接收测试响应与将该测试响应连续传送至计算单元的一测试单元的输出可连接至这些输入线19。在第4图所代表的类型中，举例而言，可根据第三实施例而在该数字模块中使用该计算单元4，在此例中，必须要在计算单元中使用许多输入线19，就像测试图样输出缓存器2一样。此外，亦可根据第一实施例而在数字模块中使用如第4图所表示的计算单元4，在此例中，必须将测试单元3的各个输出连接至该计算单元4地一输出线19。在第4图所表示的计算单元运算期间，需要确认这些个别缓存器12的至少一移位周期是在所使用至该输入线19的信号变化之后发生；这表示在根据第3图第三实施例的数字模块中使用该计算单元4时，这些个别缓存器12由测试图样输出缓存器2的各移位周期中的至少一周期所传送切换；当在一个根据第一实施例的数字模块中使用该计算单元4时，该计算单元的个别缓存器12同样需要由测试图样输出缓存器2的各移位周期中的至少一周期所传送切换。
由于反馈以及异或运算之故，以使用至这些输入线19的信号为其特征的一签署因此而以这些个别缓存器12初始状态与使用至这些输入线19的信号的一函数而形成；为了读出以此方式形成的签署，如第4图所表示的移位缓存器必须为可切换，使得这些个别缓存器12的内容能够在一特定时间被读出，特别是被连续读出。
第5图表示了根据本发明第四实施例的一数字模块；其与其它实施例之间在本质上的差异在于能够更快速的计算测试图样。正如同之前的实施例，测试图样以次要缓存器2的辅助而使用至测试单元3，在此情形中，四个测试单元3所使用的四个次要缓存器2串联互连，使得其能够形成一单一的大移位缓存器；四个测试单元3的输入皆使用至四个次要缓存器2，其设计为能够分别经由一并联的输入来接收测试单元的测试响应，在此例中，这些互连的次要缓存器2共同形成一个单一移位缓存器；下面所表示的次要缓存器2具有平行输入(图中未示)以使用于进一步的测试单元3。进而使用异或门13，并将其与这些次要缓存器12互连，使得各次要缓存器的输出连接至一异或门13的一第一输入，而其第二输入连接至一个以其第一输入来接收先前次要缓存器2的输出的异或门13的输出；而在测试图样移位经过这些个别缓存器2时，则有一个同时受到所有四个次要缓存器2作用的位序列出现在以其第一输入来接收移位方向上最后次要缓存器2的异或门13的输出处；因此，只要各短次要缓存器2的测试响应一完全移位出该次要缓存器2，就可以获得一个考虑了所有个别缓存器2的测试响应的签署，这特别适于长测试响应的计算，其中，用于保持一个长测试响应的缓存器更分为多个缓存器2，在其连接点处则连接有异或门的附加电路。例如在第4图中所描述的一个传统的计算单元4，可连接至最后异或门的输出，并同时用于计算或压缩来自具有额外异或门的个别缓存器2输出的信号。
第6图表示了根据本发明第五实施例的一数字模块；其基本特征可发现于该功能性组件区块11，其具有同样用于保持测试响应的多个测试图样输出缓存器2。一反馈移位缓存器14连接至各测试图样输出缓存器2的左侧，所有的反馈移位缓存器14藉由多任务器7的辅助而连接在一起，以形成一移位缓存器。各多任务器7设计为能够将一反馈移位缓存器14的输入连接至反馈移位缓存器14的输出、或是连接至一个先前的反馈移位缓存器14的输出；对第一反馈移位缓存器14而言，该多任务器7可将其输入连接至该反馈移位缓存器14的输出、或是连接至该自测试单元1的一个次要图样输出。藉由此一配置的辅助，可根据在该功能性组件区块11内部的次要图样而产生测试图样，由于多个反馈移位缓存器14的存在，在此一情形中便可根据不同的次要图样而同时产生不同的测试图样；举例而言，这适合于由于不同的测试单元3而使得测试图样输出缓存器2加载不同测试图样的情形。该自测试单元1包含了一次要图样移位缓存器15与一个用于保持次要图样范围的内存6，该次要图样移位缓存器15将一次要图样连续转换至该功能性组件区块11。
测试图样输出缓存器2的输出连接至一计算单元4的输入，以产生所有测试图样连续移位出该测试图样输出缓存器2的一签署，其为了如前述的计算这些测试响应的目的。
为了加载这些测试输出图样输出缓存器2，首先驱动多任务器7，使其将这些反馈移位缓存器14的输入分别连接至先前反馈移位缓存器的输入、或连接至该次要图样移位缓存器15。此一阶段藉由次要图样移位缓存器15的辅助，将一个次要图样从该内存6经由第一多任务器7而加载该第一反馈移位缓存器14；接着，无论是相同的次要图样、或是另一个次要图样，皆可由于所有反馈移位缓存器14最后皆由一次要图样充满之故，而重复反向移位；在此例中，该反馈移位缓存器14可由该次要图样移位出该次要图样移位缓存器15的一函数，而以任何、以及不同的次要图样所充满。当这些反馈移位缓存器14已被所欲的次要图样充满时，则驱动这些多任务器7，使其能够将这些反馈移位缓存器14的输入连接至其输出，使其于反馈运算中操作，且藉此而周期性地重复所加载的次要图样，并将其加载至所对应的测试图样输出缓存器2；在此例中，该自测试单元1可同样包含了多种其它组件(图中未示)，其为执行该数字模块的自测试所需要，并已结合了其它实施例而描述。
【组件符号说明】
1      自测试单元
2      测试图样输出缓存器
3      测试单元
4      计算单元
5      锥体
6      内存
7      多任务器
8      测试控制区块
9      测试响应转换区块
10     计数器
11     功能性组件区块
12     个别缓存器
13     异或门
14     反馈移位缓存器
15     次要图样移位缓存器
16     计算单元
17     次要图样输入线
18     多任务器
19     输入线

Claims (45)

1.一种具有功能性组件的数字模块，该功能性组件中的至少一部份被指定到至少一具有输入与输出的测试单元，至少一测试图样输出缓存器将一测试图样应用至该至少一测试单元的输入，以及一自测试单元被用于控制该测试图样输出缓存器并将具有数字数值形式的至少一测试图样加载到该测试图样输出缓存器，其特征在于：
该自测试单元乃被配置为能够产生测试图样以作为一次要图样的周期性序列，其具有数字数值的形式，
该测试图样的一最大周期乃针对该测试单元的一特定输出而被定义为测试单元输入的至少一有效数量的函数，该有效数量为在该测试单元中对该测试单元特定输出具影响的输入数量，而该测试单元特定输出仅受这些输入变化影响。
2.如权利要求1的数字模块，其特征在于：
该数字模块具有至少一计算单元，用以计算应用至该至少一测试单元输出的一测试图样响应。
3.如权利要求2的数字模块，其特征在于：
该数字模块具有至少一测试响应读取缓存器，其连接至该测试单元输出，并设计为至少在该数字模块的一测试模式中，能够接收应用至该测试单元输出的一测试响应，并将其连续传送至该计算单元。
4.如权利要求3的数字模块，其特征在于：
该数字模块具有的功能性组件为缓存器，且其被设计为能够从该自测试单元切换至该至少一测试响应读取缓存器。
5.如权利要求3的数字模块，其特征在于：
该自测试单元被设计以便完全将一新测试图样加载到该测试图样输出缓存器，并接着驱动这些测试响应读取缓存器以接收该测试响应。
6.如权利要求3的数字模块，其特征在于：
该测试响应读取缓存器是由一测试图样输出缓存器所形成，其具有与一测试单元的输出相连接的输入。
7.如权利要求3的数字模块，其特征在于：
该测试响应读取缓存器是一被细分为个别移位缓存器的移位缓存器，且其乃被设计为连续传送在该移位缓存器移位方向上的最后个别移位缓存器的一输出信号与至少一个其它个别移位缓存器的一输出信号间的一异或运算的结果至该计算单元。
8.如权利要求2的数字模块，其特征在于：
该计算单元是一个反馈移位缓存器，其包含了多个个别缓存器且其输入乃接收在该移位缓存器移位方向上的最后个别移位缓存器输出与至少一其它个别移位缓存器输出间的一第一异或运算结果，至少一个个别缓存器的输入乃接收在该第一异或运算结果或是前一个别缓存器的输出与一测试单元输出信号间的至少一第二异或运算的结果，而在该移位方向上的该第一个别缓存器中的输入乃接收在该第一异或运算的结果与一测试单元输出信号间的另一个异或运算的结果。
9.如权利要求1的数字模块，其特征在于：
该测试图样输出缓存器为一移位缓存器，其被设计，以使至少一测试图样能够从该自测试单元被连续加载到该测试图样输出缓存器。
10.如权利要求1的数字模块，其特征在于：
该数字模块所具有的功能性组件为缓存器，且其被设计为能够藉由该自测试单元而切换至该至少一测试图样输出缓存器。
11.如权利要求1的数字模块，其特征在于：
该自测试单元具有一内存，且其被设计为能够藉由一个储存于该内存的次要图样形成该测试图样，以作为具有一可变周期的次要图样的一周期序列。
12.如权利要求1的数字模块，其特征在于：
该自测试单元具有一计数器，并被设计为能够于上传及/或下载计数方向中操作该计数器，并藉由一作为次要图样的该计数器的计数器状态而形成该测试图样。
13.如权利要求1的数字模块，其特征在于：
该数字模块具有多个测试图样输出缓存器，并被设计为能将相同的测试图样同时加载到这些测试图样输出缓存器。
14.如权利要求1的数字模块，其特征在于：
该数字模块具有至少一反馈次要图样移位缓存器，其能够被加载一次要图样，并设计为能够连续输出该测试图样以作为该次要图样的一周期性序列。
15.如权利要求14的数字模块，其特征在于：
该反馈次要图样移位缓存器乃被设计为能够以具有一可变周期的该次要图样的一周期性序列来输出该测试图样。
16.如权利要求14的数字模块，其特征在于：
该反馈次要图样移位缓存器乃被包含于该自测试单元中。
17.如权利要求14的数字模块，其特征在于：
至少一些这些测试图样输出缓存器能够被切换为该反馈次要图样移位缓存器。
18.如权利要求14的数字模块，其特征在于：
一部分的测试图样输出缓存器形成了该反馈次要图样移位缓存器。
19.如权利要求1的数字模块，其特征在于：
该测试图样输出缓存器与该测试单元互连，使得该测试单元特定输出仅受该测试单元的输出变化影响，这些输出乃尽可能接近关于该测试图样输出缓存器的输出次序。
20.如权利要求1的数字模块，其特征在于：
该测试单元乃设计，以致于针对该测试单元输出的该测试单元输入的有效数量能够尽可能地小，该有效数量为在该测试单元中对该测试单元特定输出具影响的输入数量，而该测试单元特定输出仅受这些输入变化的影响。
21.如权利要求1的数字模块，其特征在于：
该数字模块具有该自测试单元的输出控制线，而该自测试单元乃设计为能够藉由通过这些控制线而输入的指示辅助来控制。
22.一种具有功能性组件的数字模块，该功能性组件中的至少一部份被指定到至少一具有输入与输出的测试单元，至少一测试图样输出缓存器具有一并联输出以将一测试图样应用至该至少一测试单元的输入，至少一计算单元，用以计算所应用至该至少一测试单元的输出的一测试图样响应，以及一个自测试单元是用于控制该至少一测试图样输出缓存器与该计算单元，并将具有二进制数值形式的至少一测试图样加载到该测试图样输出缓存器，其特征在于：
该自测试单元被配置为能够产生测试图样以作为至少一次要图样的一序列，其可选自一次要图样清单，该测试图样输出缓存器为一移位缓存器，其能够连续地以该测试图样加载，且该计算单元乃被设计为能够计算每一周期的测试图样响应，其中该测试图样的一个新的部分被加载到该测试图样输出缓存器，
该次要图样的最大长度是针对该测试单元的一特定输出的一测试单元输入的至少一有效数量的函数，该有效数量为在该测试单元中数量变化会对该测试单元特定输出具影响的输入数量，而该测试单元特定输出仅受这些输入变化影响。
23.如权利要求22的数字模块，其特征在于：
该计算单元是一个反馈移位缓存器，包含了多个个别缓存器且其输入在该移位缓存器移位方向上的最后个别移位缓存器输出与该移位缓存器的至少一其它个别移位缓存器输出间接收一第一异或运算结果。
24.如权利要求22的数字模块，其特征在于：
该数字模块所具有的功能性组件为缓存器，且其被设计为能够藉由该自测试单元而切换为该至少一测试图样输出缓存器。
25.如权利要求22的数字模块，其特征在于：
该自测试单元具有一内存，且其被设计为能够藉由储存于该内存的次要图样来形成该测试图样。
26.如权利要求22的数字模块，其特征在于：
该自测试单元具有一计数器，并被设计为能够于上传及/或下载计数方向中操作该计数器，并藉由该计数器的计数器状态而形成该测试图样。
27.如权利要求22的数字模块，其特征在于：
该数字模块具有多个测试图样输出缓存器，并被设计为能将相同的测试图样同时加载到这些测试图样输出缓存器。
28.一种用以测试数字模块的方法，该数字模块具有功能性组件，其中至少一部份该功能性组件乃被指定到至少一个具有输入与输出的测试单元，至少一测试图样输出缓存器具有一并联输出以将一测试图样应用至该至少一测试单元的输入，以及一自测试单元用于控制该测试图样输出缓存器并将具有数字数值形式的一测试图样加载到该测试图样输出缓存器，其特征在于：
产生该测试图样缓存器以作为一次要图样的一周期性序列，其同样为数字数值形式，
其中该至少一测试图样缓存器乃以一测试图样加载，且该至少一测试单元对该测试图样的响应行为乃被计算，
该测试图样的一最大周期乃针对该测试单元的一特定输出而被定义为测试单元输入的至少一有效数量的函数，该有效数量为在该测试单元中对该测试单元特定输出具影响的输入数量，而该测试单元特定输出仅受这些输入变化影响。
29.如权利要求28的方法，其特征在于：
为了在一具有多个个别缓存器的反馈移位缓存器中计算一测试图样响应，在该移位方向上的最后个别移位缓存器的输出与该移位缓存器的至少一其它个别移位缓存器的输出间的一第一异或运算结果乃被应用至该移位缓存器的输入，至少一个别移位缓存器的输入乃接收在该第一异或运算结果或是前一个别缓存器的输出与一测试单元的一输出信号间的至少一第二异或运算的结果，而在该移位方向上的第一个别缓存器中的输入乃接收在该第一异或运算结果与一测试单元的一输出信号间的另一个异或运算结果，以致于一签署乃以该测试单元的至少一输出的函数形式形成于该反馈移位缓存器中。
30.如权利要求28的方法，其特征在于：
一应用至该至少一测试单元输出的测试图样响应乃藉由测试图样读取缓存器的辅助而在一特定时间被接受，并被连续地传送至一计算单元以供计算。
31.如权利要求30的方法，其特征在于：
该测试图样读取缓存器乃由一测试图样输出缓存器所形成，当该测试图样响应被接受时，该测试图样输出缓存器的内容乃被覆写至一测试图样响应读取缓存器。
32.如权利要求31的方法，其特征在于：
该数字模块的各测试图样输出缓存器皆能用来将一测试图样应用至该至少一测试单元的输入，并可用来作为一测试图样响应读取缓存器。
33.如权利要求28的方法，其特征在于：
一被使用至该至少一测试单元输出的测试图样响应乃藉测试图样读取缓存器的辅助而在一特定时间被接受，并连续传送至一计算单元以供计算，且一测试单元的这些测试图样响应乃藉由该测试图样读取缓存器连续地传送至该反馈移位缓存器以作为签署形成，为了用以计算该测试图样读取缓存器的连续输出周期率与该反馈移位缓存器的连续移位周期率相同。
34.如权利要求28的方法，其特征在于：
该至少一测试单元的测试图样响应行为乃由电子束测试方法来计算。
35.一种用以测试一数字模块的方法，该数字模块具有功能性组件，且其中这些功能性组件被指定到至少一具有输入与输出的测试单元，且至少一测试图样输出缓存器具有一平行输出以将一具有数字数值形式的测试图样应用至该至少一测试单元的输入，该测试图样输出缓存器被设计为一移位缓存器，其特征在于：
测试图样连续地被加载到该测试图样输出缓存器，而一应用至该至少一测试单元输出的测试图样响应乃于每一周期中计算，其中该测试图样的一位乃被加载到该测试图样输出缓存器，该测试图样为至少一次要图样的一序列，该至少一次要图样可从一次要图样清单中选出，
该测试图样的一最大周期乃针对该测试单元的一特定输出而被定义为测试单元输入的至少一有效数量的函数，该有效数量为在该测试单元中对该测试单元特定输出具影响的输入数量，而该测试单元特定输出仅受这些输入变化影响。
36.如权利要求35的方法，其特征在于：
为了在一具有多个个别缓存器的反馈移位缓存器中计算一测试图样响应，在该移位方向上的最后个别移位缓存器的输出与该移位缓存器的至少一其它个别移位缓存器的输出间的一第一异或运算结果乃被应用至该移位缓存器的输入，至少一个别移位缓存器的输入乃接收在该第一异或运算结果或是前一个别缓存器的输出与一测试单元的一输出信号间的至少一第二异或运算的结果，而在该移位方向上的第一个别缓存器中的输入乃接收在该第一异或运算结果与一测试单元的一输出信号间的另一个异或运算结果，以致于一签署乃以该测试单元的至少一输出的函数形式形成于该反馈移位缓存器中。
37.如权利要求36的方法，其特征在于：
一应用至该至少一测试单元输出的测试图样响应乃藉由测试图样读取缓存器的辅助而在一特定时间被接受，并被连续地传送至一计算单元以供计算。
38.如权利要求37的方法，其特征在于：
该测试图样读取缓存器乃由一测试图样输出缓存器所形成，当该测试图样响应被接受时，该测试图样输出缓存器的内容乃被覆写至一测试图样响应读取缓存器。
39.如权利要求38的方法，其特征在于：
该数字模块的各测试图样输出缓存器皆能用来将一测试图样应用至该至少一测试单元的输入，并可用来作为一测试图样响应读取缓存器。
40.如权利要求36的方法，其特征在于：
一被使用至该至少一测试单元输出的测试图样响应乃藉测试图样读取缓存器的辅助而在一特定时间被接受，并连续传送至一计算单元以供计算，且一测试单元的这些测试图样响应乃藉由该测试图样读取缓存器连续地传送至该反馈移位缓存器以作为签署形成，为了用以计算该测试图样读取缓存器的连续输出周期率与该反馈移位缓存器的连续移位周期率相同。
41.如权利要求35的方法，其特征在于：
该至少一测试单元的测试图样响应行为乃由电子束测试方法来计算。
42.一种用以测试数字模块的装置，该数字模块具有指定到至少一具有输入与输出的测试单元的功能性组件，至少一测试图样输出缓存器具有一并联输出以将一测试图样应用至该至少一测试单元输入，至少一读取或计算单元乃分别用于读取或计算所应用至该至少一测试单元输出的一测试图样响应，以及一自测试单元乃用于控制该测试图样输出缓存器与该计算或读取单元，并将具有数字数值形式的至少一测试图样加载到该测试图样输出缓存器，该装置具有一数据处理工具以产生测试数据，以及一测试图样转换单元，其设计为能够将测试图样转换至该数字模块，以加载到该至少一测试图样输出缓存器，其特征在于：
该测试图样是至少一次要图样的序列，其可选自一次要样本清单或是一次要图样的一周期性序列，该次要图样同样为一数字数值形式，且该装置被设计为能够使该数据处理工具产生至少一次要图样以作为测试图样数据，并将其转换至该测试图样转换单元，而该测试图样转换单元从接收自该数据处理单元的至少一次要图样产生该测试图样以加载到该数字模块。
43.如权利要求42的装置，其特征在于：
该测试图样转换单元是一针板，其具有接触引脚以接触在该数字模块上的接触点。
44.一种用以测试如权利要求1至27中任一项的数字模块的装置，其特征在于：
该装置乃被设计为能够为了在该数字模块内产生测试图样而转换控制指令以产生至少一次要图样，或是控制指令，以从所储存的次要图样中选择至少一次要图样、或是经由数字模块的输出控制线而将至少一次要图样转换至该数字模块内的自测试单元(1)。
45.一种用以产生如权利要求1至27中任一项的数字模块的方法，其包括：
提供一自测试单元来产生测试图样以作为一次要图样的周期性序列，该次要图样具有数字数值的形式，
针对一测试单元的一特定输出，定义该测试图样的一最大周期为该测试单元输入的至少一有效数量的函数，该有效数量为在该测试单元中对该测试单元特定输出具影响的输入数量，且该测试单元特定输出仅受这些输入变化影响。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10221611B4 (de) 2002-05-15 2013-01-24 Infineon Technologies Ag Digitalbaustein mit einer Selbsttestfunktion
DE102004044813A1 (de) * 2004-09-16 2006-03-23 Robert Bosch Gmbh Verfahren zum Testen eines integrierten Schaltkreises
US7533314B2 (en) * 2006-08-10 2009-05-12 Microsoft Corporation Unit test extender
US7941679B2 (en) * 2007-08-10 2011-05-10 Atrenta, Inc. Method for computing power savings and determining the preferred clock gating circuit of an integrated circuit design
US8868992B2 (en) * 2009-12-31 2014-10-21 Intel Corporation Robust memory link testing using memory controller

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7137048B2 (en) * 2001-02-02 2006-11-14 Rambus Inc. Method and apparatus for evaluating and optimizing a signaling system
US5187712A (en) * 1990-02-26 1993-02-16 At&T Bell Laboratories Pseudo-exhaustive self-test technique
US5278842A (en) * 1991-02-04 1994-01-11 International Business Machines Corporation Delay test coverage enhancement for logic circuitry employing level sensitive scan design
US5309447A (en) * 1991-06-03 1994-05-03 At&T Bell Laboratories Space compression technique for pseudo-exhaustive self-testing of digital electronic circuits
JP2584172B2 (ja) * 1991-08-23 1997-02-19 インターナショナル・ビジネス・マシーンズ・コーポレイション デイジタル試験信号発生回路
JPH0764817A (ja) * 1993-08-30 1995-03-10 Mitsubishi Electric Corp 故障検出システム
US5414716A (en) * 1993-09-22 1995-05-09 Mitsubishi Electronic Research Laboratories, Inc. Weighting system for testing of circuits utilizing determination of undetected faults
US5617531A (en) * 1993-11-02 1997-04-01 Motorola, Inc. Data Processor having a built-in internal self test controller for testing a plurality of memories internal to the data processor
US6061818A (en) * 1997-05-08 2000-05-09 The Board Of Trustees Of The Leland Stanford Junior University Altering bit sequences to contain predetermined patterns
US6201829B1 (en) * 1998-04-03 2001-03-13 Adaptec, Inc. Serial/parallel GHZ transceiver with pseudo-random built in self test pattern generator
US6370664B1 (en) * 1998-10-29 2002-04-09 Agere Systems Guardian Corp. Method and apparatus for partitioning long scan chains in scan based BIST architecture
US6668347B1 (en) * 2000-05-08 2003-12-23 Intel Corporation Built-in self-testing for embedded memory
US6782501B2 (en) * 2001-01-23 2004-08-24 Cadence Design Systems, Inc. System for reducing test data volume in the testing of logic products
US6769084B2 (en) * 2001-03-13 2004-07-27 Samsung Electronics Co., Ltd. Built-in self test circuit employing a linear feedback shift register
US6782515B2 (en) * 2002-01-02 2004-08-24 Cadence Design Systems, Inc. Method for identifying test points to optimize the testing of integrated circuits using a genetic algorithm
US6807646B1 (en) * 2002-03-04 2004-10-19 Synopsys, Inc. System and method for time slicing deterministic patterns for reseeding in logic built-in self-test
JP2003332443A (ja) * 2002-05-08 2003-11-21 Toshiba Corp 半導体集積回路とその設計支援装置およびテスト方法
DE10221611B4 (de) 2002-05-15 2013-01-24 Infineon Technologies Ag Digitalbaustein mit einer Selbsttestfunktion
US7234092B2 (en) * 2002-06-11 2007-06-19 On-Chip Technologies, Inc. Variable clocked scan test circuitry and method
US6920597B2 (en) * 2002-07-31 2005-07-19 Thomas Hans Rinderknecht Uniform testing of tristate nets in logic BIST
US20040193986A1 (en) * 2003-03-31 2004-09-30 Canagasaby Karthisha S. On-die pattern generator for high speed serial interconnect built-in self test

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
BUILT-IN GENERATION OF WEIGHTED TESTSEQUENCE FOR SYNCHRONOUS SEQUENTIALCIRCUITS. IRITH POMERANZ.CONFERENCE PROCEEDINGS. 2000
BUILT-IN GENERATION OF WEIGHTED TESTSEQUENCE FOR SYNCHRONOUS SEQUENTIALCIRCUITS. IRITH POMERANZ.CONFERENCE PROCEEDINGS. 2000 *

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