CN1005231B - 产生与被驱动体角位移有关的脉冲串的脉冲发生器 - Google Patents

Abstract

一脉冲发生器含一将机械运动转为调相信号的转换器，一提供激励信号以载调相信号至转换器的激励信号发生器，一时钟脉冲发生器，一对转换器调相信号进行波形整形的整形电路，一接收表时间间隔时钟脉冲的计数器，它表示处于逻辑高或低位的整形电路输出长于还是短于激励信号周期，一计数脉冲发生器，一整形电路输出为连续逻辑高或低时允许计数脉冲进入冲数器直至其对应时间间隔的计数内容被预置时止的门电路，一发出计数器计数的计数脉冲作为系列脉冲的输出门电路。

Description

产生与被驱动物体角位移有关的脉冲串的脉冲发生器

本发明涉及一种脉冲发生器，具体的说，是涉及一种脉冲发生器电路，该电路利用一分相器产生一系列的由角位移确定的脉冲。

利用一组分相器来产生一系列脉冲的常用脉冲发生器按下列方式工作：用一分频计数器从时钟脉冲产生一正弦或矩形波激励电压信号;把激励电压信号提供给分相器的初级绕组;用一计数器来计录参考信号和分相器的次级绕组产生的输出之间的相位差;在一定时间从计数器发出输出信号。

附图中的图1和图2分别以框图的形式和脉冲发生器电路的信号的波形来说明现有技术脉冲发生器电路。如图1所示，一个被加到分相器的初级绕组的输入信号Sinωt和由分相器的次级绕组产生的一相位调制输出信号Sin（ωt+θ）被加到比较器21，该比较器产生一相位差信号PH。相位差信号PH和参考时钟脉冲CP被送到一“与”门22，该“与”门产生一输出CPH给计数器23，以对被送来的脉冲进行计数。计数器23的计数值由自锁电路24锁住，该自锁电路将并行信号传输到一并-串转换器电路25，以把该并行信号转换成一系列的串行脉冲输出。

图2所示为加给分相器初级绕组的输入信号的波形、分相器的次级绕组产生的输出信号的波形、和比较器21的输出的波形、以及“与”门22的输出的波形的图。更准确地说，图2（A）说明了加到分相器初级绕组的激励信号Sinωt与分相器的次级绕组产生的相位调制信号Sin（ωt+θ）之间的相位差。图2（B）所示是从比较器21输出的信号PH，即由该相位差确定的矩形波信号。图2（C）所示的是在矩形波信号PH的高电平期间产生的参考时钟脉冲。根据图1和图2所示的一般通常的装置，产生的角位移θ是绝对角位移。因此，如果时钟脉冲的频率提高，则自锁电路24的输出行的数量也将增加，结果导致一复杂的电路装置。从并行输出到串行输出的转换，要求通过特殊的处理电路或转换器电路来实现。由于并-串转换器电路的转换速度是有限的，那么如果要实现较高速度工作，则构成脉冲发生器电路的代价是相当高的。

本发明的一般目的是提供一种脉冲发生器电路，该电路能将一分相器的输出信号直接转换成一脉冲序列，而不需要特殊的处理电路，该电路可以廉价的制造，还可以直接地连接到为和脉冲发生器一起使用而设计的装置上，如数字控制装置上。

根据本发明提供的脉冲发生器包括一驱动部分;一与驱动部分耦合的转换器，用来将其机械运动转换成相位调制信号;一激励信号产生装置，用来向转换器提供一激励信号作为相位调制信号的载波，一时钟脉冲发生器装置，用来产生一系列时钟脉冲;一波形整形装置，用来对转换器产生的相位调制信号的波形进行整形;一计数装置，用来接收时钟脉冲以形成一代表时间间隔的计数内容，通过这个时间间隔的计数，波形整形装置输出为高逻辑状态或低逻辑状态的时间长于或短于激励信号的相应周期;一计数脉冲发生器装置，用来产生计数脉冲;一门电路装置，该门装置允许计数脉冲进入计数器装置，一直到在波形整形装置的输出处于它的随后的逻辑状态时具有与时间间隔相对应的计数内容的计数器装置被初始化，则该门装置不允许计数脉冲进入计数器装置;一输出门装置，用来允许由计数器计数的计数脉冲作为一系列串行脉冲输出。

本发明的上述目的和其他目的、特点及优点，将从下面结合附图的说明中变得更加清楚，附图中通过所示的例子给出了本发明的一最佳实施例。

图1是一般电路装置的方框图，该装置用来把一相位调制信号变换为一系连串行脉冲;

图2是图1所示的电路装置中信号的波形图;

图3是根据本发明的脉冲发生器电路的方框图;

图4A是详细示出图3脉冲发生器电路的门电路的方框图;

图4B是图4A所示的门电路输出的逻辑说明表;

图5是当分相器从一停止位置逆时针方向旋转时，图3的脉冲发生器电路所产生的信号的时序图;

图6是当分相器从该停止位置顺时针方向旋转时，图3中的脉冲发生器电路所产生的信号的时序图。

在叙述本发明的一实施例之前，下面首先讨论一下用于测量角位移的分相器的原理。

假设一参考时钟脉冲有一周期△T，一用来计数参考时钟脉冲的分频计数器具有一分频率n。以角速ωo转动的分相器的一个循环周期内的转动速度，等于当分相器静止时它的时间周期T和它转动时它的时间周期TT之间的差△TT。更准确地说，分相器的输出电压可以表示为：

ER＝Sin（ωt+θ）

由于 ω＝2π/n△T，θ＝ωot

ER＝Sin（ω+ωo）t

因为当分相器以角速度ωo旋转时，它的周期是2π/（ω+ωo），分相器在一个周期的角位移θ由下式给出;

θ＝ωoTT＝ωo·2π/（ω+ωo） （1）

从等式（1），我们得到：

2π/（ω+ωo）＝（2π-θ）/ω （2）

当分相器在静上状态时的周期和在它以角速度ωo旋转时的周期之间的差是：

△TT＝2π/ω-2π/（ω+ωo） （3）

把等式（2）代入等式（3），便得出：

△TT＝θ/ω （4）

由于 ω＝2π/n△T，

△TT＝n△T·θ/2π （5）

输出脉冲的数量OP可由以△T计算△TT得到，并由下式表示：

OP＝△TT/△T＝n·θ/2π （6）

等式（6）表明通过分别记录分相器在静止时和转动时的时间周期之差，该输出脉冲的数目可以表达成与角位移θ成正比例，并且与角速度ωo无关。

现在叙述一个根据上述原理的本发明的实施例。

图3以框图形式示出一根据本发明的脉冲发生器电路。该脉冲发生器电路包括一时钟脉冲发生器31，用来产生具有5MHZ频率的时钟脉冲CP1，例如，该时钟脉冲是通过第一分频计数器32来分频的。第一分频计数器32将一输出信号供给激励电路33，该激励电路激励分相器35的初级绕组。激励电路33把正弦波激励信号Sinωt和Cosωt分别提供给初绕组35a和35b。

分相器35有一次级绕组35c，它感应并将一含有分相器转子的角位移信息的相位调制信号Sin（ωt+θ）提供给波形整形电路36。波形整形电路36将相位调制信号Sin（ωt+θ）的波形整形，产生一矩形波信号RE。信号RE被加到计数式触发器38的T输入端，该计数式触发器从它的输出端Q和Q分别产生信号REA和REA。

脉冲发生器电路还包括一第二分频计数器37，用来对参考时钟脉冲信号CP1分频，以产生一具有选择频率高于第一分频计数器32输出的频率的信号CP2。然而，第二分频计数器37可以省去，且参考时钟脉冲CP1可以直接供给门电路40。

门电路40用来控制被计数的输入脉冲提供给可逆计数器41。更准确地说，参考时钟脉冲信号CP1、从第二分频计数器37输出的CP2和从计数式触发器38的Q端输出的REA被提供给门电路40，门电路40还被提供了来自可逆计算器41的进位信号CA1和借位信号BO1，及来自预置电路39的清除信号CL1。

触发器38输出端Q和Q的输出REA和REA，被加到预置电路39。预置电路39响应信号REA而发出一装载信号LD1，利用该信号将一定量的数值装入可逆计数器41从而使其初始化。从触发器38输出端Q输出的REA、参考时钟脉冲信号CP1、第二分频计数器37输出的CP2、从预置电路39输出的清除信号CL2、以及从可逆计数器45输出的进位和借位信号CA2和BO2被加到门电路44上。

预置电路39响应信号REA而提供一装载信号LD2，利用该信号将一定量的数值装入可逆计数器45从而使其初始化。

门电路40分别把脉冲信号CP3，CP4供给可逆计数器41的U计数端和D计数端。同样，门电路44分别把脉冲信号CP5，CP6供给可逆计数器45的U计数端和D计数端。门电路40，44分别发出信号A，A′，给“或”门42，该“或”门例如产生一相应于分相器35顺时针旋转时的角位移θ的一系列串行脉冲输出信号Q1A。同样，门电路40，44分别发出信号B，B′，给“或”门43，该“或”门43例如产生相应于分相器35逆时针旋转时的角位移的一系列串行脉冲输出信号Q1B。

图3的脉冲发生器电路还包括一波形整形电路100，用于对从激励电路33输出的激励信号Sinωt的波形进行整形。波形整形电路100产生一如图5和图6中所示的输出信号Ref（将在下面给予说明）。很明白，利用信号Ref便于图5和图6的时序图中的波形之间的比较。

在图3的电路装置中，参考时钟脉冲信号CP1的频率最好选择为5KHz，从第二分频计数器37输出的CP2的频率选择为125KHz。响应由预置电路39提供的装载信号LD1，在可逆计数器41中预置一数值1000。数值1000相应于在第一分频计数器32的分频输出的一个周期内存在的参考时钟脉冲CP1的数量。

当触发器38的Q端输出信号REA是高电平时，预置电路39提供装载信号LD1给可逆计算器41来向该计数器预置数值1000。

预置电路39还提供清除信号CL1给门电路40，继而该门电路40把参考时钟脉冲CP1作为信号CP4提供给可逆计数器41的D计数端。在信号REA是高电平时，可逆计数器41连续地对所提供的脉冲进行计数。当信号REA变为低电平时，门电路40停止对可逆计数器41供给参考时钟脉冲CP1。假如可逆计数器41的计数在信号REA变为低电平时不为零，那么门电路40把从第二分频计数器37输出的信号CP2或是供给可逆计数器41的U计数端，或是供给它的D计数端以便来清除可逆计数器41的计数。可逆计数器41的计数是否为零，可以由门电路40根据产生借位信号BO1或进位信号CA1来确定。当可逆计数器41产生进位信号CA1或借位信号BO1时，门电路40停止接收从第二分频计数器37输出的信号CP2。从门电路40输出的信号A与第二分频计数器37的输出CP2同步产生。信号A对应于加到可逆计数器41的D计数端的信号CP2的脉冲数量。信号B对应于加到可逆计数器41的U计数端的信号CP2的脉冲数量。门电路44和可逆计数器45响应Q端输出信号REA以与上述相同的方式工作。这样，门电路40，44按信号REA，REA交替产生的情况而交替地进行工作。

因此，门电路44产生的信号A′和门电路40产生的信号A，以半周交替的形式加到“或”门42，使其发出信号Q1A。同样，响应于信号REA，产生信号B，B′使“或”门43发出信号Q1B。

图4A所示是门电路40的详细情况。参考时钟脉冲信号CP1和信号REA加到一“与”门51上，该“与”门51发出一输出信号给“或非”门52的一输入端。信号REA通过一反相器53也加到一“与”门54上，该“与”门发出信号A给“或非”门52的另一个输入端。“或非”门52产生信号CP4。当信号REA是高电平并且从可逆计数器41没有输出借位信号时，从“与”门54发出的信号A与从第二分频计数器37输出的CP2是一样的。借位信号BO1被加到一计数式触发器55的T输入端，该触发器发出Q输出给“与”门54。当给出借位信号BO1和信号REA以及没有进位信号CA1时，从“与非”门57发出的输出信号CP3与从第二分频计数器37输出的CP2是同步的。“异或”门58通过异或信号CP3和进位信号CA1产生信号B。

当没有信号A时，由“或非”门52供给的一信号CP4等于参考时钟脉冲信号CP1。图4B示出信号A、B、CP3和CP4的逻辑表示。

图5是图3的电路装置中信号的时序图。为了较易理解，时序图示出在分相器的激励频率的一个周期内的十个参考时钟脉冲CP1，且从第二分频计数器37输出的CP2的频率是参考时钟脉冲信号CP1的频率的一半。假定分相器从时间t₀到时间t₁是静止状态，并且从时间t₁到时间t₂和时间t₃逆时针旋转。

到时间t₁，加到门电路40的信号REA保持高电平，并且可逆计数器41倒着对时钟脉冲CP1计数，由于可逆计数器41由装载信号LD1初始被设置为9，因此加在可逆计数器41的D计数端的信号CP4按照顺序8，7，6，5，4，3，2，1，0，9依次被倒着计数。当最后一个时钟脉冲被送来时，可逆计数器41产生一借位信号BO，该借位信号能够使得门电路40停止接收脉冲信号CP1。从时间t₁到时间t₂期间，信号REA是低电平，所以信号REA是高电平。现在门电路44把时钟脉冲CP1供给可逆计数器45的D计数端。因为分相器已开始逆时针旋转，所以在信号REA保持高电平时，有14个时钟脉冲被加到可逆计数器45上，因此，如图5所示，可逆计数器45对脉冲倒着记数到5。虽然借位信号BO2在计数9时产生，但是由于信号REA保持高电平，所以可逆计数器45继续倒着对脉冲记数。从时间t₂到t₃这段时间，分相器降低了旋转速度。在这段时间间隔里，信号REA是高电平，能使门电路40提供13个时钟脉冲给可逆计数器41的D计数端。尽管借位信号BO1是在计数到9时产生，然而由于信号REA是高电平，计数器41继续倒着下计数到6，然后停止对脉冲倒着记数。因为在时间t₂可逆计数器45的计数是5，当下一个信号REA是低电平时，信号CP5的5个脉冲被送到可逆计数器45的U计数端，以便清除那里的计数。当输出CP5的最后一个脉冲被送来时，可逆计数器45发出一进位信号CA2给门电路44，该门电路44然后停止接收脉冲信号CP2。同样，在时间t₃时，由于可逆计数器41的计数是6，门电路40提供4个信号CP3的脉冲给可逆计数器41的U计数端。当送来信号CP3的最后一个脉冲时，一进位信号CA1从可逆计数器41加到门电路40，从而使门电路40停止接收信号脉冲CP2。由“或”门43产生的信号Q1B是信号B、B′的组合。由于“异或”门58，信号CP3、CP5的最后的各相应的脉冲不再送给信号Q1B。

当分相器顺时针旋转时产生的信号如图6所示。从时间t₀到t₁，分相器一直是静止状态，从时间t₁起，分相器顺时针旋转。在图6中，从时间t₀起，当信号REA或REA是高电平时，可逆计数器41或45不发出借位信号，因为在这段期间。计数不会迅速地从8变化到0。在下半周期间，继续向可逆计数器41或45的D计数端提供时钟脉冲CP2，作为信号CP4或CP6，直到产生一借位信号。准确地说，在时间t₁和t₂之间，信号REA是高电平，在此期间，有8个信号CP6的脉冲被加到可逆计数器45上。当计数达到1时，信号REA变成低电平。从时间t₂到t₃的下半个周期期间，时钟信号CP2通过门电路44加到可逆计数器45的D计数端，该可逆计数器连续地计数0，9。在计数9时，可逆计数器45发出一借位信号BO2，能使门电路44停止接收脉冲CP2。

在时间t₂到t₃期间，信号REA保持高电平。在这期间，可逆计数器41从8到2倒着计数脉冲。从时间T₃到T₄的下半个周期期间，时钟脉冲CP2作为CP4继续地加到可逆时钟计数器41的D计数端，该可逆计数器连续地计数1，0，9。在计数9时，可逆计数器41产生一借位信号BO1，能使门电路40锁住信号CP2，加到可逆计数器41，45的D计数端的信号CP2的时钟脉冲数目分别以信号A，A′发出，这两个信号通过“或”门42成为信号Q1A送出。

根据本发明，如上所述，一相位调制信号通过一简单电路装置可以转换成一系列串行脉冲，该装置通过门电路把脉冲提供给可逆计数器的U和D计数端。因为本发明的脉冲发生器电路结构简单，所以它可以廉价地制造。

虽然是通过例如产生一相位调制输出的检测器或转换器这样的例子来说明分相器的，但是，也可以采用诸如感应式传感器那样的用来产生一相位调制输出的其它检测器。

尽管上面已示出和说明了一最佳实施方案，但应该知道，在所附的权利要求范围之内，本发明也可以作许多变化和改动。

Claims (12)

1、一脉冲发生器，它包括：一驱动部分;一与上述驱动部分相耦合的用来把其机械运动转换成相位调制信号的转换器;用来向上述的转换器提供一激励信号作为所述相位调制信号的载波的激励信号产生装置;用来产生一系列时钟脉冲的时钟脉冲发生器装置;和用来对上述转换器产生的相位调制信号的波形进行整形的波形整形装置;

其特征在于该脉冲发生器还包括：

（a）计数器装置，用来接收上述时钟脉冲以形成一代表一个时间间隔的计数内容，通过这个时间间隔计数，所述波形整形装置的输出为高逻辑状态或低逻辑状态的时间长于或短于所述激励信号的相应周期;

（b）用来产生计数脉冲的计数脉冲发生器装置;

（c）门装置，用于允许计数脉冲进入上述计数器装置，一直到具有与上述时间间隔相对应的计数内容的上述计数器装置，在上述波形整形装置的输出为其随后的逻辑状态时被初始化为止;

（d）输出门电路装置，用来使由上述计数器计数的计数脉冲作为一系列串行脉冲输出。

2、根据权利要求1的一脉冲发生器，其特征在于上述的激励信号产生装置包括上述的时钟脉冲发生器装置。

3、根据权利要求1的一脉冲发生器，其特征在于上述计数脉冲发生装置包括一分频电路，用来对由上述时钟脉冲发生装置产生的上述时钟脉冲进行分频。

4、根据权利要求1的一脉冲发生器，其特征在于上述计数器装置包括第一和第二可逆计数器，上述门电路装置包括分别与上述第一和第二可逆计数器相连接的第一和第二门电路，还包括连接于上述波形整形装置的输出端的一个触发器，该触发器响应于来自上述波形整形装置的输出的每一正向变化的瞬态，使得触发器的输出翻转，以交替地打开或关闭上述第一和第二门电路。

5、根据权利要求4的一脉冲发生器，其特征在于上述门装置还包括一连接于上述第一和第二可逆计数器的预置电路，用来响应触发器的高电平输出，对上述第一和第二可逆计数器设置一个预置值，该装置是这样安排的：上述第一和第二可逆计数器从上述预置值起对所述参考时钟脉冲记数。

6、根据权利要求4的一脉冲发生器，其特征在于上述计数脉冲发生器装置包括一分频计数器，所述的第一和第二门电路分别接收上述参考时钟脉冲和上述分频计数器的输出信号，以及从上述第一和第二可逆计数器输出的借位和进位信号，以把参考时钟脉冲提供给上述第一和第二可逆计数器的D计数端，使分频计数器的输出通过并输入到上述第一和第二可逆计数器的D计数端，或U计数端，直到上述可逆计数器的计数内容变成预置值，并使发出和上述分频计数器的输出同步的一系列串行脉冲。

7、根据权利要求1到权利要求6中的任何一个权利要求的一脉冲发生器，其特征在于上述转换器包括一分相器。

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