CN100521148C - 用于设计半导体器件的方法及用于评估其可靠性的方法 - Google Patents

Abstract

半导体器件(100)具有如下构造，该构造具有在第一互连(112)上形成的通路(124)。用于设计半导体器件(100)的方法包括：假设空洞(150)在铜互连(互连金属膜110)中从源头开始成长，计算在预定的温度下、在确保应力引发空洞(SIV)的时间t_open内扩展的空洞(150)的成长区域的尺寸的预期值x_open；并且通过比较第一互连(112)和通路(124)之间的接触区域的尺寸与预期值x_open来确定通路(124)的几何因数。接触区域的尺寸可以表示为d+h，其中d表示通路(124)的直径，并且h表示通路(124)埋入在第一互连(112)之中的埋入深度。

Description

用于设计半导体器件的方法及用于评估其可靠性的方法

本申请基于日本专利申请NO.2005-002,277，其内容在此作为参考被引用。

技术领域

本发明涉及一种用于设计半导体器件的方法，以及用于评估其可靠性的方法。

背景技术

近年来，为了满足在半导体器件中获得更高集成水平的不断增长的需求的目的，铜变成被广泛地用作互连线或栓塞的材料。铜是这样一种材料，其特征在于具有比传统使用的铝更低的电阻和更好的电迁移电阻。

相反地，在由铜制成的这类互连中，电迁移的产生已经成为一个问题。图17是通过大马士革(damascene)工艺形成的铜多层互连的示意剖面图。铜多层互连有这样一种结构，其中上层互连30通过通路24连接到下层互连12的上部。在这样的铜多层互连中，由于铜中的应力迁移，在下层互连12和通路24之间的界面处会生成空洞10，导致互连之间的连接故障。这引起了半导体器件的产品成品率下降或在长期使用中半导体器件的不稳定工作的问题。

日本专利特开No.H7-235,596描述了一种半导体器件的互连结构，它包括：在基底部件上形成的下层互连，其由导电层(阻挡金属层)和形成在导电层上的含铝的合金层组成；在基底部件和下层互连上形成的层间绝缘层；在下层互连上的层间绝缘膜中形成的开口，其从含铝的合金层延伸至导电层；以及在开口中和层间绝缘层之上形成的上层互连，其电连接到下层互连。在日本专利特开No.H7-235,596中这样描述，由于开口从含铝的合金层延伸至导电层，并且在该开口中形成了电连接到下层互连的上层互连，即使由于位于开口底部附近的含铝的合金层中的电迁移和/或应力迁移产生了空洞，仍能确保上层互连电连接到下层互连，由此能够获得具有更高可靠性的互连结构。

然而，当如日本专利特开No.H7-235,596中所述，采用包括延伸通过下层互连以与下层互连的底部上的阻挡金属膜相接触的通路的结构时，通路的阻挡金属膜与下层互连的阻挡金属膜相接触，导致了互连电阻增加的问题。特别是，当在通路的侧壁和下层互连之间产生空洞时，包括阻挡金属膜之间电连接的结构显示出不期望的较高电阻。一旦这种情况出现，就不可能维持较低的电阻，即使采用铜做互连材料。

发明内容

根据本发明，提供一种用于设计半导体器件的方法，该半导体器件包括具有形成在铜互连上的通路的结构，该方法包括：假设空洞从铜互连中的源头开始成长，计算在预定温度下、在确保应力引发空洞(SIV)的时间t_open内扩展的空洞的成长区域的尺寸的预期值x_open；并且通过比较铜互连与通路之间的接触区域的尺寸和预期值x_open来确定通路的几何因数。

本发明具有如下假设：当从铜互连中的源头开始成长的空洞的成长区域扩展到铜互连和通路之间的整个接触区域时，铜互连和通路之间发生连接故障。空洞的成长区域随着时间扩展。相反，铜互连和通路之间的接触区域是由通路的几何因数来确定的。根据本发明，由于通路的几何因数是根据在期望的确保应力引发空洞(SIV)的时间t_open内扩展的空洞的成长区域的尺寸的预期值x_open来确定的，所以能够避免在确保SIV的时间t_open内发生的铜互连和通路之间的连接故障。这允许设计具有预期的可靠性的半导体器件。

例如，根据本发明上面的方面的确定通路的几何因数可以包括确定通路的几何因数，使得接触区域的尺寸不小于预期值x_open。这防止在确保SIV的时间t_open内引起铜互连和通路之间的连接故障。

另外，例如，根据本发明上面的方面的确定通路的几何因数还可包括修正接触区域的尺寸或预期值x_open以确定通路的几何因数，从而在修正之后，接触区域的尺寸等于或高于预期值x_open。

根据本发明，这提供一种用于评估半导体器件的可靠性的方法，该半导体器件包括具有在铜互连上形成的通路的结构，该方法包括：基于通路的几何因数来计算铜互连和通路之间的接触区域的尺寸；并且假设空洞从铜互连中的源头开始成长，通过比较接触区域的尺寸和在预定温度下、在处理时间x内扩展的空洞的成长区域的尺寸预期值x，来计算确保应力引发空洞(SIV)的时间t_open。

根据本发明，确保SIV的时间t_open可以通过比较空洞的成长区域的预期值x和基于通路的几何因数计算的铜互连与通路之间的接触区域的尺寸来计算。具有该结构，能够以提高的精度来计算确保SIV的时间t_open，而不需要进行耗时的SIV测试。具有该结构，能够以提高的精度来简单地进行半导体器件的可靠性评估。

例如，根据本发明上面的方面的计算确保SIV的时间t_open可以包括计算达到等于或高于接触区域的尺寸的预期值x所需的处理时间t，以将计算的处理时间t赋予确保SIV的时间t_open。

另外，例如，根据本发明上面的方面的计算确保SIV的时间t_open还可以包括修正接触区域的预期值x或尺寸，以及计算达到等于或高于接触区域的尺寸的水平的预期值x所需的处理时间t，以在修正后呈现确保SIV的时间t_open。

根据本发明，能够设计具有期望的可靠性的半导体器件。另外，根据本发明，能够以改进的精度来评估半导体器件的可靠性，而不需要执行耗时的测试。

附图说明

从结合附图的下面的描述中，本发明的上述和其他的目的、优点和特征将更加明显，其中：

图1是半导体器件的剖面图，示出了如下模型，其中在通路的侧壁或下部生成的空洞通过在半导体器件制造工艺中沿着通路和第一互连之间的界面扩散而成长；

图2是半导体器件的剖面图，示出了如下模型，其中在通路的侧壁或下部生成的空洞通过在半导体器件制造工艺中沿着通路和第一互连之间的界面扩散而成长；

图3A到3C是表格，示出了如下变量的条件：施加在互连上的应力S；对第一互连进行的表面处理时间t_s；以及通过第一互连的Cu内的具有<111>取向部分的面积除以具有<100>取向部分的面积表示的面积比σ；

图4是示出了各测试温度下的D_SIV的图；

图5是示出了各测试温度下的D_SIV的图；

图6是示出了各测试温度下的D_SIV的图；

图7是示出了A_SIV与互连参数(应力S)的关系的图；

图8是示出了A_SIV与互连参数(表面处理时间t_s)的关系的图；

图9是示出了A_SIV与互连参数(面积比σ)的关系的图；

图10是流程图，示出了在一个实施例中设计半导体器件的过程；

图11A到图11E是剖面图，示出了制造半导体器件的过程；

图12A到图12E是剖面图，示出了制造半导体器件的过程；

图13是剖面图，示出了制造半导体器件的过程；

图14是剖面图，示意地示出了具有由双大马士革工艺形成的半导体器件的互连的结构；

图15是流程图，示出了在实施例中计算确保SIV的时间t_open的过程；

图16是框图，示出了设计/评估设备的结构；以及

图17是通过大马士革工艺形成的常规的铜多层互连的示意性剖面图。

具体实施方式

现在，将参考说明性实施例来在此描述本发明。本领域技术人员将认识到，使用本发明的讲述能够完成许多可选实施例，并且本发明不限于为解释目的而说明的实施例。

参考附图，对根据本发明的优选实施例更详细地描述如下。在所有附图中，相同的数字被分配给在图中公共出现的元件，并且将不给出其具体描述。

本发明基于如下假设提出了一个模型，所述假设是：在制造半导体器件100的工艺中，通路124的侧壁中或通路124的下部中生成的空洞150通过沿着通路124和第一互连112之间的界面的扩散而成长。图1和图2是示出了这种模型的图。

半导体器件100包括：第一互连112，其由阻挡金属膜108和互连金属膜110构成；以及通路124，其由阻挡金属膜120和通路金属膜122构成，并形成在第一互连112上。在本实施例中，互连金属膜110由铜构成。

图1表示在通路124的侧壁处形成的空洞150的状态。这里，符号“x”代表在预定温度下从源头(origin)开始成长的空洞150的成长长度的预期值。符号“d”代表通路124的直径，“h”代表通路124被埋入第一互连112中的埋入深度(或通路的洞挖深度)。

图2示出了图1所示的空洞150朝着由箭头指示的方向扩散从而形成在第一互连112和通路124之间的整个界面之上的状态。当空洞150扩展到通路124和第一互连112的整个界面上时，如图2中所示，在通路124和第一互连112之间会发生连接故障。更具体地说，当x增加到等于或大于通道长度L的水平时，通路124和第一互连112之间发生连接故障，其中通道长度L从第一互连112和通路124之间的接触区域的一端延伸到另一端。当x短于通道长度L时，才能够保持通路124和第一互连112之间的电连接。因此，能够通过设计半导体器件100，使得在预定温度下和预定时间内的SIV测试期间延伸的空洞150的延伸长度x等于或大于通道长度L，来改善SIV可靠性。在该情况下，通道长度L可以被选择为存在于第一互连112和通路124之间的接触区域中的最长距离。在本实施例中，通道长度L可以被选择为：通道长度L＝d+2h。在此，对于本实施例的半导体器件100，还可采用具有不被埋入第一互连112中的通路124的可选结构(即h＝0)。

接着，将描述用于计算在预定温度下和预定时间内的SIV测试期间延伸的空洞150的延伸长度x的方法。通过应用菲克第二定律，其中x是空洞150的扩散长度，D是扩散常数，t是测试时间，Cu的浓度：C(x，t)可以通过采用高斯误差函数erf表示为下述公式的形式，其中C_o表示互连金属膜110中的铜(Cu)的浓度：

(公式1)

$C(x,t)=C_o\left\{(1-\mathrm{erf}\left(\frac{x}{2\sqrt{D\&CenterDot;t}}\right)\right\}\&CenterDot;\&CenterDot;\&CenterDot;\left(1\right)$

SIV测试中的扩散常数D_SIV可以通过下面的公式得到：其中D_stress(在下文中“D_st”)是根据存在于第一互连112中的张应力(在下文中简单称为“stress”)而变化的扩散常数；D_{grainboundary}(在下文中“D_gb”)是根据第一互连112的表面的取向而变化的扩散常数；以及D_interface(在下文中“D_in”)是根据在第一互连112的表面上进行的表面处理而变化的扩散常数。此外，在此没有考虑其他类型的扩散常数，例如，根据晶粒中铜的扩散而变化的扩散常数，因为该扩散常数在D_gr的1/10000的量级(参见Mads R.Sorensen，Physical Review B，第62卷，No.6，8月，2000，3658页)。

(公式2)

该公式可以利用高斯函数来表示，以给出下面的形式：其中“A”是指数前的因子；“a”是比例常数；“T”是测试期间的温度；以及“T_peak”是峰值温度。

(公式3)

(公式4)

当定义D＝D_SIV时将等式4代入公式1以获得下面的结果：

(公式5)

$C(x,t)=C_0\left\{(1-\mathrm{erf}\left(\frac{x}{2\sqrt{(A_{\mathrm{st}}+A_{\mathrm{gb}}+A_{\mathrm{in}})\exp (-a{(T-T_{\mathrm{peak}})}^2)\&times;t}}\right)\right\}\&CenterDot;\&CenterDot;\&CenterDot;\left(5\right)$

接着，计算各个系数。在该情况下，通过使用10,000个通路链来进行SIV测试，通路具有如下结构，包括：通路124的直径d是d＝200nm；通路124的埋入深度h是h＝60nm；第一互连112的宽度是10μm；以及互连的高度是250nm。测试温度被选择为：100℃；125℃；140℃；150℃；160℃；175℃；以及200℃。

图3A示出了如下条件，其中施加在互连上的应力S是变化的。图3B示出了如下条件，其中通过第一互连112的铜中的具有<111>取向的部分的面积除以具有<100>取向的部分的面积来表示面积比σ。图3C示出如下条件，其中对第一互连112执行表面处理时间t_s(其中表面处理是暴露在硅烷下的(silane-exposure))。

制备样品如下：

(i)较大应力S(550Mpa)，中等应力S(315Mpa)，较小应力S(115Mpa)，(在每种情况中，表面处理时间t_s＝30秒，面积比σ＝3)(图3A)；

(ii)面积比σ为3、8和13(在每种情况中，应力S＝315Mpa，表面处理时间t_s＝30秒)(图3B)；以及

(iii)表面处理时间t_s为0秒、30秒和60秒。(在每种情况中，应力S＝315Mpa，面积比σ＝3)(图3C)。在SIV测试中，每10小时施加电流，在当每一个通路的电阻超过1MΩ时的时间t_open时确定空洞150扩散了d+2h(在这种情况中是320nm)的距离并且发生断路故障。用于计算各值的方法描述如下。

利用X射线衍射测量(XRD)，根据公式6来计算应力(参见Chang-Hee Lee，Jpn.J.Appl.Phys.，第42卷，Part1，No.July，2003，第4486页)。在此，E代表杨氏模量；v代表泊松比；ψ代表样品表面上的倾斜角；d_i代表样品表面和样品表面上的以倾斜角ψ倾斜的表面之间的间隔；以及d_n代表样品表面和平行于样品表面的表面之间的间隔。

(公式6)

$S=\frac{E}{(1+v){\sin }^2\mathrm{\&psi;}}\left(\frac{d_i-d_n}{d_n}\right)\&CenterDot;\&CenterDot;\&CenterDot;\left(6\right)$

Cu的晶向是通过采用电子背散射衍射图案(EBSP)得到的。

同时，据报道每大约700个Cu原子就存在一个空位(参见TakashiSuzuki，“Mekki Cu Chu No Kekkan No Yodenshishometsu Hyoka”(Evaluations on Positron Annihilation for Defects in The Plated Cu)，Conference Featuring Atomic Transportation/Stress Issues in LSIInterconnect，Procceedings of 10th Meeting，The Japan Society of AppliedPhysics，Thin Film Surface Physics Division，July 15～16，2004，pp22～23)。在该情况中，t_open表示实现除了空位之外的所有700个Cu原子(也就是，(1-1/700)＝0.9986 C_o)变成空洞所需的时间，其中C_o表示互连金属膜110中Cu的浓度。换句话说，在当t＝t_open时，C(x，t)是0.9986 C_o。因此公式1能被修改成下面的公式：

(公式7)

t_open和x_open＝d+2h的值被代入公式7以计算在每一个温度下的D_SIV。其结果如图4到图6中所示。随后，基于D_SIV-T曲线和公式3得到a＝0.001，T_peak＝150℃和A_SIV。t_open和A_SIV的值如图3中所示。

图7至图9示出了A_SIV和互连参数(应力S、表面处理时间t_s、面积比σ)之间的关系。由于A_SIV的值是根据应力S、表面处理时间t_s和面积比σ的所有参数得到的，所以例如假设与应力有关的A_SIV在图7中的零应力状态下是零，因而其近似为通过原点的直线，以得到A_{SIV_st}。相似地，根据图9得到A_{SIV_gb}。另外，根据图8，通过从A_SIV中减去A_{SIV_st}和A_{SIV_gb}来得到A_{SIV_in}，并设定相减后的值为A_{SIV_in}的y轴截距(在表面处理时间t_s＝0秒时)。

(公式8)

A_{SIV_st}＝3.22E-19×S…(8)

(公式9)

A_{SIV_gb}＝2.80E-17×σ…(9)

(公式10)

A_{SIV_in}＝-4.00e-18×t_s+2.57E-16…(10)

(

当t_s≥64.25秒时)

将公式8、公式9和公式10代入公式5，得到下面的公式：

(公式11)

(在t_s<64.25秒的情况下)

$\mathrm{erf}\left(\frac{x_{\mathrm{open}}}{2\sqrt{((3.22E-19)\&CenterDot;S+(2.80E-17)\&CenterDot;\mathrm{\&sigma;}+(-4.00E-18)\&CenterDot;t_s+(2.57E-16))\exp (-0.001{(T-150)}^2)t_{\mathrm{open}}}}\right)\}=1.43E-3\&CenterDot;\&CenterDot;\&CenterDot;\left(11\right)$

(公式12)

(在t_s≧64.25秒的情况下)

$\mathrm{erf}\left(\frac{x_{\mathrm{open}}}{2\sqrt{((3.22E-19)\&CenterDot;S+(2.80E-17)\&CenterDot;\mathrm{\&sigma;})\exp (-0.001{(T-150)}^2)t_{\mathrm{open}}}}\right)\}=1.43E-3\&CenterDot;\&CenterDot;\&CenterDot;\left(12\right)$

能够通过将互连参数(应力S、表面处理时间t_s、面积比σ)代入公式11或公式12，来计算获得用于确保在温度T下的SIV测试的时间t_open所需的埋入深度h和通路直径d。

进一步，当由特定的规格确定了通路124的埋入深度h和通路直径d时，能够计算在温度T下的确保SIV的时间t_open。

(第一实施例)

图10是流程图，示出了本实施例中设计半导体器件100的过程。

首先，得到公式11和公式12所示的关系表达式(S100)。随后，得到目标确保SIV的时间t_open(S102)。然后，将在步骤S102中得到的t_open代入关系表达式中以得到预期值x_open(S104)。在此，通过适当控制用于制造半导体器件的条件，能够控制应力S和/或Cu<111>/<100>面积比σ的值。互连参数由用于制造半导体器件的条件来确定。将互连参数代入公式11或公式12以得到预期值x_open。随后，根据预期值x_open来确定通路的几何因子(S106)。例如，确定通路的几何因子使其满足如下关系：d+2h≥预期值x_open。此后，制造半导体器件使其满足步骤S106中设计的通路的几何因子(S108)。

图11A至图11E、图12A至图12E和图13是剖面图，示出了制造半导体器件的过程。在该情况中，将描述通过单大马士革工艺形成半导体器件的互连的范例性实施。

首先，在硅衬底(未示出)的绝缘膜102上淀积刻蚀停止膜104和绝缘膜106，并且在其上提供以预定的几何图形构图的抗蚀剂膜(未示出)，然后，刻蚀停止膜104和绝缘膜106被逐步地刻蚀以形成互连沟槽(图11A)。

然后，通过溅射工艺在衬底的整个表面上形成阻挡金属膜108(图11B)。

此后，在阻挡金属膜108上形成互连金属膜110(图11C)。在本实施例中，互连金属膜110可以由铜构成。例如，互连金属膜110可以由电解电镀工艺来形成。可以适当地控制用于形成互连金属膜110的工艺条件，以提供对Cu<111>/<100>面积比σ的适当控制。这样，通过电镀工艺形成的互连金属膜110在互连金属膜110的表面上提供了一个边界，这导致很容易产生应力迁移。因此，在这种情况下非常需要在考虑确保SIV的时间的情况下来提供半导体器件的设计。

随后，在诸如Ar和氮气的惰性气体的气氛中对衬底进行热处理，其中该衬底具有在其上形成的互连金属膜110。

接下来，通过化学机械抛光(CMP)来去除位于互连沟槽之外的互连金属膜110和阻挡金属膜108的不需要的部分，以只留下在互连沟槽之内的阻挡金属膜108和互连金属膜110，从而形成了第一互连112(图11D)。

随后，对第一互连112进行表面处理。例如，表面处理可以是暴露在硅烷或暴露在氨中。具有这种结构，能够减少第一互连112的互连金属膜110中的晶粒边界数量，因此提供了改善的应力迁移电阻。

此后，刻蚀停止膜114和绝缘膜116被淀积在第一互连112上(图12A)。

随后，形成通路孔，使得形成的通路满足在图10的步骤S106中设计的几何因子。首先，采用开口直径作为预定宽度d，通过采用光刻工艺来刻蚀绝缘膜116，直到刻蚀停止膜114暴露出来为止，此后，通过采用不同的刻蚀气体对刻蚀停止膜114进行刻蚀，以暴露出第一互连112的上表面，进而，第一互连112被挖下去仅仅预定深度h。通过这样的过程，如图12B所示形成了通路孔118。

然后，形成阻挡金属膜120，使其填塞通路孔118的内部(图12C)。随后，通过电解电镀工艺在阻挡金属膜120上形成通路金属膜122，类似于第一互连112的形成(图12D)。然后，通过CMP来进行其平坦化，以形成通路124(图12E)。

随后，在通路124的上部淀积刻蚀停止膜132和绝缘膜134，然后，通过干法刻蚀形成互连沟槽(未示出)，并依次形成阻挡金属膜126和互连金属膜128，从而填塞其内部。以与淀积第一互连112的互连金属膜110所采用的工艺相类似的工艺来淀积互连金属膜128。此后，通过CMP来进行平坦化，以形成第二互连130。如上所述形成了图13所示的互连结构。此后，重复上述工艺以形成具有包括三层或更多层的多层互连结构的半导体器件。

在上面提到的结构中，绝缘膜106和绝缘膜134可以由低介电常数膜构成，诸如甲基倍半硅氧烷(methyl silsesquioxane)(MSQ)、含芳香族化合物的有机材料等。在此，低介电常数膜可以由具有等于或小于3.3的相对介电常数的材料构成。当绝缘膜102和绝缘膜116可以由氧化硅膜构成时，这些膜也可以由低介电常数膜构成，类似于绝缘膜106和绝缘膜134。刻蚀停止膜104、刻蚀停止膜114以及刻蚀停止膜132可以由SiN、SiCN、SiOC等构成。阻挡金属膜108、阻挡金属膜120和阻挡金属膜126可以是例如具有Ta和TaN的多层结构的含钽的阻挡金属。

例如，在图13所示的互连结构中，确定了具有下面结构的通路124的几何因子。互连金属膜110、通路金属膜122和互连金属膜128是由铜构成。第一互连112和第二互连130的尺寸是10μm宽、20μm长和0.25μm高。阻挡金属膜108、阻挡金属膜120和阻挡金属膜126是具有Ta和TaN的多层结构的含钽的阻挡金属。通路124的尺寸是：通路直径d＝80nm；以及埋入深度h＝25nm。绝缘膜106、绝缘膜116和绝缘膜134由MSQ构成，其中MSQ是低介电常数膜。刻蚀停止膜104、刻蚀停止膜114和刻蚀停止膜132由SiN膜构成。此外，用于第一互连112的表面处理时间t_s被设定为90秒。第一互连112的Cu<111>/<100>面积比σ被设定为0.001，应力S被设定为1MPa。

在这些条件下从关系表达式中得到x_open的值，假设在150℃下确保SIV的时间t_open是：t_open＝10年，得出x_open的值为：x_open＝125nm。条件x_open＝d+2h和d＝80nm提供了h＝22.5nm的计算结果。

如随后讨论的例子中所示范的，通过使用公式11或公式12设计的半导体器件100的确保SIV的时间t_open和实验的结果基本一致。换句话说，通过使用上述关系表达式来确定通路124的几何因子，能够获得表现出理想的确保SIV的时间t_open的半导体器件。

图14是剖面图，示意性地示出了具有由双大马士革工艺形成的半导体器件的互连的结构。半导体器件100包括：在硅衬底(未示出)上形成的绝缘膜102、在绝缘膜102上形成的刻蚀停止膜104、在刻蚀停止膜104上形成的绝缘膜106、在绝缘膜106上形成的刻蚀停止膜114以及在刻蚀停止膜114上形成的绝缘膜136。第一互连112形成在绝缘膜106中。更进一步，通路124和第二互连130形成在第一互连112上。

这样，类似于上面提到的通过单大马士革工艺形成互连结构的情况，本发明能够被应用到通过双大马士革工艺形成互连结构的情况中。

(第二实施例)

图15是流程图，示出了用于在本实施例中计算确保SIV的时间t_open的过程。首先，得到公式11和公式12所示的关系表达式(S200)。随后，基于要制造的半导体器件的通路几何形状的特性来计算预期值x_open(S202)。在此，计算预期值x_open，使其例如满足关系：预期值x_open≤d+2h。然后，将预期值x_open和互连参数代入关系表达式以获得确保SIV的时间t_open的计算结果(S204)。在此，能通过适当控制用于制造半导体器件的条件，来控制应力S和/或Cu<111>/<100>面积比σ的值。由制造半导体器件的条件来确定互连参数。

例如，在图13所示的互连结构中，计算具有下面构造的结构的确保SIV的时间t_open。互连金属膜110、通路金属膜122和互连金属膜128由铜构成。第一互连112和第二互连130的尺寸是10μm宽、20μm长和0.25μm高。阻挡金属膜108、阻挡金属膜120和阻挡金属膜126是具有Ta和TaN的多层膜结构的含钽的阻挡金属。通路124的尺寸是：通路直径d＝150nm；和埋入深度h＝25nm。绝缘膜106、绝缘膜116和绝缘膜134由MSQ构成，其是低介电常数膜。刻蚀停止膜104、刻蚀停止膜114和刻蚀停止膜132由SiN膜构成。此外，用于第一互连112的表面处理时间t_s被设定为90秒。第一互连112的Cu<111>/<100>面积比σ被设定为0.001，应力S被设定为1MPa。

在此，空洞的扩散长度x被如下表示：X＝d+2h＝200nm。这个值被代入到关系表达式中以得到在150℃的温度环境之内的确保SIV的时间t_open的计算值：23年。

如后面讨论的例子中所示，通过使用实施例中描述的关系表达式计算的确保SIV的时间t_open和实验的结果基本一致。换句话说，具有较高精度的确保SIV的时间t_open可以通过将条件代入到关系表达式中来计算而不需要实际执行SIV测试。这提供了以提高的精度来进行半导体器件的可靠性评估。

(第三实施例)

在本实施例中，将描述用于进行下面的处理的系统的构造，即用于计算在第一实施例中描述的通路的几何因数的处理，和用于计算在第二实施例中描述的确保SIV的时间t_open的处理。

图16是示出了设计/评估设备200的构造的框图。设计/评估设备200包括：输入接收单元202、修正处理单元204、计算处理单元206、关系表达式存储单元212和输出处理单元214。计算处理单元206包括几何因数计算单元208和确保SIV的时间计算单元210。

关系表达式存储单元212存储公式11和公式12中表示的关系表达式和/或特定制造条件下的互连参数的值。输入接收单元202接收来自用户来的指示。

下面将描述用设计/评估设备200进行通路的几何因数的计算的功能。输入接收单元202接收目标确保SIV的时间t_open的输入。输入接收单元202还接收制造条件的输入。修正处理单元204根据输入接收单元202接收的制造条件，从关系表达式存储单元212中读出互连参数，并将它们输入到计算处理单元206的几何因数计算单元208中。几何因数计算单元208从关系表达式存储单元212中读出有关的关系表达式，然后将输入接收单元202接收的确保SIV的时间t_open和修正处理单元204读出的互连参数代入到关系表达式中以提供计算的几何因数。在该情况中，几何因数是预期值x_open。输出处理单元214将在几何因数计算单元208中计算出的几何因数输出到外部的监视器等。

接下来，将描述设计/评估设备200计算确保SIV的时间t_open的情况中的功能。输入接收单元202接收要制造的半导体器件的通路几何形状的参数的输入。在该情况中，几何因数是预期值x_open。输入接收单元202还接收制造条件的输入。修正处理单元204根据制造条件从关系表达式存储单元212中读出互连参数并将它们输入到计算处理单元206的确保SIV的时间计算单元210，其中制造条件是由输入接收单元202接收的。确保SIV的时间计算单元210从关系表达式存储单元212中读出有关的关系表达式，然后将输入接收单元202接收的预期值x_open和修正处理单元204读出的互连参数代入到关系表达式中以提供计算的确保SIV的时间t_open。输出处理单元214将在确保SIV的时间计算单元210中计算的确保SIV的时间t_open输出到外部的监视器等。

例子

在例子1至例子7中，目标确保SIV的时间t_open被代入到关系表达式中以进行如第一实施例中描述的通路的几何因数的计算，并且基于该设计来制造半导体器件。此后，进行被制造的半导体器件的SIV测试以测量实际的确保SIV的时间。

(例子1)

在此，说明计算具有通路的固定直径d的情况的埋入深度h的例子。形成图13中所示的互连结构。互连金属膜110、通路金属膜122和互连金属膜128由铜构成。阻挡金属膜108、阻挡金属膜120和阻挡金属膜126是具有Ta和TaN的多层结构的含钽的阻挡金属。第一互连112和第二互连130的尺寸是10μm宽、20μm长和0.25μm高。通路124的直径是：通路直径d＝200nm。绝缘膜106、绝缘膜116和绝缘膜134由氟化的硅玻璃(fluorinated silica glass)(FSG)膜构成。刻蚀停止膜104、刻蚀停止膜114和刻蚀停止膜132由SiN膜构成。此外，用于第一互连112的表面处理时间t_s被设定为90秒。另外，第一互连112的Cu<111>/<100>面积比σ被设定为0.01，并且应力S被设定为315MPa。

假设在这些条件下形成的互连结构的确保SIV的时间t_open在150℃时为1,000小时，使用公式11或公式12来计算x_open的值。在此，忽略A_{SIV_in}和A_{SIV_gb}，因为它们比A_{SIV_st}低2个或更多个数量级，并且只使用A_{SIV_st}来计算x_open。结果，得到x_open为：x_open＝240nm。根据值：d＝200nm，以及关系：x_open＝d+2h，通过将高度h设定为：h≥20nm来满足上述SIV测试时间t_open。

因此，通过选择通路孔118的埋入深度h为：h＝20nm来形成互连结构。如下形成10,000个链的测试元件组(TEG)：从焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在150℃的温度环境之内进行TEG的SIV测试。在该SIV测试中每十个小时向其施加电流，并且当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，在经过1,010小时之后发现断路故障，并且因此证明测量的确保SIV的时间几乎等于1,000小时的预期的确保SIV的时间。

(例子2)

形成如图13中所示的互连结构。通路124的直径为：通路直径d＝130nm。绝缘膜106、绝缘膜116和绝缘膜134由MSQ构成，其是低介电常数膜。此外，用于第一互连112的表面处理时间t_s被设定为30秒。Cu<111>/<100>面积比σ被设定为0.01，并且应力S被设定为1MPa。除了上述条件之外的所有条件都被选为与例子1中相似。

假设在150℃时确保SIV的时间t_open是500小时，在这些条件下使用关系表达式计算x_open的值。在此，A_{SIV_st}和A_{SIV_gb}被忽略，因为它们比A_{SIV_in}低2个或更多个数量级，并且只使用A_{SIV_in}来计算x_open的值。结果，得到x_open为：x_open＝200nm。由于d的值为d＝130nm，通过将高度h设定为：h≥35nm来满足上述SIV测试时间t_open。

因此，通过将通路孔118的埋入深度h选择为：h＝35nm来形成互连结构。如下形成10,000个链的TEG：从焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在150℃的温度环境之内进行了TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，在经过540小时之后发现断路故障，并且测量的确保SIV的时间几乎等于500小时的预期的确保SIV的时间，并且甚至和500小时的假设的确保SIV的时间相比获得了更好的结果。

(例子3)

形成如图13中所示的互连结构。绝缘膜106、绝缘膜116和绝缘膜134由MSQ构成，其是低介电常数膜。Cu<111>/<100>面积比σ被设定为10，并且应力S被设定为1MPa。除了上述条件之外的所有条件都被选为和例子1中的相似。

假设在175℃时确保SIV的时间t_open是1,000小时，在这些条件下使用关系表达式来计算x_open的值。在此，A_{SIV_st}和A_{SIV_in}被忽略，因为它们比A_{SIV_gb}低2个或更多个数量级，并且只使用A_{SIV_gb}来计算x_open的值。结果，得到x_open为：x_open＝310nm。由于d的值为：d＝200nm，能够通过将高度h设定为：h≥55nm来满足上述SIV测试时间t_open。

因此，通过将通路孔118的埋入深度h选择为：h＝55nm来形成互连结构。如下形成10,000个链的TEG：从焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在175℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时对其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，在经过1,130小时之后发现断路故障，并且测量的确保SIV的时间几乎等于1,000小时的预期的确保SIV的时间，并且甚至和1,000小时的假设的确保SIV的时间相比获得了更好的结果。

(例子4)

形成如图13中所示的互连结构。绝缘膜106、绝缘膜116和绝缘膜134由硼硅玻璃(borosilicate glass)(BSG)膜构成。此外，用于第一互连112的表面处理时间t_s被设定为30秒。Cu<111>/<100>面积比σ被设定为0.01，并且应力S被设定为250MPa。除了上述条件之外的所有条件都被选为和例子1中的相似。

假设在150℃时确保SIV的时间t_open是1,000小时，在这些条件下使用关系表达式来计算x_open的值。在此，A_{SIV_gb}被忽略，因为它比A_{SIV_st}、A_{SIV_in}低2个或更多个数量级，使用A_{SIV_st}和A_{SIV_in}来计算x_open的值。结果，得到x_open为：x_open＝360nm。由于d的值是：d＝200nm，能够通过将高度h设定为：h≥80nm来满足上述SIV测试时间t_open。

因此，通过将通路孔118的埋入深度h选择为：h＝80nm来形成互连结构。如下形成10,000个链的TEG：从焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，在经过1,040小时之后发现断路故障，因此证明测量的确保SIV的时间几乎等于1,000小时的预期的确保SIV的时间。

(例子5)

形成如图13中所示的互连结构。通路124的直径为：通路直径d＝220nm。绝缘膜106、绝缘膜116和绝缘膜134由MSQ构成，其是低介电常数膜。此外，用于第一互连112的表面处理时间t_s被设定为45秒。Cu<111>/<100>面积比σ被设定为7，并且应力S被设定为1MPa。除了上述条件之外的所有条件都被选为和例子1中的相似。

假设在150℃时确保SIV的时间t_open是500小时，在这些条件下使用关系表达式来计算x_open的值。在此，A_{SIV_st}被忽略，因为它比A_{SIV_gb}、A_{SIV_in}低2个或更多个数量级，并且使用A_{SIV_gb}和A_{SIV_in}来计算x_open的值。结果，得到x_open为：x_open＝320nm。由于d的值是：d＝220nm，能够通过将高度h设定为：h≥50nm来满足上述SIV测试时间t_open。

因此，通过将通路孔118的埋入深度h选择为：h＝50nm来形成互连结构。如下形成10,000个链的TEG：从焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定断路故障。结果，在经过570小时之后发现断路故障，并且测量的确保SIV的时间几乎等于500小时的预期的确保SIV的时间，并且甚至和500小时的假设的确保SIV的时间相比获得了更好的结果。

(例子6)

形成如图13中所示的互连结构。绝缘膜106、绝缘膜116和绝缘膜134由BSG膜构成。Cu<111>/<100>面积比σ被设定为15，并且应力S被设定为510MPa。除了上述条件之外的所有条件都被选为和例子1中的相似。

假设在150℃时确保SIV的时间t_open是300小时，在这些条件下使用关系表达式来计算x_open的值。在此，A_{SIV_in}被忽略，因为它比A_{SIV_gb}和A_{SIV_st}低2个或更多个数量级，并且使用A_{SIV_gb}和A_{SIV_st}来计算x_open的值。结果，得到x_open为：x_open＝320nm。由于d的值是：d＝200nm，能够通过将高度h设定为：h≥60nm来满足上述SIV测试时间t_open。

因此，通过将通路孔118的埋入深度h选择为：h＝60nm来形成互连结构。如下形成10,000个链的TEG：从焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，在经过310小时之后发现断路故障，因此证明测量的确保SIV的时间几乎等于300小时的预期的确保SIV的时间。

(例子7)

形成如图13中所示的互连结构。绝缘膜106、绝缘膜116和绝缘膜134由BSG膜构成。此外，用于第一互连112的表面处理时间ts被设定为15秒。Cu<111>/<100>面积比σ被设定为15，并且应力S被设定为510MPa。除了上述条件之外的所有条件都被选为和例子1中的相似。

假设在150℃时确保SIV的时间t_open是250小时，在这些条件下使用关系表达式来计算x_open的值。结果，得到x_open为：x_open＝340nm。由于d的值是：d＝200nm，能够通过将高度h设定为：h≥70nm来满足上述SIV测试时间t_open。

因此，通过将通路孔118的埋入深度h选择为：h＝75nm来形成互连结构。如下形成10,000个链的TEG：从焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，在经过280小时之后发现断路故障，因此证明测量的确保SIV的时间几乎等于250小时的预期的确保SIV的时间。

如上所述，通过使用实施例中所述的公式11或公式12的关系表达式计算的半导体器件100的确保SIV的时间t_open和实验结果基本一致。换句话说，通过使用上述关系表达式来确定通路124的几何因数，能够获得呈现期望的确保SIV的时间t_open的半导体器件。

在例子8至例子16中，要制造的半导体器件的通路的几何因数被代入其中以进行确保SIV的时间t_open的计算，如第二实施例中所述。此后，在相同的条件下制造半导体器件，并且对制造的半导体器件进行SIV测试以测量实际的确保SIV的时间。

(例子8)

形成如图13中所示的互连结构。互连金属膜110、通路金属膜122和互连金属膜128由铜构成。阻挡金属膜108、阻挡金属膜120和阻挡金属膜126是具有Ta和TaN的多层结构的含钽的阻挡金属。第一互连112和第二互连130的尺寸是10μm宽、20μm长和0.25μm高。通路124的尺寸是：通路直径d＝200nm；和埋入深度h＝50nm。绝缘膜106、绝缘膜116和绝缘膜134由MSQ构成，其是低介电常数膜。刻蚀停止膜104、刻蚀停止膜114和刻蚀停止膜132由SiN膜构成。此外，用于第一互连112的表面处理时间t_s被设定为90秒。第一互连112的Cu<111>/<100>面积比σ被设定为0.01，并且应力S被设定为315MPa。

在此，用关系表达式来计算确保SIV的时间t_open，将关系：x_open＝d+2h代入其中。A_{SIV_in}、A_{SIV_gb}被忽略，因为它们比A_{SIV_st}低2个或更多个数量级，并且只使用A_{SIV_st}来计算确保SIV的时间t_open。结果，得到确保SIV的时间t_open为：t_open＝1,550小时。

如下形成10,000个链的测试元件组(TEG)：从上述构造的互连结构的焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ断路时确定发生断路故障。结果，在经过1,550小时之后发现断路故障，因此测量的确保SIV的时间基本上等于1,550小时的计算的确保SIV的时间。

(例子9)

形成如图13中所示的互连结构。表面处理时间t_s被设定为30秒。Cu<111>/<100>面积比σ被设定为0.01，并且应力S被设定为1MPa。除了上述条件之外的所有条件都被选为和例子8中的相似。

在此，用关系表达式来计算确保SIV的时间t_open，将关系：x_open＝d+2h代入其中。A_{SIV_st}、A_{SIV_gb}被忽略，因为它们比A_{SIV_in}低2个或更多个数量级，并且只使用A_{SIV_in}来计算确保SIV的时间t_open。结果，得到确保SIV的时间t_open为：t_open＝1,150小时。

如下形成10,000个链的TEG：从上述构造的互连结构的焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，当一段时间过去后发现断路故障，该时间基本上等于1,550小时的计算的确保SIV的时间。

(例子10)

形成如图13中所示的互连结构。表面处理时间t_s被设定为90秒。Cu<111>/<100>面积比σ被设定为10，并且应力S被设定为1MPa。除了上述条件之外的所有条件都被选为和例子8中的相似。

在此，用关系表达式来计算确保SIV的时间t_open，将关系：x_open＝d+2h代入其中。A_{SIV_st}、A_{SIV_in}被忽略，因为它们比A_{SIV_gb}低2个或更多个数量级，并且只使用A_{SIV_gb}来计算确保SIV的时间t_open。结果，得到确保SIV的时间t_open为：t_open＝570小时。

如下形成10,000个链的TEG：从上述构造的互连结构的焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，当一段时间过去后发现断路故障，该时间基本上等于570小时的计算的确保SIV的时间。

(例子11)

形成如图13中所示的互连结构。表面处理时间t_s被设定为30秒。Cu<111>/<100>面积比σ被设定为0.01，并且应力S被设定为250MPa。除了上述条件之外的所有条件都被选为和例子8中的相似。

在此，用关系表达式来计算确保SIV的时间t_open，将关系：x_open＝d+2h代入其中。A_{SIV_gb}被忽略，因为它比A_{SIV_st}、A_{SIV_in}低2个或更多个数量级，并且使用A_{SIV_st}和A_{SIV_in}来计算确保SIV的时间t_open。结果，得到确保SIV的时间t_open为：t_open＝730小时。

如下形成10,000个链的TEG：从上述构造的互连结构的焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，当一段时间过去后发现断路故障，该时间基本上等于730小时的计算的确保SIV的时间。

(例子12)

形成如图13中所示的互连结构。表面处理时间ts被设定为45秒。Cu<111>/<100>面积比σ被设定为7，并且应力S被设定为1MPa。除了上述条件之外的所有条件都被选为和例子8中的相似。

在此，用关系表达式来计算确保SIV的时间t_open，将关系：x_open＝d+2h代入其中。A_{SIV_st}被忽略，因为它比A_{SIV_gb}、A_{SIV_in}低2个或更多个数量级，并且使用A_{SIV_gb}和A_{SIV_in}来计算确保SIV的时间t_open。结果，得到确保SIV的时间t_open为：t_open＝580小时。

如下形成10,000个链的TEG：从上述构造的互连结构的焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，当一段时间过去后发现断路故障，该时间基本等于580小时的计算的确保SIV的时间。

(例子13)

形成如图13中所示的互连结构。Cu<111>/<100>面积比σ被设定为15，并且应力S被设定为510MPa。除了上述条件之外的所有条件都被选为和例子8中的相似。

在此，用关系表达式来计算确保SIV的时间t_open，将关系：x_open＝d+2h代入其中。A_{SIV_in}被忽略，因为它比A_{SIV_gb}、A_{SIV_st}低2个或更多个数量级，并且使用A_{SIV_gb}和A_{SIV_st}来计算确保SIV的时间t_open。结果，得到确保SIV的时间t_open为：t_open＝270小时。

如下形成10,000个链的TEG：从上述构造的互连结构的焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，当一段时间过去后发现断路故障，该时间基本等于270小时的计算的确保SIV的时间。

(例子14)

形成如图13中所示的互连结构。表面处理时间t_s被设定为15秒。Cu<111>/<100>面积比σ被设定为15，并且应力S被设定为510MPa。除了上述条件之外的所有条件都被选为和例子8中的相似。

在此，用关系表达式来计算确保SIV的时间t_open，将关系：x_open＝d+2h代入其中。结果，得到确保SIV的时间t_open为：t_open＝200小时。

如下形成10,000个链的TEG：从上述构造的互连结构的焊盘部件到第二互连、到通路、到第一互连、到通路、到第二互连……、到焊盘，并且在150℃的温度环境之内进行TEG的SIV测试。在SIV测试中每十个小时向其施加电流，当每一个通路的电阻超过1MΩ时确定发生断路故障。结果，当一段时间过去后发现断路故障，该时间基本等于200小时的计算的确保SIV的时间。

如上面所述，通过使用实施例中描述的公式11和公式12的关系表达式计算的确保SIV的时间t_open和实验的结果基本一致。换句话说，能够通过将各条件代入到关系表达式中来计算具有较高精度的确保SIV的时间t_open，而不用实际进行SIV测试。这提供了以提高的精度进行半导体器件的可靠性评估。

根据优选实施例描述了本发明。本领域普通技术人员应该理解，本实施例们仅仅为了说明的目的而被公开，各元件和/或各处理的结合中的多种变化或更改是可得到的并且在本发明的范围内。

尽管上述实施例说明了扩散常数之间的关系是：D_SIV≈D_st+D_gb+D_in，如公式2中所指示，但扩散常数D_SIV也可在考虑到如下扩散常数中的任何一个、或任何两个的组合的情况下被获得：扩散常数D_st、扩散常数D_gb和扩散常数D_in。甚至在该情况中，考虑到扩散常数D_st，可以优选地获得扩散常数D_SIV。同时，在通过以与上述相似的方式使用计算的关系表达式来确定通路的几何因数或计算确保SIV的时间t_open的情况下，当扩散常数D_st、扩散常数D_gb和扩散常数D_in中的任何一个与目标半导体器件中其它的扩散常数相比很小时，较小的扩散常数可以被忽略。

尽管上面提到的实施例示出了通过利用其长度来代表如下尺寸，对空洞的成长区域的预期值的尺寸与互连112和第一通路124之间的接触区域的尺寸进行比较的示范性实施，但是也可以通过采用使用这些长度计算的面积来进行这些比较。

此外，尽管上述实施例示出了通过将从第一互连112和通路124之间的接触区域的一端到另一端的通道长度L二维近似成d+2h的计算的示范性实施，但通道长度L也可以通过采用例如三维近似来计算。

尽管上面提到的实施例还示出了用于制造半导体器件的过程，但这些仅是为了说明的目的而公开的，并且本发明也可以等效地应用于通过各种其他的制造过程制造的其他的半导体器件。另外，半导体器件的构造也能够以各种方式变化。此外，组成半导体器件的各组件的材料也可能以各种方式变化。尽管在上面提到的实施例中示出了用铜构成互连金属膜110等的构造，但是例如，互连金属膜110等也可以具有包括除了铜之外的不同化学元素的构造，诸如Ag。

此外，尽管上述实施例示出了一个通路被连接到一个互连的示范性实施，但是多个通路被连接到一个互连的多通路结构也可以被应用到本发明。

很显然，本发明不限于上面的实施例，并且在不脱离本发明的范围和精神的情况下可以被更改和变化。

Claims (6)

1.一种用于设计半导体器件的方法，该半导体器件包括具有铜互连和通路的结构，所述通路形成在所述铜互连上且与所述铜互连相接触，该方法包括：

当假设空洞在所述铜互连中从所述通路和所述铜互连的接触区域的一端开始成长时，通过计算在预定温度下、在确保应力引发空洞测试的时间t_open内朝着一个方向成长的空洞的成长长度、并将计算的成长长度赋予所述预期值x_open，来计算在所述预定温度下、在所述确保应力引发空洞测试的时间t_open内扩展的空洞的成长区域的尺寸的预期值x_open；

通过比较所述接触区域的尺寸与所述预期值x_open，来确定所述通路的几何因数，使得所述铜互连和所述通路之间的所述接触区域的尺寸不小于所述预期值x_open；以及

其中，所述计算预期值x_open包括：通过将所述确保应力引发空洞测试的时间t_open代入公式中，来计算所述预期值x_open，所述公式包括：

在t_s<64.25秒的情况下

$\mathrm{erf}\left(\frac{x_{\mathrm{open}}}{2\sqrt{((3.22E-19)\&CenterDot;S+(2.80E-17)\&CenterDot;\mathrm{\&sigma;}+(-4.00E-18)\&CenterDot;t_s+(2.57E-16))\exp (-0.001{(T-150)}^2)t_{\mathrm{open}}}}\right)=1.43E-3$

以及

在t_s≧64.25秒的情况下

$\mathrm{erf}\left(\frac{x_{\mathrm{open}}}{2\sqrt{((3.22E-19)\&CenterDot;S+(2.80E-17)\&CenterDot;\mathrm{\&sigma;})\exp (-0.001{(T-150)}^2)t_{\mathrm{open}}}}\right)=1.43E-3,$

其中，所述公式包括变量：

所述确保应力引发空洞测试的时间t_open，以小时为单位；

预定温度T，以摄氏度为单位；

所述预期值x_open，以nm为单位；

在所述铜互连上施加的应力S，以MPa为单位；

用所述铜互连中具有<111>取向部分的面积除以具有<100>取向部分的面积表示的面积比σ；

暴露于硅烷下的对所述铜互连执行的表面处理时间t_s，以秒为单位，以及在所述公式中，

项(3.22E-19)的单位是(1/(MPa·小时))·nm²，

项(2.80E-17)的单位是(1/小时)·nm²，

项(-4.00E-18)的单位是(1/(秒·小时))·nm²，

项(2.57E-16)的单位是(1/小时)·nm²，

项(-0.001)的单位是1/摄氏度²，以及

项(150)的单位是摄氏度。

2.根据权利要求1的设计半导体器件的方法，其中

所述确定所述通路的几何因数包括：计算从接触区域的一端到另一端的通道长度，所述通道长度代表所述接触区域的尺寸；并且通过比较所述通道长度和所述预期值x_open来确定所述通路的几何因数，使得所述通道长度不小于所述预期值x_open。

3.根据权利要求2的设计半导体器件的方法，其中，在所述确定所述通路的几何因数中，通过定义所述通道长度来确定所述几何因数：

所述通道长度＝d+2h

其中d是所述通路的直径，并且h是所述通路被埋入所述铜互连之中的深度。

4.一种用于评估半导体器件的可靠性的方法，该半导体器件包括具有铜互连和通路的结构，所述通路形成在所述铜互连上且与所述铜互连相接触，该方法包括：

基于所述通路的几何因数，来计算所述铜互连和所述通路之间的接触区域的尺寸；

当假设空洞在所述铜互连中从所述通路和所述铜互连的接触区域的一端开始成长时，通过比较所述接触区域的尺寸与在预定温度下、在处理时间t内扩展的空洞的成长区域的尺寸的预期值x_open，以及通过计算为达到所述预期值x_open所需要的处理时间t，以将计算的处理时间t赋予所述确保应力引发空洞测试的时间t_open，来计算确保应力引发空洞测试的时间t_open，其中所述预期值x_open变成等于所述接触区域的尺寸；以及

其中所述计算确保应力引发空洞测试的时间t_open包括：通过将所述接触区域的尺寸代入到公式中的所述预期值x_open中，来计算所述确保应力引发空洞测试的时间t_open，所述公式包括：

在t_s<64.25秒的情况下

$\mathrm{erf}\left(\frac{x_{\mathrm{open}}}{2\sqrt{((3.22E-19)\&CenterDot;S+(2.80E-17)\&CenterDot;\mathrm{\&sigma;}+(-4.00E-18)\&CenterDot;t_s+(2.57E-16))\exp (-0.001{(T-150)}^2)t_{\mathrm{open}}}}\right)=1.43E-3$

以及

在t_s≧64.25秒的情况下

$\mathrm{erf}\left(\frac{x_{\mathrm{open}}}{2\sqrt{((3.22E-19)\&CenterDot;S+(2.80E-17)\&CenterDot;\mathrm{\&sigma;})\exp (-0.001{(T-150)}^2)t_{\mathrm{open}}}}\right)=1.43E-3,$

其中，所述公式包括变量：

所述确保应力引发空洞测试的时间t_open，以小时为单位；

所述预定温度T，以摄氏度为单位；

所述预期值x_open，以nm为单位；

在所述铜互连上施加的应力S，以MPa为单位；

用所述铜互连中具有<111>取向部分的面积除以具有<100>取向部分的面积表示的面积比σ；

暴露于硅烷下的对所述铜互连执行的表面处理时间t_s，以秒为单位，

在所述公式中，项(3.22E-19)的单位是(1/(MPa·小时))·nm²，

项(2.80E-17)的单位是(1/小时)·nm²，

项(-4.00E-18)的单位是(1/(秒·小时))·nm²，

项(2.57E-16)的单位是(1/小时)·nm²，

项(-0.001)的单位是1/摄氏度²，以及

项(150)的单位是摄氏度。

5.根据权利要求4的评估半导体器件的可靠性的方法，其中所述计算所述接触区域的尺寸包括：计算从接触区域的一端到另一端的通道长度。

6.根据权利要求5的评估半导体器件的可靠性的方法，其中，在所述计算通道长度中，所述通道长度被定义为：

所述通道长度＝d+2h

其中d是所述通路的直径，并且h是所述通路被埋入所述铜互连之中的深度。

Images