CN100495704C - 具有体接触的并联场效应晶体管结构及集成电路 - Google Patents
具有体接触的并联场效应晶体管结构及集成电路 Download PDFInfo
- Publication number
- CN100495704C CN100495704C CNB2006800085198A CN200680008519A CN100495704C CN 100495704 C CN100495704 C CN 100495704C CN B2006800085198 A CNB2006800085198 A CN B2006800085198A CN 200680008519 A CN200680008519 A CN 200680008519A CN 100495704 C CN100495704 C CN 100495704C
- Authority
- CN
- China
- Prior art keywords
- conductor part
- grid conductor
- fet
- semiconductor device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 21
- 239000004020 conductor Substances 0.000 claims abstract description 91
- 239000004065 semiconductor Substances 0.000 claims description 48
- 239000013078 crystal Substances 0.000 claims description 40
- 238000009792 diffusion process Methods 0.000 claims description 24
- 230000037361 pathway Effects 0.000 claims description 20
- 239000000758 substrate Substances 0.000 claims description 20
- 239000012212 insulator Substances 0.000 claims description 12
- 230000005611 electricity Effects 0.000 claims description 8
- 238000002955 isolation Methods 0.000 claims description 7
- 210000000746 body region Anatomy 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 24
- 238000013461 design Methods 0.000 description 12
- 229910021332 silicide Inorganic materials 0.000 description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 7
- 238000012986 modification Methods 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000006243 chemical reaction Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002349 favourable effect Effects 0.000 description 2
- 230000000630 rising effect Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910000676 Si alloy Inorganic materials 0.000 description 1
- 239000002800 charge carrier Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000012423 maintenance Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 230000010355 oscillation Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 238000003672 processing method Methods 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002210 silicon-based material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Thin Film Transistor (AREA)
- Junction Field-Effect Transistors (AREA)
- Bipolar Transistors (AREA)
Abstract
通过与第一或者主场效应晶体管(“FET”)(620)电并联放置的一个或者多个第二FET(632)，将第一FET(620)与至其的体接触分隔开。以此方式，第一FET(620)的主体可以延伸至由第二FET(632)占有的区域中，以允许对第一FET(620)主体进行接触。在一个实施例中，第一FET(620)的栅极导体和第二FET(632)的栅极导体是单块导电图形的整体部分。将单块导电图形制作得如期望的一样小，并且将其制作成与位于集成电路之上的栅极导体的最小预定线宽一样小，所述集成电路包括体接触的FET。以此方式，可以保持面积和寄生电容较小。
Description
技术领域
本发明涉及半导体器件结构和处理方法，且尤其涉及一种具有体接触(body contact)的场效应晶体管结构(“FET”)。
背景技术
速度是集成电路操作性能的关键方面。近年来，已经引入了包括绝缘体上硅(SOI)技术的增强型制造技术。由于SOI技术有助于降低晶体管电容，实现更高的开关速度，因此SOI技术正变得愈加重要。FET通常具有压控源漏导电通路，所述压控源漏导电通路通过FET的沟道区域在源区之间延伸并进入漏区。可以用来考虑FET的另一方式是，每个FET均具有两个源/漏区域，各布置在沟道区域的每个端部，而并不区分一个源区和一个漏区。当在体衬底(bulksubstrate)中形成FET时，在源/漏区域和环绕晶体管的阱区域之间以及在阱区域和晶体管主体(紧在包括晶体管沟道的栅极之下的晶体管部分)之间的结导致相当大的电容。在SOI衬底中，诸如场效应晶体管(“FET”)的有源器件形成在相对较薄的单晶硅半导体层中，该较薄的单晶硅半导体层位于诸如掩埋氧化物(BOX)层之类的掩埋绝缘材料层之上。在包括SOI衬底的设计中，消除了与源/漏区域和环绕的阱区域之间的结相关联的大部分电容，因为掩埋氧化物的存在使重掺杂源/漏区域与衬底相隔离。另外，在SOI设计中，由于在晶体管主体之下存在BOX层，在顶部存在栅极电介质，并在侧部存在源区和漏区，结果就使得SOI FET主体被电隔离。
在SOI衬底中形成有导电沟道的晶体管的电隔离主体被称为“浮置主体”，因为该主体浮置在一个电势，该电势根据操作该晶体管的不同条件而变化，其中通常预先并不知道这种电势。因此，晶体管的阈值电压VT容易变化，还变化至通常预先并不知道的程度。阈值电压VT是FET晶体管从“截止”状态转换至“导通”状态的电压。FET被制造为n沟道型FET(NFET)或者p沟道型FET(PFET)。以NFET作为FET的实例，可以降低阈值电压VT，以在切换周期早期内使NFET在过低电压下导通。这会导致针对上升信号转换的过早或者错误的检测信号。相反，对于下降信号转换，检测比期望更晚。此外，需要低电压的较低值以保持亚阈值泄漏电流尽可能地低。备选地，根据电荷积聚，阈值电压VT会增加，导致NFET的导通晚于上升信号转换而早于下降信号转换的情况。
当在诸如反相器和逻辑门的数字切换元件中使用FET时，虽然通常可容许阈值电压的这种变化，但是用于对信号尤其是小摆幅信号进行放大的FET需要具有稳定的阈值电压。
一种解决方案是为在SOI衬底中布置有导电沟道的场效应晶体管提供体接触。体接触是对晶体管主体进行的导电接触，用以为电荷载流子对晶体管主体的流入/流出提供低电阻通路。
图1是示出了在衬底的SOI区域中形成有导电沟道(未示出)的现有技术FET 100的平面图，该FET具有体接触。其中形成FET的特定SOI区域在此还称为有源区110，如由一个或多个隔离区域122所界定的那样。如图1所示，FET 100包括导体图形104，该导体图形104具有沿有源区110的长度115方向延伸的栅极导体部分102。栅极导体部分102将有源区110的宽度120划分成三个部分：源区113，布置在有源区的左边缘106和栅极导体部分102之间；FET的沟道区域(未示出)，位于栅极导体部分102之下；以及漏区114，布置在栅极导体部分102和有源区110的右边缘108之间。
图2是通过图1的线2-2的SOI FET的截面视图。如图2所示，FET 100的主体160布置在绝缘体上半导体(“SOI”)区域的有源区110中，所述SOI区域诸如SOI衬底90的绝缘体上硅层。有源区110通过在有源区110的左边缘106和右边缘108处以及在有源区的顶部边缘124和底部边缘126处布置的一个或多个隔离区域122来界定(图1)。SOI区域位于掩埋氧化物(＂BOX＂)层103之上，所述掩埋氧化物层将SOI区域与衬底90的体区域107绝缘。FET的主体160布置在栅极导体部分102之下。沟道区域120占据FET栅极电介质115附近的主体160的部分。源区113和漏区占据与主体160相邻的有源区110的部分。当通过栅极导体102上的电压使FET适当偏置以导电时，电流流过FET的漏区114和源区113之间的沟道区域120。
如图3所示，导电体接触过孔170与邻近于FET主体160的FET有源区110的部分导电接触。在特定的实例中，FET是其中主体具有p型掺杂的NFET。当足够浓度的电子聚集而在具有n型导电性的沟道区域120(图1)中产生反型层时，NFET导通。在这种NFET中，体接触具有p+掺杂以便向NFET的p型掺杂主体160提供导电通路。这不同于用于NFET 100的源区113和漏区114的n+型掺杂(图1至图2)。
在包括电流源的电路中、电流镜电路中、或者当需要放大数据信号而与读出放大器结合使用时，体接触的使用尤其有利。此外，在部分耗尽型SOI FET器件中使用体接触设计，以便最小化浮动电荷主体效应。
然而，尽管提供具有体接触的场效应晶体管具有前述优点，但是晶体管设计还是保守地包括体接触，因为体接触倾向于增加FET所占有的衬底面积量以及FET的栅极导体与栅极之下的SOI层之间的电容。这些增加也都倾向于降低电路中FET的性能。
在图1的自顶向下的描绘中，可以最佳地观察到表面面积的增加，其中导体图形104包括栅极导体部分102和与其连接的大的体接触导体部分170。与有源区电容性接触的大的体接触导体部分170增添了大的寄生电容。此外，由于大的导体部分170之下的区域并非位于FET的源区和漏区之间的区域内，如栅极导体部分102之下的区域一样，该区域并非用于驱动FET的导通电流。电容的增加影响了FET的开关速度。通过将布线的长度增加至FET，大的体接触导体部分的增加的面积进一步影响FET的开关速度。为了遏制所增加电容的影响，需要增加驱动电流以维持原始开关速度。除了难以实现之外，这种做法将导致不希望的功耗增加。
图4是示出了一种不同的现有技术的体接触FET 200的平面图，其中与FET 100(图1)的体接触导体部分170的面积相比，栅极导体图形的体接触导体部分270具有减小的面积。该FET 200具有沿有源区210的长度215的方向延伸的两个栅极导体指(conductorfingers)202、并且包括两个源区213，源区213通过该指与公共漏区214分隔。两个指202彼此平行放置，将有源区210的宽度240分成三个部分：在指210和有源区210的外部边缘之间设置的两个源区213、以及在两个指202之间设置的漏区214。因为与FET 100的单指设计相比，FET 200的双指设计提供了增加的电流驱动，因此FET 200的双指设计较有利，其中该FET 100的单指设计占有的有源区宽度与FET 100(图1)的宽度120相同。
在现有技术的FET 200中，体接触导体部分270没有使有源区210的源区213与体接触272分隔开，这与FET 100(图1)中相同。结果，源区213没有与体接触272电隔离。由于必须保持向源区和体接触施加相同的电压(例如，接地)，因此这限制了FET 200可以进行的应用。
图5示出了根据现有技术的另一体接触FET 300。在该FET 300中，有源区的体接触部分372注入p+掺杂。该FET 300具有这样的设计，其中与图1中示出的FET 100相比，该设计已降低了寄生电容，因为位于导体图形的体接触部分370之下的半导体面积量比图1所示的面积更小。然而，很少使用图5中示出的设计，因为与用以提供有源FET 300的半导体区域390的面积量相比，该设计要求大面积量的半导体区域380来提供体接触。
如上所述，不论是否使用图1、图4中还是图5中的设计，使用体接触的一个困难是大的寄生电容。大电容的出现是由于体接触导体部分170(图1)、270(图4)或370(图5)与跨过栅极电介质层115(图3)的一部分的衬底的单晶SOI区域之间紧密接近。
因此，期望的是提供一种改进的结构和制造方法，用于提供寄生电容降低的体接触FET。
发明内容
通过与第一或者主场效应晶体管(“FET”)电并联放置的一个或多个第二FET而将第一或者主FET与至其的体接触分隔，以此提供解决前述问题的本发明的实施例。以此方式，第一FET主体可以延伸至由第二FET占有的区域之中，以允许对第一FET主体进行接触。优选地，第一FET的栅极导体和第二FET的栅极导体是单块导电图形的整体部分。优选地，将单块导电图形制作得如期望的那样小，并且可以将其制作成与位于集成电路之上的栅极导体的最小预定线宽一样小，所述集成电路包括体接触FET。以此方式，可以保持面积和寄生电容较小。
因此，根据本发明的一个方面，提供了一种半导体器件结构，其中包括衬底的单块单晶半导体区域。具有第一源区和第一漏区的第一场效应晶体管(“FET”)布置在该单块单晶区域中。第一源区和第一漏区限定第一源漏导电通路。与第一FET的第一源漏导电通路电并联地提供具有第二源漏导电通路的至少一个第二场效应晶体管(“FET”)。第二FET具有包括第二源区和第二漏区中至少一个的第二扩散区域。第二源漏导电通路在第二扩散区域与第一源区和第一漏区之一之间延伸。布置单块单晶区域的体接触，使得体接触与第二扩散区域具有结。
附图说明
图1是示出了根据现有技术的体接触SOI FET的顶部平面视图。
图2是通过图1中的线2-2的截面视图，示出了根据现有技术的体接触SOI FET。
图3是通过图1中的线3-3的截面视图，示出了根据现有技术的体接触SOI FET。
图4是示出了根据现有技术的多指的体接触SOI FET的顶部平面视图。
图5是示出了根据现有技术的另一体接触SOI FET的顶部平面视图。
图6是示出了根据本发明一个实施例的体接触SOI FET的顶部平面视图。
图7A是示出了通过图6中的线7-7的相应截面视图，示出了根据本发明的特定实施例的体接触SOI。
图7B是示出了通过图6中的线7-7的相应截面视图，示出了根据本发明这种实施例的变型的体接触SOI。
图8是示出了根据本发明另一实施例的体接触SOI FET的顶部平面视图。
图9是示出了根据本发明又一实施例的体接触SOI FET的顶部平面视图。
图10是示出了根据本发明再一实施例的体接触SOI FET的顶部平面视图。
具体实施方式
根据本发明的实施例，提供了一种用于解决体接触FET前述问题的半导体器件结构和制造方法。参考图6，在此处描述的半导体器件结构中，第一场效应晶体管(FET)620布置在衬底的单块单晶半导体区域600中。体接触640具有到单块单晶区域600的扩散区域650的结642，所述扩散区域650没有与第一FET的源区624电结合，或者实际上没有与第一FET的漏区626电结合。而是，扩散区域650担任第二FET 632的源区和漏区中的至少一个以及另一第二FET634的源区和漏区中的至少一个，所述另一第FET 634具有到第一FET的第一源区和第一漏区中至少一个的源漏导电通路。这样，就将第二FET的源漏导电通路与第一FET的源漏导电通路电并联连接。
在图6示出的本发明的实施例中，单块单晶半导体区域600优选地主要包括硅，或者主要包括硅合金，例如锗硅。备选地，为了对沟道区域施加应力来增加晶体管的性能，半导体区域600具有主要包括硅的部分以及主要包括锗硅的另一部分。单块单晶区域可选地通过布置在单晶区域600的底部边缘616和顶部边缘618处以及在单块单晶半导体区域600的左侧边缘612和右侧边缘614处的一个或多个浅沟槽隔离(“STI”)610来界定。单块单晶区域600优选地提供在绝缘体上半导体(“SOI”)层中，诸如SOI衬底的绝缘体上硅层，其中掩埋氧化物(“BOX”)层位于SOI层之下，而衬底的体区域位于BOX层之下，类似于上文参考图2描述和示出的BOX层和体区域。
在单块单晶半导体区域600中，第一FET 620在第一源区624和第一漏区626之间具有第一源漏导电通路622。体接触640具有到单块单晶区域600的扩散区域650的结642，所述扩散区域650没有与第一FET的源区624电结合，或者实际上没有与第一FET的漏区626电结合。而是，扩散区域650的一部分担任第二FET 632的源区652，所述第二FET 632具有到第一FET 620的漏区626的源漏导电通路633，该源漏导电通路633与第一FET的源漏导电通路622并联。同样，扩散区域650的一部分担任另一第二FET 634的漏区654，所述另一第二FET 634具有与第一FET并联的、到第一FET 620的源区624的源漏导电通路635。
如在图6中进一步所示，第一FET和第二FET分别具有栅极导体，其分别提供为在一个单块导电图形中导电并物理地接合在一起的第一栅极导体部分660和第二栅极导体部分662、664。第一栅极导体部分660沿单块单晶区域600的纵向方向定向，即沿单块单晶区域600的顶部边缘618和底部边缘616之间的方向定向。第二栅极导体部分662、664沿单块单晶区域的横向方向定向，即沿单块单晶区域的左侧边缘612和右侧边缘614之间的宽度665的方向定向。单块导电图形还包括尾部导体670，所述尾部导体670沿着从第二栅极导体部分662、664的边缘朝向单块导电图形的顶部边缘618的纵向方向延伸。
优选地，单块导电图形的第二栅极导体部分662、664完全跨过宽度665延伸。这有助于确保其中布置有第二FET 632、634的部分的扩散区域650与第一FET 620电分隔。第一栅极导体部分660从第二栅极导体部分662、664的一个边缘一直延伸至单块单晶半导体区域600的一个边缘，在此情况下，是顶部边缘616。
根据优选的实施例，单块导电图形具有线宽671，线宽671基本上不大于集成电路的栅极导体的预定最小线宽，其中半导体器件结构形成所述集成电路的一部分。优选地，单块导电图形的线宽671等于集成电路的最小预定线宽。优选地，不但第一栅极导体部分660而且第二栅极导体部分662、664以及尾部导体部分670都具有等于最小预定线宽的线宽。小线宽促进了通过第一FET 620的高电流驱动。小线宽还降低了位于未用作第一FET的第一栅极导体的导电图形部分之下的单晶半导体区域的量，从而保持寄生电容较低。
进一步参考图6，通过经过相应的开口将稍微重掺杂区域注入单块单晶半导体区域中来形成体接触640。为了确保体接触放置在容差内且大小足够，开口可以在STI区域610的一部分之上延伸，使得当在对体接触区域进行注入时，能够将某些注入物质注入至STI区域610中。然而，仅有单块单晶半导体600的注入部分成为结构的体接触区域的部分。
图7A为通过图6示出的半导体器件结构的线7-7的截面视图。如图7A所示，单晶半导体区域的体接触区域640与扩散区域654相邻，并与扩散区域654形成结。如上所述，第二扩散区域654担任第二FET的漏区。第二FET 634具有源漏导电通路，该源漏导电通路在第二栅极导体部分664之下的扩散区域654和第一FET的源区624之间延伸。硅化物层672位于其中布置体接触区域640、第二扩散区域654和第一源区624的SOI层之上。优选地，通过将硅化物形成金属沉积到所述结构暴露的单晶硅材料上然后进行退火来形成与单晶硅区域自对准的硅化物672，由此形成硅化物层672。层间电介质(“ILD”)区域676覆盖包括所有FET、体接触区域和扩散区域的半导体器件结构。如果有必要，可以通过该电介质层中的开口来提供诸如导电过孔674的接触以及其它接触(未示出)，以与器件的期望部分导电接触。
同样，如图6中所示，第二栅极导体部分664具有绝缘帽666以及绝缘侧壁间隔层667，所述绝缘帽666和绝缘侧壁间隔层667共同密封第二栅极导体部分664，用于与相邻导电部件隔离。虽然在图6中没有特别示出，但是优选地，绝缘帽和侧壁间隔层密封整个单块导电图形以进行隔离。在绝缘帽666以及侧壁间隔层667进行隔离的情况下，可以在穿过ILD区域676延伸的开口中提供导电过孔674，以与硅化物层672导电接触。可选地，在图7B示出的该实施例的一个变型中，可以以无边界方式来形成导电过孔674，以便导电过孔674的边缘676落在绝缘帽666上。本发明的实施并不要求这种无边界接触。备选地，可以使用另一更加常规的接触方案来代替，诸如在以下关于图7B所描述的方案。
图7B示出了关于图7A描述的半导体器件结构的另一变型。在该结构中，提供了位于第二栅极导体部分764之上的硅化物层768。通过延伸，可以形成位于整个单块导电图形之上的这种硅化物层768，所述整个单块导电图形包括第一栅极导体部分660(图6)以及尾部导体部分670，假定导电过孔774的边缘(例如边缘776)与尾部导体部分670的边缘682和684适当隔开，如图6所示。
图8示出了参考图6和图7A或图7B的上述实施例的变型。如在此所示，包括尾部导体部分842和第一栅极导体部分860的单块导电图形在单块单晶半导体区域的顶部边缘818和底部边缘816之间的其整个长度858延伸。根据导电过孔相对于体接触注入区域840的设置，可以采用无边界或者有边界的方式来形成导电过孔，与图7A和图7B所述的类似。
在图9示出的另一实施例中，第一FET的漏区和源区之一从单块单晶半导体区域的底部边缘916延伸至其顶部边缘918。优选地，源区926从底部边缘916延伸至顶部边缘918。在此情况下，体接触注入区域940与第二扩散区域954和源区926的一部分都具有结，所述第二扩散区域954布置在第一栅极导体部分960的与源区926相对的一侧上。
最后，图10示出了与图9所示类似的实施例，但是其中单块单晶半导体区域具有带凹口的外观。例如浅沟槽隔离(“STI”)区域1010的隔离区域占有围绕半导体区域的衬底表面区域。该结构适合应用于其中有源第一FET 1020的栅极导体1060不必具有集成电路的栅极导体的最小线宽的情况。栅极导体1060的线宽基本上大于最小线宽。需要第一FET 1020的栅极导体1060的更大的线宽来确保STI区域1010的边缘在用于制造第一FET 1020所提供的工艺容限内被栅极导体1060重叠。在该实施例中，第一FET 1020的漏区或者源区仅在单晶区域的底部边缘1016与布置在顶部边缘和底部边缘之间的中间边缘1015之间延伸。此外，在该实施例中，第二栅极导体部分1064仅在例如单晶半导体区域的左侧边缘1012的一个边缘与第一FET 1020的第一栅极导体部分1060之间延伸，并以直角1070或者基本以直角与第一栅极导体部分相接。
虽然已经根据其特定的优选实施例对本发明进行了描述，但是本领域技术人员应当理解，在不脱离下文所附权利要求书限定的本发明的真实范围和精神的情况下，可以对其进行许多变型和改进。
工业应用性
本发明在半导体器件领域是有益的，且尤其是对于场效应晶体管更加有益。
Claims (16)
1.一种半导体器件结构，包括：
衬底的单块单晶半导体区域(600)；
第一场效应晶体管(620)，具有在所述单块单晶区域(600)中布置的第一源区(624)和第一漏区(626)，所述第一源区(624)和第一漏区(626)限定第一源漏导电通路(622)；
至少一个第二场效应晶体管(632)，具有与所述第一场效应晶体管(620)的所述第一源漏导电通路(622)电并联的第二源漏导电通路(633)，所述至少一个第二场效应晶体管(632)具有包括第二源区(652)和第二漏区中的至少一个的第二扩散区域，所述第二源漏导电通路(633)在所述第二扩散区域与所述第一源区(624)和所述第一漏区(626)中的至少一个之间延伸；以及
所述单块单晶区域(600)的体接触，其与所述第二扩散区域具有结。
2.根据权利要求1所述的半导体器件结构，其中所述体接触导电连接至所述第一场效应晶体管(620)的第一沟道区域和所述第二场效应晶体管(632)的第二沟道区域。
3.根据权利要求2所述的半导体器件结构，其中所述衬底是绝缘体上半导体衬底，所述绝缘体上半导体衬底包括位于所述单块单晶半导体区域(600)之下的掩埋氧化物层，并且还包括位于所述掩埋氧化物层之下的体区域。
4.根据权利要求2所述的半导体器件结构，还包括单块导电图形，所述单块导电图形具有位于所述第一沟道区域之上的第一栅极导体部分和位于所述第二沟道区域之上的第二栅极导体部分，所述第一栅极导体部分限定所述第一场效应晶体管(620)的第一栅极导体，而所述第二栅极导体部分限定所述第二场效应晶体管(632)的第二栅极导体。
5.根据权利要求4所述的半导体器件结构，其中所述第一栅极导体部分沿所述单块单晶区域(600)的纵向方向来定向，且所述第二栅极导体部分沿所述单块单晶区域(600)的横向方向来定向。
6.根据权利要求5所述的半导体器件结构，其中所述第二栅极导体部分完全跨过所述单块单晶区域(600)的宽度延伸，并且所述单块导电图形还包括从与所述第一栅极导体部分相对的所述第二栅极导体部分的边缘延伸的尾部导体部分。
7.根据权利要求6所述的半导体器件结构，其中所述尾部导体部分沿所述纵向方向定向。
8.一种集成电路，包括根据权利要求4所述的半导体器件结构，所述单块导电图形的线宽不大于所述集成电路的栅极导体的预定最小线宽。
9.根据权利要求4所述的半导体器件结构，其中所述单块单晶区域(600)具有界定所述单块单晶区域(600)纵向方向最大长度的底部边缘和顶部边缘，并具有界定所述单块单晶区域(600)横向方向宽度的左侧边缘和右侧边缘，其中所述第一栅极导体部分沿所述纵向方向从所述底部边缘延伸至所述顶部边缘，并且所述第二栅极导体部分仅从所述左侧边缘和所述右侧边缘之一延伸至所述第一栅极导体部分。
10.根据权利要求9所述的半导体器件结构，其中所述第一源区(624)和所述第一漏区(626)中的至少一个从所述单块单晶区域(600)的顶部边缘延伸至底部边缘，并且所述体接触与所述第一源区(624)和所述第一漏区(626)中的至少一个形成结。
11.根据权利要求10所述的半导体器件结构，其中所述单块单晶区域(600)被切有凹口，使得所述第一源区(624)和所述第一漏区(626)中的至少一个仅从所述顶部边缘和所述底部边缘之一延伸至位于所述顶部边缘和所述底部边缘之间的中间边缘，并且所述第二栅极导体部分仅在所述左侧边缘和所述右侧边缘之一与所述第一栅极导体部分之间延伸。
12.根据权利要求11所述的半导体器件结构，其中由沟槽隔离区域来界定所述中间边缘。
13.一种集成电路，包括根据权利要求12所述的半导体器件结构，其中所述第一栅极导体部分具有大于所述集成电路的最小栅极导体线宽的宽度。
14.根据权利要求5所述的半导体器件结构，其中所述第一栅极导体部分与所述第二栅极导体部分以直角相接。
15.根据权利要求1所述的半导体器件结构，还包括与所述体接触和所述第二扩散区域两者都导电接触的导电过孔。
16.根据权利要求1所述的半导体器件结构，其中所述第二栅极导体部分完全跨过所述单块单晶区域(600)的宽度延伸，以将所述第一场效应晶体管(620)与所述第二场效应晶体管(632)的第二扩散区域分开，并且所述单块导电图形包括从所述第二栅极导体部分的边缘朝向所述单块单晶区域(600)的顶部边缘和底部边缘之一延伸的尾部导体部分。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US10/907,796 US7084462B1 (en) | 2005-04-15 | 2005-04-15 | Parallel field effect transistor structure having a body contact |
| US10/907,796 | 2005-04-15 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101142679A CN101142679A (zh) | 2008-03-12 |
| CN100495704C true CN100495704C (zh) | 2009-06-03 |
Family
ID=36710532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB2006800085198A Expired - Fee Related CN100495704C (zh) | 2005-04-15 | 2006-04-13 | 具有体接触的并联场效应晶体管结构及集成电路 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7084462B1 (zh) |
| EP (1) | EP1872402B1 (zh) |
| JP (1) | JP4395192B2 (zh) |
| CN (1) | CN100495704C (zh) |
| AT (1) | ATE454714T1 (zh) |
| DE (1) | DE602006011595D1 (zh) |
| TW (1) | TWI372461B (zh) |
| WO (1) | WO2006113395A2 (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011097883A1 (zh) * | 2010-02-09 | 2011-08-18 | 中国科学院微电子研究所 | 一种体接触器件结构及其制造方法 |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8035140B2 (en) | 2007-07-26 | 2011-10-11 | Infineon Technologies Ag | Method and layout of semiconductor device with reduced parasitics |
| US8921190B2 (en) * | 2008-04-08 | 2014-12-30 | International Business Machines Corporation | Field effect transistor and method of manufacture |
| US7893494B2 (en) * | 2008-06-18 | 2011-02-22 | International Business Machines Corporation | Method and structure for SOI body contact FET with reduced parasitic capacitance |
| CN103258813B (zh) * | 2013-04-24 | 2016-08-24 | 上海华虹宏力半导体制造有限公司 | 部分耗尽soi mosfet的测试结构及其形成方法 |
| US8933746B1 (en) | 2013-07-10 | 2015-01-13 | Astronics Advanced Electronic Systems Corp. | Parallel FET solid state relay utilizing commutation FETs |
| FR3038775A1 (fr) | 2015-07-09 | 2017-01-13 | St Microelectronics Sa | Prise de contact substrat pour un transistor mos dans un substrat soi, en particulier fdsoi |
| US10096708B2 (en) | 2016-03-30 | 2018-10-09 | Stmicroelectronics Sa | Enhanced substrate contact for MOS transistor in an SOI substrate, in particular an FDSOI substrate |
| FR3053834B1 (fr) | 2016-07-05 | 2020-06-12 | Stmicroelectronics Sa | Structure de transistor |
| US10424664B2 (en) * | 2016-12-14 | 2019-09-24 | Globalfoundries Inc. | Poly gate extension source to body contact |
| CN112349784B (zh) * | 2020-11-05 | 2022-07-29 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
| CN113327983B (zh) * | 2021-05-26 | 2023-05-05 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185280A (en) * | 1991-01-29 | 1993-02-09 | Texas Instruments Incorporated | Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact |
| US5298773A (en) * | 1992-08-17 | 1994-03-29 | United Technologies Corporation | Silicon-on-insulator H-transistor layout for gate arrays |
| US5317181A (en) * | 1992-09-10 | 1994-05-31 | United Technologies Corporation | Alternative body contact for fully-depleted silicon-on-insulator transistors |
| US5635745A (en) * | 1994-09-08 | 1997-06-03 | National Semiconductor Corporation | Analog multiplexer cell for mixed digital and analog signal inputs |
| US5811855A (en) * | 1997-12-29 | 1998-09-22 | United Technologies Corporation | SOI combination body tie |
| US5821769A (en) * | 1995-04-21 | 1998-10-13 | Nippon Telegraph And Telephone Corporation | Low voltage CMOS logic circuit with threshold voltage control |
| CN1260597A (zh) * | 1999-01-08 | 2000-07-19 | 国际商业机器公司 | 绝缘体基硅厚氧结构和制造方法 |
| US6154091A (en) * | 1999-06-02 | 2000-11-28 | International Business Machines Corporation | SOI sense amplifier with body contact structure |
| US6177708B1 (en) * | 1998-08-07 | 2001-01-23 | International Business Machines Corporation | SOI FET body contact structure |
| US6310377B1 (en) * | 1996-06-07 | 2001-10-30 | Shigenobu Maeda | Semiconductor device having an SOI structure |
| US6387739B1 (en) * | 1998-08-07 | 2002-05-14 | International Business Machines Corporation | Method and improved SOI body contact structure for transistors |
| US6433587B1 (en) * | 2000-03-17 | 2002-08-13 | International Business Machines Corporation | SOI CMOS dynamic circuits having threshold voltage control |
| US6440788B2 (en) * | 2000-01-18 | 2002-08-27 | International Business Machines Corporation | Implant sequence for multi-function semiconductor structure and method |
| US6867106B2 (en) * | 2000-10-25 | 2005-03-15 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USH1435H (en) | 1991-10-21 | 1995-05-02 | Cherne Richard D | SOI CMOS device having body extension for providing sidewall channel stop and bodytie |
| US5821575A (en) * | 1996-05-20 | 1998-10-13 | Digital Equipment Corporation | Compact self-aligned body contact silicon-on-insulator transistor |
| US6399989B1 (en) | 1999-08-03 | 2002-06-04 | Bae Systems Information And Electronic Systems Integration Inc. | Radiation hardened silicon-on-insulator (SOI) transistor having a body contact |
| US6307237B1 (en) | 1999-12-28 | 2001-10-23 | Honeywell International Inc. | L-and U-gate devices for SOI/SOS applications |
| JP5001494B2 (ja) | 2001-08-28 | 2012-08-15 | セイコーインスツル株式会社 | 絶縁性基板上に形成された電界効果トランジスタ |
| US6905919B2 (en) | 2003-07-29 | 2005-06-14 | Chartered Semiconductor Manufacturing Ltd. | Method of forming a partially depleted silicon on insulator (PDSOI) transistor with a pad lock body extension |
-
2005
- 2005-04-15 US US10/907,796 patent/US7084462B1/en not_active Expired - Fee Related
-
2006
- 2006-04-04 TW TW095112005A patent/TWI372461B/zh active
- 2006-04-13 DE DE602006011595T patent/DE602006011595D1/de active Active
- 2006-04-13 CN CNB2006800085198A patent/CN100495704C/zh not_active Expired - Fee Related
- 2006-04-13 EP EP06758334A patent/EP1872402B1/en not_active Not-in-force
- 2006-04-13 AT AT06758334T patent/ATE454714T1/de not_active IP Right Cessation
- 2006-04-13 WO PCT/US2006/013987 patent/WO2006113395A2/en active Application Filing
- 2006-04-13 JP JP2008506717A patent/JP4395192B2/ja not_active Expired - Fee Related
Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5185280A (en) * | 1991-01-29 | 1993-02-09 | Texas Instruments Incorporated | Method of fabricating a soi transistor with pocket implant and body-to-source (bts) contact |
| US5298773A (en) * | 1992-08-17 | 1994-03-29 | United Technologies Corporation | Silicon-on-insulator H-transistor layout for gate arrays |
| US5317181A (en) * | 1992-09-10 | 1994-05-31 | United Technologies Corporation | Alternative body contact for fully-depleted silicon-on-insulator transistors |
| US5635745A (en) * | 1994-09-08 | 1997-06-03 | National Semiconductor Corporation | Analog multiplexer cell for mixed digital and analog signal inputs |
| US5821769A (en) * | 1995-04-21 | 1998-10-13 | Nippon Telegraph And Telephone Corporation | Low voltage CMOS logic circuit with threshold voltage control |
| US6310377B1 (en) * | 1996-06-07 | 2001-10-30 | Shigenobu Maeda | Semiconductor device having an SOI structure |
| US5811855A (en) * | 1997-12-29 | 1998-09-22 | United Technologies Corporation | SOI combination body tie |
| US6177708B1 (en) * | 1998-08-07 | 2001-01-23 | International Business Machines Corporation | SOI FET body contact structure |
| US6387739B1 (en) * | 1998-08-07 | 2002-05-14 | International Business Machines Corporation | Method and improved SOI body contact structure for transistors |
| CN1260597A (zh) * | 1999-01-08 | 2000-07-19 | 国际商业机器公司 | 绝缘体基硅厚氧结构和制造方法 |
| US6154091A (en) * | 1999-06-02 | 2000-11-28 | International Business Machines Corporation | SOI sense amplifier with body contact structure |
| US6440788B2 (en) * | 2000-01-18 | 2002-08-27 | International Business Machines Corporation | Implant sequence for multi-function semiconductor structure and method |
| US6433587B1 (en) * | 2000-03-17 | 2002-08-13 | International Business Machines Corporation | SOI CMOS dynamic circuits having threshold voltage control |
| US6867106B2 (en) * | 2000-10-25 | 2005-03-15 | Fujitsu Limited | Semiconductor device and method for fabricating the same |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011097883A1 (zh) * | 2010-02-09 | 2011-08-18 | 中国科学院微电子研究所 | 一种体接触器件结构及其制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US7084462B1 (en) | 2006-08-01 |
| WO2006113395A2 (en) | 2006-10-26 |
| EP1872402A4 (en) | 2008-06-11 |
| CN101142679A (zh) | 2008-03-12 |
| DE602006011595D1 (de) | 2010-02-25 |
| TW200731531A (en) | 2007-08-16 |
| WO2006113395A3 (en) | 2007-03-08 |
| EP1872402A2 (en) | 2008-01-02 |
| JP2008537339A (ja) | 2008-09-11 |
| EP1872402B1 (en) | 2010-01-06 |
| TWI372461B (en) | 2012-09-11 |
| ATE454714T1 (de) | 2010-01-15 |
| JP4395192B2 (ja) | 2010-01-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100495704C (zh) | 具有体接触的并联场效应晶体管结构及集成电路 | |
| US6498370B1 (en) | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same | |
| US7906813B2 (en) | Semiconductor device having a first circuit block isolating a plurality of circuit blocks | |
| KR100356577B1 (ko) | 에스오아이 기판과 그 제조방법 및 이를 이용한에스오아이 엠오에스에프이티 | |
| US6521959B2 (en) | SOI semiconductor integrated circuit for eliminating floating body effects in SOI MOSFETs and method of fabricating the same | |
| US6646305B2 (en) | Grounded body SOI SRAM cell | |
| US4862232A (en) | Transistor structure for high temperature logic circuits with insulation around source and drain regions | |
| US20010036693A1 (en) | Shielded channel transistor structure with embedded source/drain junctions | |
| KR20010033347A (ko) | 벌크 씨모스 구조와 양립 가능한 에스오아이 구조 | |
| KR100593739B1 (ko) | 바디-소스 접속을 갖는 모스 전계효과 트랜지스터 및 그제조방법 | |
| US20160099251A1 (en) | Semiconductor device | |
| KR20010112849A (ko) | 반도체 집적 회로 장치 및 반도체 집적 회로 장치의 제조방법 | |
| CN102683417A (zh) | Soi mos晶体管 | |
| JP2006319231A (ja) | 半導体装置 | |
| US20070246773A1 (en) | Drive circuit and drain extended transistor for use therein | |
| KR20020072675A (ko) | 절연막 위의 실리콘 구조를 갖는 반도체 소자 및 그제조방법 | |
| US7989865B2 (en) | Deep trench capacitor for SOI CMOS devices for soft error immunity | |
| US7355218B2 (en) | Semiconductor component with a MOS transistor | |
| KR100629264B1 (ko) | 게이트 관통 바디 콘택을 갖는 반도체소자 및 그 제조방법 | |
| US5808341A (en) | Semiconductor device having an SOI structure | |
| US20050127441A1 (en) | Body contact layout for semiconductor-on-insulator devices | |
| CN206610813U (zh) | 集成电子器件 | |
| KR20000035312A (ko) | 반도체 집적 회로 장치 | |
| US6249028B1 (en) | Operable floating gate contact for SOI with high Vt well | |
| KR20020036170A (ko) | 에스오아이 모스 트랜지스터를 구비한 반도체 소자 및신호 처리 장치 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| TR01 | Transfer of patent right |
Effective date of registration: 20171107 Address after: Grand Cayman, Cayman Islands Patentee after: GLOBALFOUNDRIES INC. Address before: American New York Patentee before: Core USA second LLC Effective date of registration: 20171107 Address after: American New York Patentee after: Core USA second LLC Address before: New York grams of Armand Patentee before: International Business Machines Corp. |
|
| TR01 | Transfer of patent right | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090603 Termination date: 20190413 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |