CN100477175C - 半导体结构及其制作方法 - Google Patents

Abstract

一种半导体结构，其位于晶片的切割道区上，且环绕晶片的芯片区，此半导体结构包括依序配置于切割道区上的多层介电层以及配置于每一层介电层中的多个图案化金属。其中，每一层介电层中的图案化金属延伸至位于下一层的部分介电层中。

Description

半导体结构及其制作方法

技术领域

本发明涉及一种半导体结构及其制作方法，尤其涉及防止芯片龟裂的半导体结构及其制作方法。

背景技术

随着科技日新月异，集成电路元件几乎已达到无所不在的地步。然而，集成电路元件生产的流程非常复杂，基本上包括集成电路设计、晶片制造、晶片测试及晶片封装(package)等四大阶段，而约需经过数百个不同的步骤，耗时约一、两个月的时间才得以完成。

为了量产及降低制造成本，晶片直径已由过去的四寸、五寸、六寸演变到十二寸，使得一片晶片上能同时制作更多芯片。集成电路元件的制造过程主要分为三个阶段：硅芯片的制造、集成电路的制作及集成电路元件的封装等。在集成电路的制作过程中，通常会在晶片切割道上形成许多的监测用图案，例如对准标记、监视/测量图案、电性测试图案以及产品编号等等。另外，封装可说是完成集成电路成品的最后阶段，其工艺包括相当复杂的步骤，而第一步就是晶片切割。

在一个硅晶片上，通常具有多个相互平行的水平切割道(scribe line)与多个相互垂直的垂直切割道，用以将多个芯片彼此分隔开。当晶片上的元件制作完成后，利用钻石刀具(diamond blade)沿着晶片的切割道切割，以得到多个芯片。由于晶片上覆盖有多种不同材料层，因此在晶片切割操作期间，位于切割道上的材料层，会因彼此材料性质有所差异，而在切割道上产生龟裂或裂痕等损伤。

特别是，上述所提及的损伤，在靠近芯片角落处，即切割道交叉处会最为严重，而形成应力集中区。而且，此角落处遭受损伤的芯片，在完成封装工艺后，还会因为一些外在应力的作用，例如冷热的温度变化，而使封装体在界面处造成裂痕扩大或脱层(delamination)的问题，其中脱层现象特别容易产生在低介电常数材料层与其他层的界面，这是因为低介电常数材料层与其他介电层或金属层的附着力通常不佳的缘故。如此将会导致元件失效或降低元件的使用寿命，造成工艺上成本的耗费，并且影响后续封装工艺以及元件可靠度。

发明内容

本发明的目的是提供一种半导体结构，可避免在晶片切割操作期间，造成芯片角落产生龟裂或裂痕。

本发明的另一目的是提供一种半导体结构的制作方法，利用在芯片周围的介电层中形成的金属，来避免芯片角落产生龟裂或裂痕。

本发明提出一种半导体结构，其位于晶片的切割道区上，且环绕晶片的芯片区，此半导体结构包括依序配置于切割道区上的多层介电层以及配置于每一层介电层中的多个图案化金属。其中，每一层介电层中的图案化金属延伸至位于下一层的部分介电层中。

依照本发明实施例所述的半导体结构，上述的图案化金属具有第一部分与第二部分，且第二部分位于第一部分下方。

依照本发明实施例所述的半导体结构，上述的第一部分的宽度与第二部分的宽度相同。

依照本发明实施例所述的半导体结构，上述的第一部分的宽度大于第二部分的宽度。

依照本发明实施例所述的半导体结构，上述的每一层介电层中的图案化金属与位于下一层介电层中的图案化金属呈交错排列。

依照本发明实施例所述的半导体结构，上述的每一层介电层中的图案化金属与位于下一层介电层中的图案化金属相连接。

依照本发明实施例所述的半导体结构，上述的图案化金属的材质例如为铜。

依照本发明实施例所述的半导体结构，上述的介电层材质例如为低介电常数(low-k)材料。

依照本发明实施例所述的半导体结构，上述的低介电常数材料例如为氟硅玻璃(fluorosilicate，FSG)。

本发明还提出一种半导体结构的制作方法，首先，提供一衬底。接着，于衬底上形成第一介电层。然后，于第一介电层上形成第二介电层。之后，于第二介电层中形成多个图案化金属，这些图案化金属至少延伸至部分第一介电层中。

依照本发明实施例所述的半导体结构的制作方法，上述的图案化金属的形成方法例如是先于第二介电层中形成多个沟渠。然后，于沟渠下方的第二介电层中形成多个开口，这些开口至少延伸至部分第一介电层中。之后，于沟渠与开口中填入金属材料。

依照本发明实施例所述的半导体结构的制作方法，上述的图案化金属的形成方法例如是先于第二介电层中形成多个开口。然后，于这些开口顶部周围的部分第二介电层中形成多个沟渠。之后，于沟渠与开口中填入金属材料。

依照本发明实施例所述的半导体结构的制作方法，上述的图案化金属的材质例如为铜。

依照本发明实施例所述的半导体结构的制作方法，上述的第一介电层与第二介电层材质例如为低介电常数材料。

依照本发明实施例所述的半导体结构的制作方法，上述的低介电常数材料例如为氟硅玻璃。

本发明因在芯片周围的每一层介电层中，皆形成有多个图案化金属，利用这些图案化金属可以避免晶片在进行切割时，因为应力的影响导致各介电层之间的界面产生裂缝并龟裂至芯片周围，尤其是芯片的角落处，而使元件失效或降低元件的使用寿命，以及造成生产成本的耗费，进而影响后续封装工艺以及元件可靠度。此外，本发明的半导体结构在晶片的制造过程中，不需要增加额外的工艺步骤，因此不会另外增加制造成本。

为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，作详细说明如下。

附图说明

图1A为依照本发明实施例所绘示的半导体结构的上视图；

图1B为依照图1A中I-I’剖面所绘示的一种半导体结构的剖面示意图；

图1C为依照本发明实施例所绘示的另一种半导体结构的剖面示意图；

图1D为依照本发明实施例所绘示的再一种半导体结构的剖面示意图；

图2为依照本发明实施例所绘示的半导体结构与芯片区的上视图；

图3A至图3C为依照本发明实施例所绘示的半导体结构的制作流程剖面图。

主要元件符号说明

30：栅极

31：栅介电层

32：源极/漏极区

33a、33b：沟渠

34a、34b：开口

100、100’、100”：半导体结构

101、301：晶片

102、302：切割道区

104、304：芯片区

106、108、110、306、308、310：介电层

112、112a、112b、312、314：图案化金属层

113、313：界面

300：衬底

307、309、311：双镶嵌结构

具体实施方式

图1A为依照本发明实施例所绘示的半导体结构的上视图。图1B为依照图1A中I-I’剖面所绘示的一种半导体结构的剖面示意图。图1C为依照本发明实施例所绘示的另一种半导体结构的剖面示意图。图1D为依照本发明实施例所绘示的再一种半导体结构的剖面示意图。图2为依照本发明实施例所绘示的半导体结构与芯片区的上视图。

请同时参照图1A、图1B与图2，半导体结构100位于晶片101的切割道区102上，且环绕晶片101的芯片区104，其中芯片区104上例如具有金属氧化物半导体(MOS)晶体管、其他半导体元件或半导体电路。半导体结构100包括介电层106、108、110以及图案化金属112。介电层106、108、110依序配置于切割道区102上，介电层106、108、110的材质可以是低介电常数材料，其中低介电常数材料例如为氟硅玻璃。图案化金属112的材质例如为铜。在每一层介电层中的图案化金属112分别延伸至位于下一层的部分介电层中。举例来说，位于介电层110中的图案化金属112延伸至位于下方的部分介电层108中，而位于介电层108中的图案化金属112则延伸至位于下方的部分介电层106中。图案化金属112延伸至下一层的部分介电层的目的在于，当晶片101在进行切割时，因为应力的作用，各层介电层之间的界面113容易产生龟裂或脱层的现象，而位于各介电层中的图案化金属112可以阻止裂缝继续朝向芯片区104延伸而造成芯片的损害。在本实施例中，上下二层介电层中的图案化金属112例如是以互相交错的方式来排列。

另外，在另一实施例中，半导体结构100’中的图案化金属112延伸至位于下一层的部分介电层中时，也可以与位于下一层介电层中的图案化金属112相连，而直接由介电层110延伸至介电层106中，请参照图1C。此外，请参照图1D，在另一实施例中，半导体结构100”中的图案化金属112也可以是由金属112a与金属112b所组成，金属112a位于金属112b上方，且金属112a的宽度大于金属112b的宽度，其中金属112a与金属112b的材质例如为铜。

图3A至图3C为依照本发明实施例所绘示的半导体结构的制作流程剖面图。首先，请参照图3A，晶片301具有切割道区302与芯片区304。位于芯片区304的衬底300上已形成有MOS晶体管，此MOS晶体管包括栅极30、栅介电层31与源极/漏极区32。接着，于衬底300上形成介电层306，介电层306的材质例如为低介电常数材料，其中低介电常数材料例如为氟硅玻璃。然后，于介电层306中形成金属内连线结构，例如为双镶嵌(dualdamascene)结构307，双镶嵌结构307与源极/漏极区32电性连接，其中双镶嵌结构307的材质例如为铜。

然后，请参照图3B，于介电层306上形成介电层308，介电层308的材质例如为低介电常数材料，其中低介电常数材料例如为氟硅玻璃。接着，于介电层308中形成双镶嵌结构309与图案化金属312，其中图案化金属312的材质例如为铜。值得注意的是，图案化金属312与双镶嵌结构309是在同一工艺步骤中同时形成的，形成方法例如是先进行第一次蚀刻步骤，以于介电层308中形成沟渠33a与33b。然后，进行第二次蚀刻步骤，以于沟渠33a、33b下方的介电层308中形成开口34a、34b。值得注意的是，在此步骤中，位于沟渠33a下方的介电层308经蚀刻至双镶嵌结构307时即停止，而位于沟渠33b下方的介电层308则会被继续向下蚀刻介电层306至一深度，此深度例如是介于

之间，优选为

之后，于衬底上形成一层金属材料(未绘示)并填满沟渠33a、33b与开口34a、34b。接着，例如以化学机械抛光法进行平坦化步骤，以形成双镶嵌结构309与图案化金属312。

另外，在另一实施例中，先进行第一次蚀刻步骤以于介电层308中形成开口34a、34b。然后，再于开口34a、34b顶部周围的部分介电层308中形成沟渠33a、33b。之后，再于沟渠33a、33b与开口34a、34b中形成双镶嵌结构309与图案化金属312。

之后，请参照图3C，于介电层308上形成介电层310，介电层310的材质例如为低介电常数材料，其中低介电常数材料例如为氟硅玻璃。接着，以相同的方式于介电层310中形成双镶嵌结构311与图案化金属314。值得一提的是，在此步骤中所形成的图案化金属314与位于下方的图案化金属312呈交错排列，因此，晶片101在进行切割而因应力的作用造成各层介电层之间的界面313产生龟裂或脱层时，可藉由图案化金属312、314来阻止裂缝继续朝向芯片区304延伸而造成芯片的损害。

值得注意的是，在以上实施例中是以具有三层介电层的半导体结构为例对本发明进行说明，并非用以限定本发明，使用者可视需求与芯片区中的膜层搭配，采用四层、五层或更多层的介电层。

综上所述，在晶片进行切割时，因为应力的影响而会在各介电层之间的界面产生裂缝并龟裂至芯片周围，尤其是芯片的角落处，因此将本发明的半导体结构形成在芯片周围的切割道区上，可利用半导体结构中的图案化金属来阻止裂缝继续朝向芯片区延伸而造成芯片的损害，避免元件失效或降低元件的使用寿命，以及造成生产成本的耗费，进而影响后续封装工艺以及元件可靠度。此外，本发明的半导体结构在晶片的制造过程中是与芯片区中的半导体元件一起制作，并不需要增加额外的工艺步骤，因此不会另外增加制造成本。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围的前提下，可作些许的更动与润饰，因此本发明的保护范围当视所附权利要求所界定者为准。

Claims (15)

1.一种半导体结构，位于一晶片的一切割道区上且环绕该晶片的一芯片区，该半导体结构包括：

多个介电层，依序配置于该切割道区上；以及

多个图案化金属，配置于每一该些介电层中，且延伸至位于下方的部分该介电层中。

2.如权利要求1所述的半导体结构，其中该些图案化金属具有一第一部分与一第二部分，且该第二部分位于该第一部分下方。

3.如权利要求2所述的半导体结构，其中该第一部分的宽度与该第二部分的宽度相同。

4.如权利要求2所述的半导体结构，其中该第一部分的宽度大于该第二部分的宽度。

5.如权利要求1所述的半导体结构，其中每一该些介电层中的该些图案化金属与位于下方的该介电层中的该些图案化金属呈交错排列。

6.如权利要求1所述的半导体结构，其中每一该些介电层中的该些图案化金属与位于下方的该介电层中的该些图案化金属相连接。

7.如权利要求1所述的半导体结构，其中该些图案化金属的材质包括铜。

8.如权利要求1所述的半导体结构，其中该些介电层的材质包括低介电常数材料。

9.如权利要求8所述的半导体结构，其中该低介电常数材料包括氟硅玻璃。

10.一种半导体结构的制作方法，包括：

提供一衬底；

于该衬底的一切割道区上形成一第一介电层；

于该第一介电层上形成一第二介电层；以及

于该第二介电层中形成多个图案化金属，该些图案化金属至少延伸至部分该第一介电层中。

11.如权利要求10所述的半导体结构的制作方法，其中该些图案化金属的形成方法包括：

于该第二介电层中形成多个沟渠：

于该些沟渠下方的该第二介电层中形成多个开口，该些开口至少延伸至部分该第一介电层中；以及

于该些沟渠与该些开口中填入一金属材料。

12.如权利要求10所述的半导体结构的制作方法，其中该些图案化金属的形成方法包括：

于该第二介电层中形成多个开口；

于该些开口顶部周围的部分该第二介电层中形成多个沟渠；以及

于该些沟渠与该些开口中填入一金属材料。

13.如权利要求10所述的半导体结构的制作方法，其中该些图案化金属的材质包括铜。

14.如权利要求10所述的半导体结构的制作方法，其中该第一介电层与该第二介电层的材质包括低介电常数材料。

15.如权利要求14所述的半导体结构的制作方法，其中该低介电常数材料包括氟硅玻璃。

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