CN100470765C - N和p沟道晶体管的利用正主体偏压的自适应阈电压控制 - Google Patents

N和p沟道晶体管的利用正主体偏压的自适应阈电压控制 Download PDF

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Abstract

用于CMOS晶体管的阈值控制电路，其中利用反馈电路来控制n沟道参考晶体管主体上的电压，以便在主体上产生正电压并将参考晶体管的阈值降低到所需数值，并且利用反馈电路来控制p沟道参考晶体管主体上的电压，以便在主体上产生负电压并将参考晶体管的阈值降低到所需数值。

Description

N和P沟道晶体管的利用正主体偏压的自适应阈电压控制
技术领域
本发明涉及阈电压控制领域，更详细地说，涉及利用反馈控制系统来控制晶体管的阈电压，以便以这样的方式偏置晶体管的体电压，即，将所述阈电压降低到所需数值。
背景技术
近几年来，在维持高可靠性的同时降低加到集成电路(IC)上的电源电压以降低功耗的需要已导致IC的速度显著下降。在先有技术中曾试图通过控制晶体管的阈电压来缓和这个问题。在1976年的IEEE国际固体电路会议上，Masaharu Kuba，Ryoachi Hori，Osamu Minata，和Kikuji Sato发表一篇文章，题目为“A Threshold Voltage Controlling Circuit for ShortChannel MOS Integrated Circuits”，其中阈值控制电路，通过利用负反馈调节MOS IC芯片的衬底电压，可以在器件制造过程中自动设置无波动的电路阈电压。而且，在1994年的IEEE专用集成电路会议上，TsuguoKobayashi和Takayasu Sakurai发表一篇文章，题目为“Self-adjustingThreshold-Voltage Scheme(SATS)for Low-Voltage High-Speed Operation”，其中采用自衬底偏压技术来减小阈电压的波动。在这些文章中提出的这些技术的一个主要困难是：对于n沟道晶体管来说，相对于地以错误的方向(例如负方向)偏置晶体管主体，因此需要额外的电源和更复杂的控制器。
发明内容
本发明特别是在低电源电压从而保持低功耗的情况下提高了集成电路的速度，同时又维持了高可靠性。本发明仅仅以相对于地的正方向偏置n沟道晶体管的晶体管主体，并且仅仅以相对于地的负方向偏置p沟道晶体管的晶体管主体，从而简化了先有技术并省去了额外电源的成本。
因此，本发明提供了一种互补金属氧化物半导体晶体管阈值控制器，它包括：具有主体的参考晶体管，其上的电压按照第一方向改变，以降低所述参考晶体管的阈电压；用来产生按照所述第一方向增加的反馈电压的反馈电路；以及，连接所述参考晶体管的所述主体以接收所述反馈电压、以便将所述参考晶体管的所述阈值降低到所需数值的装置。
附图说明
图1示出n沟道FET在各种体电压下栅极电压对漏极电流的特性曲线图；
图2示出p沟道FET在各种体电压下栅极电压对漏极电流的特性曲线图；
图3示出在有和没有本发明的自适应阈电压控制时，相对栅极延迟与电源电压的关系曲线图；以及
图4示出本发明的示意图。
具体实施方式
本发明对n沟道晶体管和p沟道晶体管同样有效，用于p沟道晶体管的电路和用于n沟道晶体管的电路基本上相同，只是n沟道晶体管和p沟道晶体管以相反的方向工作。
图1示出体电压对n沟道FET的栅极电压/漏极电流特性的实际影响。曲线10N表示+0.5体电压下的特性曲线，曲线11N表示0.0体电压下的特性曲线，曲线12N表示-0.5体电压下的特性曲线，曲线13N表示-1.0体电压下的特性曲线，曲线14N表示-1.5体电压下的特性曲线，曲线15N表示-2.0体电压下的特性曲线，而曲线16N表示-2.5体电压下的特性曲线。(所有体电压都相对于源极)。应当指出，在额定的0.0体电压下，阈电压(即晶体管导通时的栅极电压)为0.7伏左右，见箭头20。
对于p沟道FET，体电压对栅极电压/漏极电流特性的影响和对n沟道FET的影响大致相同，只是适合p沟道FET的符号惯例不同，见图2。在图2中，所有体电压都相对于源极，曲线10P表示-0.5体电压下的特性曲线，曲线11P表示0.0体电压下的特性曲线，曲线12P表示+0.5体电压下的特性曲线，曲线13P表示+1.0体电压下的特性曲线，曲线14P表示+1.5体电压下的特性曲线，曲线15P表示+2.0体电压下的特性曲线，而曲线16P表示+2.5体电压下的特性曲线。还应当指出，在额定0.0体电压下，阈电压(即晶体管导通时的栅极电压)为0.7伏左右，见箭头20。(在此文中，把增强型p沟道晶体管的阈值看作正值。)
在本发明中，我仅将正电压加到n沟道晶体管主体上，例如在0.0到+0.5伏之间(即图1的曲线11N和10N之间)，于是将阈电压控制在0.7伏以下(箭头20)。同理，我仅将负电压加到p沟道晶体管主体上，例如在0.0到-0.5伏之间(即图2的曲线11P和10P之间)，于是将阈电压控制在0.7伏以下(箭头20)。
图3(既适用于n沟道晶体管也适用于p沟道晶体管)示出在用和不用本发明时在最坏的情况下CMOS逻辑门的归一化栅极相对延迟与电源电压VDD的关系曲线。使用Honeywell绝缘体基外延硅(SOI)晶体管的最坏情况的阈电压变化来获得图示数值。使用的温度范围为-55℃到+125℃。曲线22示出不用本发明时的测试，应当指出，当所加电压VDD接近于1.0时，延迟从大约1.0单位改变到30到40单位(偏离刻度)。曲线24示出利用本发明时的测试，应当指出，现在延迟从大约0.7单位改变到8.0单位。利用本发明时，发现在+125℃时的最大阈电压大约为0.68伏。在-55℃时的最小阈电压大约为0.75伏。还应当指出，利用本发明时，在VDD为1.8伏时，延迟减少了约30％，VDD为1.5伏时，延迟减少了约40％，VDD为1.2伏时，延迟减少到原来的七分之一。所以，本发明允许使用低达1.0伏的电源电压，图中以虚线26表示，而不用本发明时，在电源电压为1.0伏时速度太慢，实际利用已不可能。
图4示出利用p沟道和n沟道CMOS晶体管的本发明优选实施例的示意图。图中，控制器的上部是n沟道控制器30N，产生输出端BN，控制器的下部是p沟道控制器30P，产生输出端BP。上下部分都利用四个子电路：1)恒流源，分别用虚线框36N和36P表示，2)参考电压电路，分别用虚线框40N和40P表示，3)箝位电路，分别用虚线框44N和44P表示，以及4)输出电路，分别用虚线框48N和48P表示。
恒流源36N和36P是先有技术中已知的常用电路，不再作详细说明。源36N所产生的恒定电流标为Icn，源36P所产生的恒定电流标为Icp。应当指出，由于对p沟道晶体管和n沟道晶体管的符号约定，Icn示为流出恒流源36N，而Icp示为流入恒流源36P。除了在n沟道控制器中使用n沟道晶体管和在p沟道控制器中使用p沟道晶体管外，控制器30的其余部分都相同，即，参考电路40P和参考电路40N相同，箝位电路44P和箝位电路44N相同，输出电路48P和输出电路48N相同。所以，p沟道控制器30P和n沟道控制器30N以相同的方式工作，只是方向相反。
如上所述，n沟道控制器利用的是加在晶体管主体端子子的正电压而不是负电压所控制的偏压(即在图1的曲线11N和10N之间)。在先有技术中，n沟道晶体管开始的阈值太低，所以必须对晶体管主体加负电压，以将其阈值提高到所需数值。这就要求有一个附加电源。在本发明中，n沟道晶体管以从正好到太高的阈值开始，因而增加而不是降低加到晶体管主体的电压就可以得到所需阈值，而不需附加电源。
在图4中，n沟道控制器30N的恒流源36N示为接收电源电压VDD并产生到达连接点50N的恒定电流Icn。连接点50N又连接到：a)参考电路40N中晶体管T1的漏极端子；b)输出电路48N中晶体管T3的栅极端子；以及c)箝位电路44N中晶体管T6的栅极和漏极端子。箝位电路44N还有晶体管T7，其主体端子子连接到晶体管T6的主体端子和源极端子，而其源极端子、栅极端子和漏极端子全都接地。参考电压VRN通过连线51N加到参考电路40N中晶体管T1的栅极端子和输出电路48N中晶体管T2的栅极端子。T1主体上的电压通过连线52N连接到：a)晶体管T2的漏极端子；b)晶体管T3的源极端子；c)输出电路48N中连接点54N处的晶体管T2和T3的主体端子；以及d)输出端BN。连接点54N处的电压是来自输出电路48N的反馈电压，并提供给晶体管T1的主体端子和控制器30N的输出端BN。假定，集成电路中其余部分的n沟道晶体管以与n沟道晶体管T1基本上相同的方式工作，n沟道晶体管T1(如下所示)提供为获得晶体管T1以及集成电路中其它n沟道晶体管的所需阈值所必要的幅度的体电压。所以，输出端BN用来连接印刷电路中的n沟道晶体管(用晶体管T20代表)，以提供用虚线56N表示的阈值控制电压。
如上所述，在p沟道控制器中，偏压由加到晶体管主体端子的负电压控制(即图2中曲线11P和10P之间)。在本发明中，相对于电源电压而言，p沟道晶体管开始的阈值就从正好到太低，降低而不是增加加到晶体管主体的电压就可以得到所需阈值，而不需附加电源。
p沟道控制器30P的恒流源36P与恒流源36N稍有不同，即，晶体管T13和T14位于恒流源36N中设置电阻器R的位置。这种电路在业界已众所周知，不再详述。
p沟道控制器30P的恒流源36P示为接收电源电压VDD并产生到达连接点50P的恒定电流Icp。连接点50P又连接到：a)参考电路40P中晶体管T8的漏极端子；b)输出电路48P中晶体管T10的栅极端子；以及c)箝位电路44P中晶体管T11的栅极和漏极端子。箝位电路44P还有晶体管T12，其主体端子连接到晶体管T11的主体端子和源极端子，而其源极端子、栅极端子和漏极端子全都连接到电源VDD。参考电压VRP通过连线51P加到参考电路40P中晶体管T8的栅极端子和输出电路48P中晶体管T9的栅极端子。晶体管T8主体端子上的电压通过连线52P连接到：a)晶体管T9的漏极端子；b)晶体管T10的源极端子；c)输出电路48P中连接点54P处的晶体管T9和T10的主体端子；以及d)输出端BP。连接点54P处的电压是来自输出电路48P的反馈电压，并提供给晶体管T8的主体端子和控制器30N的输出端BP。假定，集成电路中其余部分的p沟道晶体管以与p沟道晶体管T8基本上相同的方式工作，p沟道晶体管T8(如下所示)提供为获得晶体管T8以及集成电路中其它p沟道晶体管的所需阈值所必要的幅度的体电压。所以，输出端BP用来连接印刷电路中的p沟道晶体管(用晶体管T22代表)，以提供用虚线56P表示的阈值控制电压。
在n沟道控制器30N工作时，如果假定T1的阈电压为例如0.6伏，参考电压VRN为0.5伏，则T1会“断开”，且由于电流ICN流入连接点54N，晶体管T3栅极上的电压开始增加。连接点54N处的反馈，即晶体管T1的体电压，开始正向增加，且如图1所示，随体电压增加，阈电压下降。
当反馈电压达到参考电压VRN，即0.5伏时，晶体管T1“导通”，且恒定电流Icn开始流过晶体管T1。这就降低了加到晶体管T3栅极的电压，连接点54N的输出开始下降。当晶体管T1的体电压正好足够高，可使加到晶体管T3栅极上的电压维持在能使电流流过晶体管T1并以恒定电平流到晶体管T3栅极的数值时，就达到平衡状态。这时。晶体管T1(以及所有的n沟道晶体管，例如集成电路中的T20)的阈值都将为所需阈值。应当指出，改变VRN的值，可以改变所需阈电压。因此，在同一个芯片上可以获得多个不同数值的阈电压，且不用改变工艺过程就可改变给定零件类型的阈电压。
箝位电路44N不一定需要，但在某些情况下，晶体管T1的体电压的增加可能总不够高，总达不到平衡。在此情况下，箝位电路44N可使增加停止。可以看出晶体管T6和T7接收和晶体管T3栅极相同的电压，其工作很像两个串联的二极管。于是，当连接点50N的电压达到预定数值时，电流将流经箝位电路44N到地并防止晶体管T1的体电压继续增加。虽然在所述点所达到的阈电压对于n沟道晶体管并不理想，但比起不用本发明的情况，这仍是一个相当低的阈值。
在p沟道控制器30P工作时，如果假定T8的阈电压为例如0.6伏，参考电压VRP为低于VDD的0.5伏，则T8会“断开”，且由于电流Icn流出连接点50P，晶体管T10栅极上的电压开始下降。连接点54P处的反馈，即晶体管T8的体电压，开始负向下降，且如图2所示，随体电压下降，阈电压下降。
当反馈电压达到参考电压VRP，即0.5伏时，晶体管T8“导通”，且恒定电流Icp开始流过晶体管T8。这就增加了加到晶体管T10栅极的电压，连接点54P的输出开始下降。当晶体管T8的体电压正好足够高，可使加到晶体管T10栅极上的电压维持在能使电流流过晶体管T8并以恒定电平流到晶体管T10栅极的数值时，就达到平衡状态。这时。晶体管T8(以及所有的p沟道晶体管，例如集成电路中的T22)的阈值都将为所需阈值。应当指出，改变VRP的值，可以改变所需阈电压。因此，在同一个芯片上可以获得多个不同数值的阈电压，且不用改变工艺过程就可改变给定零件类型的阈电压。
和箝位电路44N一样，箝位电路44P不一定需要，但在某些情况下，晶体管T8的体电压的下降可能总不够低，总达不到平衡。在此情况下，箝位电路44P可使下降停止。可以看出，晶体管T11和T12接收和晶体管T10栅极相同的电压，其工作很像两个串联的二极管。于是，当连接点50P的电压达到预定数值时，电流将流经箝位电路44P到地并防止晶体管T8的体电压继续下降。虽然在所述点所达到的阈电压对于p沟道晶体管并不理想，但比起不用本发明的情况，这仍是一个相当低的阈值。
可见，p沟道控制器和n沟道控制器的工作一样，只是输出电路40P所产生的电压相对于电源电压为负，且参考电路40P对负反馈电压作出响应，产生负偏压加到p沟道晶体管主体上，并产生阈电压的降低的绝对值，在p沟道晶体管的情况下，这仍会提高工作速度。
以上可见我已提供一种有负反馈的改进的阈电压源，向n沟道晶体管主体提供正偏压，向p沟道晶体管主体提供负偏压，从而提高速度而不需附加的电源。本专业的技术人员可以作许多变化。例如，可以使用除36P和36N之外的恒流源，除箝位电路44P和44N外的箝位电路可以代用，除电路48P和48N外的输出电路也可使用，只要加到参考晶体管T1主体的反馈电压是如本文所述的方式加以控制。所以我不希望本发明被限制在结合优选实施例所作的具体说明上。本发明的范围由所附权利要求书确定。

Claims (21)

1.一种互补金属氧化物半导体晶体管阈值控制器，它包括：
具有主体的参考晶体管，其上的电压按照第一方向改变，以降低所述参考晶体管的阈电压；
用来产生按照所述第一方向增加的反馈电压的反馈电路；以及
连接所述参考晶体管的所述主体以接收所述反馈电压，以便将所述参考晶体管的所述阈值降低到所需数值的装置。
2.如权利要求1所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于：加到所述参考晶体管的反馈电压的增加用来降低所述反馈电压的幅度，直到达到所述阈值由所述反馈电压维持在所需数值的平衡状态为止。
3.如权利要求1所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于：所述控制器是n沟道晶体管阈值控制器，所述参考晶体管是具有主体的n沟道晶体管，所述方向为正向，且所述反馈电路产生正电压。
4.如权利要求3所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于还包括参考电压源，且所述参考晶体管的栅极连接到所述参考电压源。
5.如权利要求4所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于还包括恒流源，且所述参考晶体管的漏极连接到所述恒流源。
6.如权利要求5所述的互补金属氧化物半导体晶体管阈控制器，其特征在于：所述反馈电路包括第一输出晶体管，其栅极连接到所述恒流源。
7.如权利要求6所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于：所述反馈电路包括第二输出晶体管，其栅极连接到所述参考电压源。
8.如权利要求7所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于：所述第二输出晶体管的源极接地。
9.如权利要求8所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于还包括电源电压源，且所述第一输出晶体管的漏极连接到所述电源电压源。
10.如权利要求9所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于：所述第一输出晶体管包括源极，所述第二输出晶体管包括漏极，所述漏极连接到所述第一输出晶体管的所述源极，且所述第二输出晶体管的主体连接到所述参考晶体管的主体，以便向其提供所述正电压。
11.如权利要求10所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于还包括连接到所述参考晶体管主体的输出端，用于向下游n沟道晶体管提供所述正电压。
12.如权利要求3所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于还包括连接到所述反馈电路的箝位电路，用于防止所述正电压超过预定数值。
13.如权利要求11所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于还包括连接到所述第一输出晶体管栅极的箝位电路，以防止加到所述参考晶体管主体的所述正电压超过预定数值。
14.如权利要求1所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于：所述控制器是p沟道晶体管阈值控制器，所述参考晶体管是具有主体的p沟道晶体管，所述方向为负向，且所述反馈电路产生负电压。
15.如权利要求14所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于还包括参考电压源，且所述参考晶体管的栅极连接到所述参考电压源。
16.如权利要求15所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于还包括恒流源，且所述参考晶体管的漏极连接到所述恒流源。
17.如权利要求16所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于：所述反馈电路包括第一输出晶体管，其栅极连接到所述恒流源。
18.如权利要求17所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于：所述反馈电路包括第二输出晶体管，其栅极连接到所述参考电压源。
19.如权利要求18所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于：所述第一输出晶体管的漏极接地。
20.如权利要求19所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于还包括电源电压源，且所述第二输出晶体管的源极连接到所述电源电压源。
21.如权利要求20所述的互补金属氧化物半导体晶体管阈值控制器，其特征在于：所述第一输出晶体管包括源极，所述第二输出晶体管包括漏极，所述漏极连接到所述第一输出晶体管的所述源极，且所述第二输出晶体管的主体连接到所述参考晶体管的主体，以便向其提供所述负电压。
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