CN100468969C - 输出阻抗偏压补偿系统及调整其输出阻抗的方法 - Google Patents

Abstract

一种输出阻抗偏压补偿系统，用以调整至少一个输出的输出阻抗，包括参考阻抗产生器、阻抗匹配控制器、至少一个输出阻抗产生器、以及可程序偏压控制器。该参考阻抗产生器用以产生由参考阻抗控制输入所控制的参考阻抗。阻抗匹配控制器用以持续调整参考阻抗控制输入，以使参考阻抗与参考值相差在预定裕度(tolerance)内。每个输出阻抗产生器耦接至一对应输出，并且由输出阻抗控制输入来控制。可程序偏压控制器用以将偏压量与参考阻抗控制输入结合，而产生输出阻抗控制输入。偏压控制器可程序化，而产生偏压量，来补偿参考阻抗产生器与每个输出阻抗产生器之间的任何制程变化。

Description

输出阻抗偏压补偿系统及调整其输出阻抗的方法

技术领域

本发明有关于一种集成电路(IC)输出驱动电路，尤指一种调整输出驱动程序电路的阻抗的方法及装置，用以补偿遍及IC各处的制程变化。

背景技术

在较早的集成电路(IC)设计中，CMOS驱动程序电路是配置为推挽式(push-pull)元件。因此，输出总线上所看到的杂音会响应各种因素(包括电路温度、供应电压、制程差异、总线上的元件数目等)而明显地变动。在近几年，因为技术发展已导致元件尺寸与电位的尺寸变化(scaling)，所以已迫使设计者积极地处理外部总线上的杂音问题，以使系统内的电路的运作速度最快。总线通常包括群集地位于系统板或类似物上的一条或多条信号线，其中每条信号线可模型化为受到杂音(例如，反射，串音(cross talk)等)支配的传输线。

更近的输出驱动程序电路解决方式中的一观点已使工业从推挽式输出配置改变为差动接收器配置。在差动接收器配置中，差动接收器的一侧是以参考电压来供应，而另一侧是由开路漏极N信道元件来驱动。开路漏极N信道元件位于芯片上，而总线上拉终端阻抗(termination)一般位于外部，通常位于系统主机板或类似之物上。将上拉终端阻抗位于主机板上，可使系统设计者处理迄今未能处理的总线杂音问题时，具有一定程度的弹性。

在工业中，上述的输出驱动程序电路的型式已变的很盛行。此种盛行中的一种典型的例子是由Pentium II x86微处理器(英特尔公司的产品)来显示。Pentium II是使用开路漏极N信道输出元件，来驱动具有1.0伏特(V)参考临界电压的1.5V总线。关于此处理器的主机板一般会使用56欧姆的上拉终端阻抗。虽然还未指定特定的下拉阻抗，但是已使用开路漏极输出驱动程序电路，以符合总线切换及时序规格。然而，未对制程、电压、以及温度变化进行补偿，会使开路漏极N信道输出驱动程序电路的信道电阻的可能变化范围约从4欧姆变化到80欧姆。并且因为微处理器的设计者只能预先考虑制程、电压、以及温度变动的可接受范围，所以已迫使Pentium-II兼容主机板的设计将2-3奈秒(ns)等级的变动率(slew rate)控制加到输出信号缘，以降低输出总线上的杂音。

在Pentium-III中，英特尔引进一种机制，借此会提供可用来设定总线上的输出驱动程序电路的阻抗的参考阻抗给设计者。处理器封装上的引脚(称为NCHCTRL)经由精密的14欧姆电阻(最大指定电阻值为16欧姆)而连接至总线电压(称为VTT)。精密电阻外接于微处理器芯片，因此与芯片上的输出驱动程序电路所看到的温度及电压变化无关。因此，外接电阻用来当作设定开路漏极N信道输出驱动程序电路的下拉阻抗的参考。

此外，兼容配置的上拉终端阻抗(termination)位于芯片上，而不是位于系统的主机板上。对于上拉终端阻抗而言，称为RTT的另一个引脚用以使精密电阻R可连接于此引脚与接地之间。跨接于精密电阻的阻抗表示所有上拉终端阻抗所需要的阻抗。因此，系统设计者能经由一个外接电阻，而设定部件上的所有信号的总线上拉阻抗。根据规格书，电阻的范围可从40到130欧姆，因此使系统设计者能调整N信道开路漏极总线上的上拉终端阻抗，来补偿杂音。

本发明所引用参照的两件美国专利申请案，是描述了用以精确控制N信道开路漏极总线上“上拉”或“下拉”终端阻抗的装置与方法，而本发明的实施例使用二进制阵列的N信道或P信道元件当作终端元件。导通的元件数是由用以监测参考阻抗的逻辑的局部的复写二进制阵列来决定。然而，若遍及晶粒各处有制程变化，这会导致复写二进制阵列与输出驱动程序电路或上拉元件之间的显著差异，则由参考阵列所决定的元件数不会是输出阵列的真实最佳数目。

发明内容

根据本发明的一实施例的一种输出阻抗偏压补偿系统，用以调整至少一个输出的输出阻抗，包括参考阻抗产生器、阻抗匹配控制器、至少一个输出阻抗产生器、以及可程序偏压控制器。参考阻抗产生器是用以产生由参考阻抗控制输入所控制的参考阻抗。阻抗匹配控制器用以持续调整参考阻抗控制输入，以使参考阻抗与参考值匹配的偏差在预定裕度内。每个输出阻抗产生器耦接至一对应输出，并且由输出阻抗控制输入来控制。可程序偏压控制器，包含有可程序化而产生一偏压量的输出偏压逻辑电路和耦接至该输出偏压逻辑及该阻抗匹配控制器的偏压调整逻辑，用以将该偏压量与参考阻抗控制输入结合，而产生输出阻抗控制输入。

偏压控制器包括输出偏压逻辑及偏压调整逻辑。输出偏压逻辑可程序化，而产生偏压量，而偏压调整逻辑用以将偏压量与参考阻抗控制输入结合，而产生输出阻抗控制输入。任何型式的可程序非易失性逻辑可适用于将偏压量程序化，如保险丝，非易失性内存等。偏压量可包括符号或极性的位，或可为符号值，其可被加入到参考阻抗控制输入。另一种是，偏压量为一百分比，其代表参考阻抗控制输入的百分比，参考阻抗控制输入可加上或减去此百分比。

根据本发明的再一实施例所提供的一种集成电路(IC)，具有输出阻抗调整，包括用以耦接至外部参考电阻与至少一个输出引脚的参考引脚、至少一个可程序输出阻抗产生器，以及阻抗匹配逻辑。每个可程序输出阻抗产生器由输出阻抗控制输入来控制，并且耦接至一输出引脚。阻抗匹配逻辑包括由参考阻抗、比较器逻辑、以及输出调整逻辑、控制输入的可程序参考阻抗产生器。比较器逻辑用以周期性地调整参考阻抗控制输入，以使参考电阻与可程序参考阻抗产生器的值之间的差距位于预定裕度内。输出调整逻辑用以将参考阻抗控制输入与偏压调整值结合，而产生输出阻抗控制输入。

根据本发明的又一实施例所提供的一种基于参考阻抗而调整IC的至少一个输出的输出阻抗的方法，包括将参考电压施加到参考阻抗及参考阻抗产生器，调整参考阻抗产生器的参考阻抗输入，以使参考阻抗产生器的阻抗与参考阻抗的差距在预定裕度内，测量参考阻抗与至少一个输出阻抗之间的差异，以偏压调整值将IC上的非易失性元件程序化，以补偿测量差异；以及将偏压调整值与参考阻抗输入结合，而产生耦接至一对应输出的至少一个输出阻抗产生器的输出阻抗输入。

附图说明

图1为包括用以精确地控制传输线的终端阻抗的一范例系统的集成电路(IC)的简化方块图；

图2为图1中的阻抗匹配逻辑的一范例实施例的更详细方块图；

图3为图1中的偏压控制逻辑的更详细方块图；

图4为阻抗产生器的一范例实施例的概图，其可用来实施图2中的阻抗产生器，及/或实施图1的上拉逻辑元件中的任一个；

图5为包括输出驱动程序电路阻抗的控制器的IC的简化方块图；

图6为图5中的阻抗匹配逻辑的一范例实施例的更详细方块图；

图7为图5中的偏压控制逻辑的更详细方块图；

图8为图6中的阻抗产生器的一范例实施例的概图，其也可稍做修改，而用来当作位于图5中的输出驱动程序电路内的阻抗产生器；以及

图9为根据本发明的一范例实施例的基于参考阻抗，来调整IC的至少一个输出的输出阻抗的方法的流程图。

其中，附图标记说明如下：

101，501：集成电路(IC)

103，503：阻抗匹配逻辑

105，505：内部总线

106，506：偏压控制逻辑元件

107：     上拉逻辑元件

201，601：阻抗控制器

203，603：电压传感器

205，605：阻抗控制逻辑

207，607：阻抗产生器

301，701：输出偏压逻辑

302，702：非易失性逻辑元件

303，703：偏压调整逻辑

400，800：阻抗产生器

401，801：第二阵列群组

403，803：第三阵列群组

405，805：第四阵列群组

407，807：第五阵列群组

409，809：第六阵列群组

411，811：缓冲器

507：     输出驱动程序电路

具体实施方式

以下说明是使一般的熟习此项技术的人士能完成及使用本发明，如本文内所提供的特定应用及其需求。然而，对于熟习此项技术的人士而言，对较佳实施例的各种修改将是显然可知的，并且在此所定义的一般原则可应用于其它实施例。因此，本发明不受限于在此所显示及说明的特定实施例，而是符合在此所披露的原则及新颖性的最广的范围。

需补偿参考阻抗产生器与包括上拉或下拉元件的输出阻抗产生器之间，遍及晶粒各处(across-die)的制程变化已公知。因此，在此提供一种调整输出驱动程序电路的阻抗的装置及方法，将配合附图1-7的图示针对本发明的技术特征作进一步说明。

图1为包括用以精确地控制传输线的终端阻抗的一系统的集成电路(IC)101的简化方块图。其中IC 101包括一些可用于外接的输入/输出(I/O)引脚，包括参考电阻引脚RTT及多个输出引脚，个别地显示为OUT1、OUT2、...、OUTN，其中N为正整数。除非有其它的指定，一个引脚及其传送的信号会以相同名称来称呼。IC 101会产生电压参考信号，或接收供应电压信号VDD。VDD可从相对于接地(GND)引脚(未显示)的外部引脚来提供。在所显示的实施例中，以虚线显示的参考电阻R外接于引脚RTT与接地之间。虽然本发明并未限制任何特定值、范围或电压型式，但是根据规格书，电阻R各处的范围是介于40到130欧姆之间，并且可以是精密电阻或类似的电阻(例如，1％电阻)。

IC 101还包括有阻抗匹配逻辑103，其用以接收VDD信号，以及用以监测参考电阻R及内部阻抗产生器207的阻抗(如图2所示)。本实施例中，阻抗匹配逻辑103是用以监测RTT引脚的电位，并且会将6位内部总线105上的6位数字值SUM[5:0]传送到多个偏压控制逻辑元件106，其依序耦接至位于IC 101上的对应终端阻抗或上拉逻辑元件107(个别地从1到N予以编号)。每个个别的上拉逻辑元件107会接收VDD信号，并且耦接至输出引脚OUTx(其中“x”为从1到代表特定输出引脚的N的任何整数)中的对应一个。在每个上拉逻辑元件107内，调整过的SUM[5:0]值(亦即，PSUM_X[5:0])中的每个位会启用/禁用一对应群组的一阵列匹配P信道元件，其可具有共漏极点并可用来上拉及终止对应的OUTx引脚的。PSUM_X[5:0]值会指定每个上拉逻辑元件107内的欲导通的P信道元件的数目，以上拉及终止在指定裕度(tolerance)内的对应的OUTx信号。在所显示的实施例中，PSUM_X[5:0]值会以64个相等间隔的步骤，而可调整上拉逻辑元件107的阻抗。

在运作时，阻抗匹配逻辑103会保持匹配P信道元件的局部二进制阵列，其实质上与每个上拉逻辑元件107中的二进制阵列相同。每个阵列会配置或分成用于数字输出阻抗控制的二进制群组，如下进一步的说明。会持续监测阻抗匹配逻辑103内的局部二进制阵列的阻抗，并且会周期性地调升或调降SUM[5:0]值，以至于跨接内部阵列的电压与位于跨接电阻R的电压的差距在一预定裕度内。在一实施例中，预定裕度为约50毫伏特(mV)的误差电压。总线频率(INT BCLK)的选择周期(例如，每二个INT BCLK周期)会决定或周期性地更新上拉逻辑元件107的最佳阻抗，并且SUM[5:0]值会借由总线105，而传送到每个偏压控制逻辑元件106，而使上拉逻辑元件107明显地更新。

偏压控制逻辑元件106用以使位于总线105上的SUM[5:0]值加上或减去偏压。这可用于实施每个上拉逻辑元件107的阻抗调整，来补偿遍及晶粒各处的制程变化。在一实施例中，偏压控制器106用于每个上拉逻辑元件107。在另一实施例中，偏压控制器用于上拉逻辑元件107中的局部群组。

图2为阻抗匹配逻辑103的一范例实施例的更详细方块图。阻抗匹配逻辑103包括阻抗控制器201，其用以接收INT BCLK、VDD及RTT信号。阻抗控制器201包括电压传感器203，其用以接收VDD信号，并且用以监测RTT引脚的电压(局部地显示为信号INP)。INP信号会传送到阻抗产生器207，其基于6位输入控制值SUM[5:0]而显示VDD与INP信号之间的阻抗。电压传感器203可有效地比较VDD与INP信号的电压，而产生送到阻抗控制逻辑205的信号HI及LO，以试图使跨接阻抗产生器207的电位，与电阻R的电位相差在一预定裕度内。阻抗控制逻辑205会响应HI/LO信号，而增加/降低SUM[5:0]值，以控制阻抗产生器207的阻抗，直到(VDD-INP)与INP的差距不大于预定误差电压(或以至于INP信号的电压与VDD电压的一半的差距在预定误差电压内)。换句话说，电压传感器203及阻抗控制逻辑205会配合，以试图使阻抗控制器207的阻抗(借由电压)与电阻R的阻抗(借由电压)相差在预定裕度(借由误差电压量)内。

VDD来源电压借由电阻R及阻抗产生器207的阻抗而分压，而提供INP信号的中间电压。若INP信号的电压太高(表示阻抗产生器207的阻抗太低或低于电阻R的电阻值)，则电压传感器203会使HI信号启用，并且使LO信号无效。阻抗控制逻辑205会借由降低SUM[5:0]值来回应，以增加阻抗产生器207的阻抗。当INP信号太低(表示相对于电阻R，阻抗产生器207的阻抗太高)时，电压传感器203会使LO信号启用，并且会使HI信号无效。阻抗控制逻辑205会借由增加SUM[5:0]值来回应，以降低阻抗产生器207的阻抗。在所显示及说明的实施例中，虽然也考虑比例关系，但是SUM[5:0]值与阻抗产生器207的阻抗成反比。

在一实施例中，电压传感器203包括一对感测放大器(未显示)，其电压设定与VDD电压的一半相隔一预定误差电压。在此情况中，高感测放大器具有约为超过1/2VDD加上一半误差电压的设定点，用以控制HI信号，低感测放大器具有设定为低1/2VDD减去一半误差电压的设定点，用以控制LO信号。每个感测放大器会比较与其设定点相关的INP信号的电压。若INP信号的电压上升到超过误差电压的一半，则会使HI启用，若INP下降到低于误差电压的一半，则会使LO启用，而若INP与1/2VDD的差距不超过1/2误差电压，则不会使HI或LO启用，并且不会采取动作。在一更特定的实施例中，预定误差电压约为50mV，以至于高感测放大器设定约为超过1/2VDD加上25mV，而低感测放大器设定约为低于1/2VDD减去25mV。误差电压的间隙可设定用于较高精确度的严格裕度，或者是设定为相当宽的裕度，以节省功率。

在一实施例中，阻抗控制逻辑205为由INT BCLK信号所控制的数字电路，并且在INT BCLK信号的选择周期期间(如每个频率周期或每隔一个频率周期等)会调整(例如，增加或降低)SUM[5:0]值。

现在请参阅图3，所显示的是附图1中的偏压控制逻辑106的更详细的方块图。偏压控制逻辑106具有非易失性逻辑302，其耦接至输出偏压逻辑301。输出偏压逻辑301经由信号PADD[3:0]及PSUBEN，而耦接至偏压调整逻辑303。信号INT BCLK及SUM[5:0]会传送到偏压调整逻辑303，其会产生对应信号PSUM_X[5:0]，如图1所显示。

在运作时，在频率信号INT BCLK的选择周期期间(如每隔一个频率周期或类似的频率周期)，偏压调整逻辑303会基于PADD[3:0]的值及信号PSUBEN的状态，来调整(例如，增加或降低)PSUM_X[5:0]值。4位值PADD[3:0]从输出偏压逻辑301传送到偏压调整逻辑303，以识别SUM[5:0]值要加上或减去的数量。符号或极性信号PSUBEN会由输出偏压逻辑301传送到偏压调整逻辑303，以决定是要加上(当PSUBEN未启用时)或减去(当PSUBEN启用时)此数量。PSUBEN信号及PADD[3:0]值会共同地构成信号偏压调整值。在一实施例中，SUM[5:0]值会直接加上(例如，当PSUBEN为逻辑0或未启用)，或直接减去(例如，当PSUBEN为逻辑1或启用)PADD[3:0]值。在此情况中，PADD[3:0]值表示固定量的偏压达到SUM[5:0]值的1/4范围。在另一实施例中，SUM[5:0]值根据PADD[3:0]及PSUBEN信号而成比例地增加或降低。例如，若PADD[3:0]设定于1000b(二进制)，并且PSUBEN未启用，则SUM[5:0]会以百分之50增加。

在另一特定实施例中，输出偏压逻辑301包括包含于IC101上的可程序非易失性逻辑元件302，或由其所程序化。可考虑任何形式的非易失性可程序元件，如任何形式的非易失性内存或一组保险丝或类似元件。例如，可烧断一条或多条保险丝，或者是设定或程序化非易失性内存元件的数个位，而产生PADD[3:0]值及PSUBEN信号。元件302的程序化状态借由以一部分一部分为基础的测试程序或类似的程序来决定。在一实施例中，元件302中的几乎每一个位对应于SUM[5:0]值的较低位。以此方式，将元件302程序化可使设计者增加或降低SUM[5:0]值。因此，输出偏压逻辑301为一种使设计者能补偿遍及IC101各处的制程变化。

附图4为阻抗产生器400的一范例实施例的概要图，其可用来实施阻抗产生器207，及/或实施上拉逻辑元件107中的任一个。阻抗产生器400包括二进制阵列的63个P信道元件P1-P63(或P63:P1)。在一实施例中，每个P信道元件P63:P1会匹配，以至于漏极到源极的阻抗实质上会相同。每个元件P63:P1的源极耦接至VDD，而漏极耦接至上拉信号PUP，其代表阻抗产生器207的INP信号，或任何上拉逻辑元件107的对应OUTx信号。元件P63:P1二进制地分组，以对应二进制阻抗值XSUM[5:0](当实施阻抗产生器207时，其代表SUM[5:0]值，或当实施任何上拉逻辑元件107时，其代表PSUM_X[5:0]值)的六个位中的每一个。第一阵列群组为单一元件P1，其具有用以接收信号PS0的闸极，第二阵列群组401包括二个元件P2及P3(P3:P2)，每个具有用以接收信号PS1的闸极，第三阵列群组403包括四个元件P4-P7(P7:P4)，每个具有用以接收信号PS2的闸极，第四阵列群组405包括八个元件P8-P15(P15:P8)，每个具有用以接收信号PS3的闸极，第五阵列群组407包括16个元件P16-P31(P31:P16)，每个具有用以接收信号PS4的闸极，以及第六阵列群组309包括32个元件P32-P63(P63:P32)，每个具有用以接收信号PS5的闸极。

PS5-PS0信号会共同构成由缓冲器411(其用以接收XSUM[5:0]值)所启用的二进制值。PS5-PS0信号中的每个为缓冲形式的XSUM[5:0]值中的对应位。例如，会缓冲SUM5位，而产生NS5位，会缓冲SUM4位，而产生NS4位等等。因此，当SUM[5:0]值提升或增加时，介于VDD与PUP之间的阻抗会降低，且反之亦然。例如，100000b的XSUM[5:0]值会使耦接约并联P信道元件中的一半(或32个)的阵列群组409启用，而100001b的XSUM[5:0]值会使耦接并联P信道元件中的33个的阵列群组P1及409启用，而100010b的XSUM[5:0]值会使耦接并联P信道元件中的34个的阵列群组403及409启用等等。000000b的XSUM[5:0]值会关闭高阻抗状态的所有P信道元件，而111111b的值会使最低阻抗准位的所有63个P信道元件启用。在一实施例中，元件P63:P1的阵列会按尺寸排列及分组，而产生范围从约20到150欧姆的上拉阻抗，用以使操作温度及总线电压情况在预期的范围，以及会遗留预先考虑制程变化的边限。

图5为包括输出驱动程序电路阻抗的控制器的另一IC 501的简化方块图。IC 501与IC 101类似，并且若想要的话，二者的逻辑及电路可位于相同IC上。IC 501也包括多数可用于外接的I/O引脚，包括总线电压输入引脚VTT、N通道控制引脚NCHCTRL、以及多个输出引脚OUT1、OUT2、...、OUTN或OUTx，如先前所述。产生参考总线电位的外部电压信号VTT位于引脚VTT上，如例如是1.5伏特(V)。在一实施例中，以虚线显示的外部参考电阻REXT耦接于引脚VTT与NCHCTRL之间。若未提供REXT电阻，则会使用内部电阻RINT来取代，当作预设参考电阻。假设会提供电阻REXT，以及电阻RINT的说明完全地叙述于相关披露中，而在此将不会进一步说明。在一特定实施例中，REXT电阻为14欧姆，并且可为精密电阻或类似的电阻。在此特定实施例中，RINT电阻实施为硅扩散。

IC 501也包括阻抗匹配逻辑503，其以与阻抗匹配逻辑103类似的方式来运作，用以监测及比较参考电阻REXT与内部阻抗产生器的阻抗。在所显示的实施例中，阻抗匹配逻辑503用以监测VTT及NCHCTRL引脚的电位，并且会将6位内部总线505上的6位数字值SUM[5:0]传送到多个偏压控制逻辑元件506，其每个耦接至位于IC 501上的对应输出驱动程序电路507，其中输出驱动程序电路507个别地从1到N予以编号。每个个别的输出驱动程序电路507耦接至输出引脚OUTx中的对应一个。每个输出驱动程序电路507与每个上拉逻辑元件107类似，以及也包括一阵列的匹配阻抗元件，除了这些元件为N信道，而不是P通道，而运作为下拉元件，而不是上拉元件。特别而言，在每个输出驱动程序电路507内，值OSUM_X[5:0]中的每个位会使具有共漏极点并且用来驱动对应的OUTx引脚的对应群组的一阵列匹配N信道元件被启用/禁用。OSUM_X[5:0]值借由具有根据输出驱动程序电路的希望的输出状态而设定的状态的输出启用信号OEN来限定。OEN信号借由元件逻辑(未显示)来产生，用以设定对应的输出引脚OUTx的输出信号的状态。当对应的OUTx信号为逻辑低准位时，OSUM_X[5:0]值会指定每个输出驱动程序电路507中，即将开启(或启用)的开路漏极N信道元件的数目。在一实施例中，6位总线505会以64个相等间隔的步骤，而可调整输出驱动程序电路的阻抗。

在运作时，阻抗匹配逻辑503会保持匹配N信道元件的局部二进制阵列，其实质上与每个输出驱动程序电路507中的二进制阵列相同。每个阵列以与先前所述的用于IC 101的阵列的相似方式，而配置或分成用于数字输出阻抗控制的二进制群组。会持续监测阻抗匹配逻辑503内的局部二进制阵列的阻抗，并且会周期性地调升或调降SUM[5:0]值，以至于跨接内部阵列的电压与跨接选择参考电阻REXT(或RINT电阻)的电压相差在一预定裕度内。在一实施例中，预定裕度为约50毫伏特(mV)的误差电压。再者，在一实施例中，输出驱动程序电路507的最佳阻抗由INT BCLK信号的每二个周期来决定，而SUM[5:0]值经由总线505，而传送到每个偏压控制逻辑元件506，而显然会更新输出驱动程序电路507。

就如同IC 101所述，IC 501包括类似的偏压控制逻辑元件506，用以使位于总线505上的SUM[5:0]值加上或减去偏压。这可用于实施每个输出驱动程序电路507的阻抗调整，来补偿遍及晶粒各处的制程变化。在一实施例中，偏压控制器506用于位于IC 501上的每个输出驱动程序电路507。在另一实施例中，偏压控制器506用于位于IC 501上的输出驱动程序电路507中的局部群组。

图6为阻抗匹配逻辑503的一范例实施例的更详细方块图。在所显示的配置中，阻抗匹配逻辑503实质上与配合图1所讨论的阻抗匹配逻辑103的配置及运作类似。在相关的披露中，阻抗匹配逻辑503以稍微较复杂的方式来实施，而包括感测电路。用以感测REXT电阻是否连接，并且若无的话，会使另一个启用，与使用电阻RINT当作参考电阻的阻抗控制器类似。

阻抗匹配逻辑503包括阻抗控制器601，其用以接收INT BCLK信号，并且其包括电压传感器603，用以监测VTT及NCHCTRL引脚的电压。所显示的NCHCTRL引脚会产生信号INP，其会传送到参考接地的阻抗产生器607。阻抗产生器607输入控制值SUM[5:0]而显示INP信号与接地之间的阻抗。电压传感器603可有效地将VTT与NCHCTRL引脚之间的电压，与从NCHCTRL引脚到接地的电压进行比较，而产生送到阻抗控制逻辑605的信号HI及LO，以试图使电位位于预定裕度之内。阻抗控制逻辑605会增加/降低SUM[5:0]值，以控制阻抗产生器607的阻抗，直到(VDD-INP)与INP的差距在预定误差电压内(或以至于INP信号的电压为VTT电压的一半)。换句话说，假设外接REXT电阻，电压传感器603及阻抗控制逻辑605会配合，以试图使阻抗控制器607的电压与预定误差电压内的电阻R的电压相等。

当REXT电阻为外接时，VTT来源电压借由REXT电阻及阻抗产生器607的阻抗而分压，而提供INP信号上的对应电压。若INP信号的电压太高(表示阻抗产生器607的阻抗太高(或大于REXT))，则电压传感器603会使HI信号启用，并且使LO信号无效。阻抗控制逻辑605会借由增加SUM[5:0]值来回应，以降低阻抗产生器607的阻抗值。当阻抗产生器607的阻抗太低时，电压传感器603会使LO信号启用，并且会使HI信号无效。阻抗控制逻辑605会借由降低SUM[5:0]值来回应，以增加阻抗值。在所显示及说明的实施例中，虽然也考虑比例关系，但是SUM[5:0]值与阻抗产生器607的阻抗成反比。在一实施例中，电压传感器603包括一对感测放大器(未显示)，其实质上以与上述的电压传感器203类似的方式来配置。再者，在一实施例中，阻抗控制逻辑605为由INT BCLK信号所控制的数字电路，并且在INT BCLK信号的选择周期期间(如每个频率周期或每隔一个频率周期等)会调整(例如，增加或降低)SUM[5:0]值。

现在请参阅图7，所显示的是图5中的偏压控制逻辑506的更详细的方块图。偏压控制逻辑506具有非易失性逻辑元件702，其耦接至输出偏压逻辑701。输出偏压逻辑701经由信号ADD[3:0]及SUBEN，而耦接至偏压调整逻辑703。信号INT BCLK及SUM[5:0]会传送到偏压调整逻辑703，其会产生对应的信号OSUM_X[5:0]，如图5中所显示。

在运作时，在频率信号INT BCLK的选择周期期间(如每隔一个频率周期或类似的频率周期)，偏压调整逻辑703会基于ADD[3:0]的值及信号SUBEN的状态，来调整(例如，增加或降低)OSUM_X[5:0]值。4位值ADD[3:0]从输出偏压逻辑701传送到偏压调整逻辑703，以识别SUM[5:0]值要加上或减去的数量。符号或极性信号SUBEN会由输出偏压逻辑701传送到偏压调整逻辑703，以决定是否要加上(当SUBEN未启用时)或减去(当SUBEN启用时)此数量。SUBEN信号及ADD[3:0]值会共同地构成信号偏压调整值。在一实施例中，SUM[5:0]值会直接加上(例如，当SUBEN为逻辑0或未启用)，或直接减去(例如，当SUBEN为逻辑1或启用)PADD[3:0]值。在此情况中，ADD[3:0]值表示固定量的偏压达到SUM[5:0]值的1/4范围。在另一实施例中，SUM[5:0]值根据ADD[3:0]及SUBEN信号而成比例地增加或降低。例如，若ADD[3:0]设定于1000b(二进制)，并且SUBEN未启用，则SUM[5:0]会以百分之50增加。

在另一特定实施例中，输出偏压逻辑701包括或由包含于IC 501上的可程序非易失性逻辑元件702(如非易失性内存或保险丝或类似元件)来程序化。IC 501中的输出偏压逻辑701及可程序非易失性逻辑元件702实质上以与IC 101中的输出偏压逻辑301及可程序非易失性逻辑元件302相同的方式来运作，而不需再作进一步说明。

附图8阻抗产生器800的一范例实施例的简要示意图，其可用来实施阻抗产生器607，及/或实施输出驱动程序电路507中的任一个。阻抗产生器800包括二进制阵列的63个N信道元件N1-N63(或N63:N1)。在一实施例中，每个N信道元件N63:N1会匹配，以至于漏极到源极的阻抗实质上会相同。每个元件N63:N1的源极耦接至接地，而其漏极耦接至信号INP。元件N63:N1二进制地分组，以对应二进制阻抗值ZSUM[5:0]的六个位中的每一个。第一阵列群组为单一元件N1，其具有用以接收信号NS0的闸极，第二阵列群组801包括二个元件N2及N3(N3:N2)，每个具有用以接收信号NS1的闸极，第三阵列群组803包括四个元件N4-N7(N7:N4)，每个具有用以接收信号NS2的闸极，第四阵列群组805包括八个元件N8-N15(N15:N8)，每个具有用以接收信号NS3的闸极，第五阵列群组807包括16个元件N16-N31(N31:N16)，每个具有用以接收信号NS4的闸极，以及第六阵列群组809包括32个元件N32-N63(N63:N32)，每个具有用以接收信号NS5的闸极。

NS5-NS0信号会构成由缓冲器811(其用以接收ZSUM[5:0]值)所启用的二进制值NS[5:0]。NS[5:0]值中的每个位为缓冲形式的ZSUM[5:0]值中的对应位。因此，当ZSUM[5:0]值提升或增加时，INP信号的阻抗会降低，且反之亦然。例如，100000b的ZSUM[5:0]值会使耦接约并联N信道元件中的一半(或32个)的阵列群组809启用，而100001b的ZSUM[5:0]值会使耦接并联N信道元件中的33个的阵列群组N1及809启用，而100010b的ZSUM[5:0]值会使耦接并联N信道元件中的34个的阵列群组803及809启用等等。000000b的ZSUM[5:0]值会关闭高阻抗状态的所有N信道元件，而111111b的值会使最低阻抗准位的所有63个N信道元件启用。在一实施例中，元件N63:N1的阵列会按尺寸排列及分组，而产生范围从约4到24欧姆的下拉阻抗，用以使操作温度及总线电压情况在预期的范围，以及会遗留预先考虑制程变化的边限。

虽然未显示，但是每个输出驱动程序电路507可以与阻抗产生器507类似的方式来配置。对于每个输出驱动程序电路507而言，SUM[5:0]值以OSUM[5:0]值来取代，而额外逻辑(如一阵列的与门或类似元件)用以将OEN信号与每个NS5-NS0信号结合，如相关披露中所述。以此方式，IC 501以与IC 101类似的方式来配置，其中每个输出驱动程序电路507包括二进制阵列的匹配阻抗元件，其会与位于阻抗产生器607中的参考二进制阵列的匹配阻抗元件匹配。

IC 101使用匹配P信道上拉元件来说明，而IC 501使用匹配N信道下拉元件来说明。在任一种情况中，阻抗控制器(例如，201，601)会修改数字值(例如，SUM[5:0])，以试图使阻抗产生器(例如，207，607)的阻抗与参考元件(例如，R，REXT)匹配，其中，数字值然后会用来设定位于耦接至相关IC的输出引脚的输出元件中的相似阻抗产生器的阻抗。阻抗匹配逻辑(例如，103，503)中的参考阻抗产生器的阻抗用以使输出元件(例如，107，507)中的每个阻抗产生器的阻抗匹配。若遍及晶粒各处有制程变化，这会导致复写二进制阵列与输出驱动元件之间的显著差异，则由参考阵列所决定的阻抗元件数不会是输出元件的最佳数目。

输出偏压逻辑(例如，301，701)及偏压调整逻辑(例如，303，703)会提供一种使设计者能借由分配在已知上拉元件或输出程序驱动电路(或者是一群上拉元件或输出程序驱动电路)的局部的偏压控制逻辑元件106，506内的这些元件，来补偿遍及芯片各处的这些制程变化。例如，在制造之后，设计者可将IC放入测试装置(未显示)，其使IC耦接至参考阻抗(例如，R或REXT)。测试装置会测量参考阻抗与结果阻抗(上拉或下拉)的输出之间的任何差异，来识别误差或偏压偏移。因此，设计者可将输出偏压逻辑(例如，301，701)程序化，而去除误差，以补偿芯片上的制程变化。

附图9根据本发明的另一范例实施例的基于参考阻抗来调整IC的至少一个输出的输出阻抗的方法的流程图。在第一方块901，表示将属于测试的IC放入用以执行测试程序的测试装置或类似装置，并且若有必要可以会外接参考阻抗(例如，参考电阻R，REXT)。要注意的是，若参考电阻RINT位于内部，则可用来当作参考阻抗。在方块903，表示在IC的电源开启且开始运作之后，其会将参考电压施加到参考阻抗及参考阻抗产生器。在本实施例中，参考电压可为电压源(如VDD信号或类似信号)，其会跨接串接的参考电阻及参考阻抗来施加。

在方块905，表示IC会调整参考产生器的参考阻抗输入，以使参考阻抗产生器的阻抗与之参考阻抗值的差距在预定裕度内。在本实施例中，电压会在参考阻抗与参考阻抗产生器之间的中间接面进行测量，并且会与参考电压(例如，VDD或VTT)的百分比进行比较。再者，会周期性或持续地调整参考阻抗输入，以保持在预定裕度之内。在方块907，表示参考阻抗产生器的二进制阵列的匹配阻抗元件中的选择数个会基于参考阻抗输入，借由IC而内部地启用。在本实施例中，参考阻抗输入为数字值，其中每个位会使选择群组的一阵列的匹配阻抗元件(可为N信道或P信道元件)启用。

在方块909，表示连接至每个输出阻抗产生器(其耦接至对应输出)的输出阻抗输入基于参考阻抗输入，而借由IC来控制。在方块911，表示每个输出阻抗产生器的二进制阵列的匹配阻抗元件中的选择数个会基于输出阻抗输入而启用。以此方式，IC会根据参考阻抗，而试图调整其输出的阻抗。如先前所述，每个上拉逻辑元件107及/或每个输出驱动程序电路507包括与参考阻抗产生器的配置相同的匹配阻抗元件，以至于每个输出的输出终端阻抗会基于参考阻抗。

在方块913，表示会测量参考阻抗与至少一个输出阻抗之间的任何差异。这可借由测试装置而自动达成，或借由测试操作者以手动的方式达成。另一种方式，若电阻RINT在测试期间，用来当作参考电阻，则测量的输出阻抗会与输出上拉及/或下拉阻抗的已知值或希望值进行比较。在下个方块915，在IC上，与测量的输出阻抗对应的非易失性元件会以偏压调整值来程序化，以补偿任何测量的阻抗差异。在所述的特定实施例中，会设定非易失性存储元件的位，或烧断包含于IC的被选定保险丝，以提供一种补偿遍及IC各处的制程变化的控制机制。在方块917，表示IC会将偏压调整值与参考阻抗输入结合，以调整输出阻抗输入。在所显示的实施例中，偏压调整逻辑(303，703)会将ADD[3:0]或PADD[3:0]值并入(加上、减去、或结合)SUM[5:0]值，而分别产生OSUM_X[5:0]或PSUM_X[5:0]值，其会传送到每个输出元件(例如，上拉逻辑元件107或输出驱动程序电路507)。测试程序会再次重复，在确保适当补偿，或对于对应于IC 101，501的不同区域的上拉逻辑元件107或输出驱动程序电路507的PSUM_X[5:0]及OSUM_X[5:0]，会产生不同补偿值。

在运作期间，阻抗控制器会以前述的明确易解的方式，而持续调整IC的每个选择输出元件(或元件群组)的输出阻抗(输出驱动程序电路的总线下拉阻抗，或上拉终端阻抗)。根据本发明的一实施例的调整输出驱动程序电路的阻抗的装置及方法使系统设计者能调整阻抗，以补偿遍及IC各处的制程变化。可程序非易失性逻辑元件(如非易失性内存或保险丝或类似元件)位于芯片上，而能将每个偏压调整值程序化。每个偏压调整值借由其对应的偏压调整逻辑元件来使用，而产生希望的补偿。

虽然本发明已配合某些较佳实施例形式，而相当详细地说明，但是其它的形式及变化是可行的且可以考虑的。例如，可考虑使可程序化阻抗产生器与参考电阻相等的各种变化的方法，如目前技术或类似的技术。再者，任何形式的非易失性可程序装置可考虑用来将补偿程序化。此外，虽然本发明考虑到使用金氧半导体(MOS)形式元件(包括互补MOS元件及类似元件，如例如是NMOS及PMOS晶体管)的一种实施方式，但是也可以用类似的方式应用于不同或模拟形式的技术或相似元件，如双载子元件或类似元件。

最后，凡是熟习此项技术的人士应该了解到的是，在不脱离后附的权利要求所定义的本发明的精神及范围之下，为了进行与本发明相同的目的，其可立即使用披露的概念及特定的实施例，来当作设计或修改其它的结构的基础。

Claims (12)

1.一种输出阻抗偏压补偿系统，用以调整至少一个输出的输出阻抗，包括有:

一参考阻抗产生器，用以产生由一参考阻抗控制输入所控制的一参考阻抗；

一阻抗匹配控制器，用以持续调整该参考阻抗控制输入，以使该参考阻抗与一参考值的相差在一预定裕度内；

至少一个输出阻抗产生器，每个耦接至一对应输出，并且由一输出阻抗控制输入来控制；以及

一可程序偏压控制器，包含有可程序化而产生一偏压量的输出偏压逻辑电路和耦接至该输出偏压逻辑及该阻抗匹配控制器的偏压调整逻辑，用以将该偏压量与该参考阻抗控制输入结合，而产生该输出阻抗控制输入。

2.如权利要求1所述的输出阻抗偏压补偿系统，其中该偏压量包括一加上符号偏压值，其会加入该参考阻抗控制输入。

3.如权利要求1所述的输出阻抗偏压补偿系统，其中该偏压量包括一加上符号百分比值，其代表该参考阻抗控制输入的一百分比，并且其中该加上符号百分比值会被加入到该参考阻抗控制输入。

4.如权利要求1所述的输出阻抗偏压补偿系统，其中该可程序参考阻抗产生器及每个该至少一个可程序输出阻抗产生器中每一个包括一二进制阵列的匹配元件。

5.如权利要求4所述的输出阻抗偏压补偿系统，其中该二进制阵列的匹配元件选自下列之一及其组合:匹配P信道上拉元件及匹配N信道下拉元件。

6.一种集成电路，具有输出阻抗调整，包括有:

数个引脚，包括用以耦接至一外部参考电阻的一参考引脚，以及至少一个输出引脚；

至少一个可程序输出阻抗产生器，每个是由一输出阻抗控制输入来控制，并且耦接至该至少一个输出引脚之中的对应一个；以及

阻抗匹配逻辑，包括有:

一可程序参考阻抗产生器，其是由一参考阻抗控制输入来控制；

比较器逻辑，其用以周期性地调整该参考阻抗控制输入，以使该参考电阻与该可程序参考阻抗产生器的差距在一预定裕度内；以及

输出调整逻辑，其会将该参考阻抗控制输入与一偏压调整值结合，而产生该输出阻抗控制输入。

7.如权利要求6所述的集成电路，其中该可程序参考阻抗产生器及每个该可程序输出阻抗产生器包括一二进制阵列的匹配元件。

8.如权利要求6所述的集成电路，其中该参考阻抗控制输入会加上或减去该偏压调整值。

9.如权利要求6所述的集成电路，其中该偏压调整值包括一百分比值，其代表该参考阻抗控制输入的一百分比，该参考阻抗控制输入会加上或减去该百分比值。

10.一种基于一参考阻抗而调整一集成电路的至少一个输出的输出阻抗的方法，包括:

将一参考电压施加到该参考阻抗及一参考阻抗产生器，该参考阻抗产生器具有一参考阻抗输入；

调整该参考阻抗输入，以使该参考阻抗产生器的阻抗与该参考阻抗的差距在一预定裕度内；

测量该参考阻抗与至少一个输出阻抗之间的差异；

以一偏压调整值将该集成电路上的一非易失性元件程序化，以补偿测量差异；以及

将该偏压调整值与该参考阻抗输入结合，而产生至少一个输出阻抗产生器的一输出阻抗输入，每个输出阻抗产生器耦接至一对应输出。

11.如权利要求10所述的方法，其中该偏压调整值包括一加上符号偏压值，并且其中该将该偏压调整值与该参考阻抗输入结合包括加上该加上符号偏压值。

12.如权利要求10所述的方法，其中该偏压调整值包括一百分比值，其代表该参考阻抗输入的一百分比，以及一极性信号，并且其中该将该偏压调整值与该参考阻抗输入结合包括基于该极性符号，使该参考阻抗输入加上或减去该百分比。

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