CN100468752C - 半导体元件及其制作方法 - Google Patents

Abstract

一种半导体元件，此半导体元件包括一基底、一晶体管、一硬掩模层与一抗反射层。基底具有第一区域与第二区域，其中第二区域为光感测区。晶体管配置于第一区域的基底上。硬掩模层配置于第二区域的基底上。抗反射层配置于硬掩模层与基底之间。

Description

半导体元件及其制作方法

技术领域

本发明涉及一种半导体元件及其制作方法，特别是涉及一种可以增加元件灵敏度的半导体元件、一种内连线结构，以及此二者各自的制作方法。

背景技术

光二极管影像传感器是目前常见的一种影像感测元件。典型的光二极管影像传感器，至少包括一个重置晶体管(reset transistor)以及一个二极管所形成的光感测区。

在现有技术中，通常会在晶体管的源极/漏极区与栅极上形成一层自行对准金属硅化物层(self-aligned silicide，salicide)。为了避免光感测区上也形成金属硅化物层，通常，在沉积金属层之前必须在光感测区上先形成自行对准硅化物阻挡层(salicide block，SAB)。

在一般的工艺中，会先在基底上形成一层氧化硅，在进行干式蚀刻移除光感测区外的氧化硅来形成自行对准硅化物阻挡层。然而，在晶体管的间隙壁上的氧化硅往往无法完全被移除，而形成了另一层间隙壁，而覆盖了部分的源极/漏极区，进而影响后续的自行对准金属硅化物工艺。

此外，以氧化硅作为自行对准硅化物阻挡层时，往往会影响光感测区中元件的效能，即当光照射在光感测区时，垂直入射或斜角入射的光可能会被氧化硅层所反射，而导致感测区中元件的灵敏度不佳。

发明内容

本发明的目的就是在提供一种半导体元件，可以增加元件的灵敏度。

本发明的另一目的是提供一种半导体元件的制作方法，可以避免于源极/漏极区上形成间隙壁。

本发明提出一种半导体元件，包括一基底、一晶体管、一硬掩模层与一抗反射层。基底具有第一区域与第二区域，其中第二区域为光感测区。晶体管配置于第一区域的基底上。硬掩模层配置于第二区域的基底上。抗反射层配置于硬掩模层与基底之间。

依照本发明实施例所述的半导体元件，上述的硬掩模层的材料例如为氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃、氟化硅玻璃或多晶硅。

依照本发明实施例所述的半导体元件，上述的硬掩模层的厚度例如介于

之间。

依照本发明实施例所述的半导体元件，上述的抗反射层的材料例如为氮化硅或氮氧化硅。

依照本发明实施例所述的半导体元件，上述的抗反射层的厚度例如介于

之间。

依照本发明实施例所述的半导体元件，还可以有一层硅化金属层，配置于晶体管的源极/漏极区与栅极上。

依照本发明实施例所述的半导体元件，上述的硅化金属层的材料例如为硅化钨、硅化钛、硅化钴、硅化钼、硅化镍、硅化钯或硅化铂。

依照本发明实施例所述的半导体元件，还可以有一层牺牲层，配置于光反射层与基底之间。

依照本发明实施例所述的半导体元件，上述的牺牲层的材料例如为氧化硅。

依照本发明实施例所述的半导体元件，上述的牺牲层的厚度例如介于

之间。

本发明还提出一种半导体元件的制作方法，首先，提供一基底，此基底具有第一区域与第二区域，其中第一区域中已形成有晶体管，且第二区域为光感测区。接着，于基底上形成一层抗反射层。然后，于抗反射层上形成一层图案化硬掩模层。之后，以图案化硬掩模层为掩模，进行湿式蚀刻步骤，以移除第二区域外的抗反射层。

依照本发明实施例所述的半导体元件的制作方法，上述的形成图案化硬掩模层的方法例如是先于抗反射层上形成一层硬掩模材料层。然后，于硬掩模材料层上形成一层光致抗蚀剂层。接着，进行光刻步骤与蚀刻步骤。之后，移除光致抗蚀剂层。

依照本发明实施例所述的半导体元件的制作方法，上述的硬掩模材料层的形成方法例如为等离子体增强型化学气相沉积法。

依照本发明实施例所述的半导体元件的制作方法，上述的硬掩模材料层的材料例如为氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃或氟化硅玻璃。

依照本发明实施例所述的半导体元件的制作方法，上述的硬掩模材料层的材料例如为多晶硅。

依照本发明实施例所述的半导体元件的制作方法，还可以于移除第二区域外的抗反射层后，移除图案化硬掩模层。

依照本发明实施例所述的半导体元件的制作方法，上述的湿式蚀刻步骤所使用的蚀刻液例如为热磷酸。

依照本发明实施例所述的半导体元件的制作方法，还可以于形成抗反射层之前，在基底上形成一层牺牲层。

依照本发明实施例所述的半导体元件的制作方法，上述的牺牲层的形成方法例如为热氧化法或等离子体增强型化学气相沉积法。

依照本发明实施例所述的半导体元件的制作方法，上述的抗反射层的形成方法例如为等离子体增强型化学气相沉积法。

依照本发明实施例所述的半导体元件的制作方法，还可以于移除第二区域外的抗反射层后，在晶体管的源极/漏极区与栅极上形成一层硅化金属层。

本发明的半导体元件因为在第二区域上配置了由抗反射层与位于抗反射层上的硬掩模层所组成的堆栈结构来作为自行对准硅化物阻挡层，因此当光照射在第二区域时，垂直入射或斜角入射的光皆可被感测到，因此提高了光感测元件的灵敏度。此外，在制作本发明的半导体元件的过程中，利用湿式蚀刻来移除第二区域外的抗反射层，因此可以避免在晶体管的栅极的侧壁上产生多余的间隙壁覆盖源极漏极区。

另外，在本发明的内连线结构中，将插塞配置于介电层与蚀刻终止层中与导电区电性接，且位于蚀刻终止层中的插塞的宽度大于位于介电层中的插塞的宽度，因此使得插塞与导电区有较大的接触面积而降低二者之间的电阻。此外，在形成本发明的内连线结构的过程中，先以干式蚀刻于介电层中形成较小的开口至蚀刻终止层，可以避免蚀刻终止层下方的基底受到损害。而且，于蚀刻终止层中形成开口时是利用湿式蚀刻的方式来进行，因此可以形成较大的开口而暴露出较多的导电区。

为让本发明的上述和其它目的、特征和优点能更明显易懂，以下配合附图以及优选实施例，以更详细地说明本发明。

附图说明

图1A为依照本发明一实施例所绘示的半导体元件的剖面示意图。

图1B为依照本发明另一实施例所绘示的半导体元件的剖面示意图。

图2A至图2D为依照本发明实施例所绘示的半导体元件的制作流程剖面图。

图3A为依照本发明一实施例所绘示的内连线结构的剖面示意图。

图3B为依照本发明另一实施例所绘示的内连线结构的剖面示意图。

图4A至图4D为依照本发明实施例所绘示的内连线结构的制作流程剖面图。

简单符号说明

10:栅介电层

12:栅极

14:间隙壁

16:源极/漏极区

100、300:基底

101:第一区域

102:晶体管

103:第二区域

104:硬掩模材料层

104a:硬掩模层

105:掺杂区

106:抗反射层

107、305:图案化光致抗蚀剂层

108:隔离结构

110:牺牲层

111:硅化金属层

302:蚀刻终止层

304:介电层

306:插塞

306a:第一部分

306b:第二部分

307、309:开口

308:导电区

310:阻障层

具体实施方式

图1A为依照本发明一实施例所绘示的半导体元件的剖面示意图。请参照图1A，本发明的半导体元件包括基底100、晶体管102、硬掩模层104a与抗反射层106。基底100具有第一区域101与第二区域103，且基底100中配置有隔离结构108。第二区域103为光感测区，其中具有掺杂区105，掺杂区105所掺杂的掺杂物型态例如是与掺杂区105的周围区域相反，或者掺杂区105所掺杂的掺杂物型态例如是与基底100相反，而与其下方的基底100形成一个PN二极管，也就是当基底100为P型基底时，掺杂区105为N型掺杂，而当基底100为N型基底时，掺杂区105为P型掺杂。隔离结构108例如为浅沟槽隔离结构。第一区域101与第二区域103分别位于相邻二个隔离结构108之间。晶体管102配置于第一区域101的基底100上。晶体管102例如为金氧半(MOS)晶体管，其例如包括栅介电层10、栅极12、间隙壁14与源极/漏极区16。硬掩模层104a配置于第二区域103的基底100上。硬掩模层104a的材料与抗反射层106不相同，其材料例如为氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃、氟化硅玻璃或多晶硅，厚度例如介于100

～1000

之间。抗反射层106配置于硬掩模层104a与基底100之间。抗反射层106的材料例如为氮化硅或氮氧化硅，厚度例如介于400

～2000

之间。硅化金属层111配置于晶体管102的源极/漏极区16与栅极12上。硅化金属层111的材料例如为硅化钨、硅化钛、硅化钴、硅化钼、硅化镍、硅化钯或硅化铂。

在本实施例中，由于在第二区域上所配置的自行对准硅化物阻挡层是由一层抗反射层与位于抗反射层上的一层硬掩模层所组成，因此当光照射在第二区域时，垂直入射或斜角入射的光皆可被感测到，因此提高了光感测元件的灵敏度。

图1B为依照本发明另一实施例所绘示的半导体元件的剖面示意图。请参照图1B，在另一实施例中，还可以于抗反射层106与基底100之间配置一层牺牲层110，使抗反射层106更容易附着于基底100上。牺牲层110的材料例如为氧化硅，厚度例如介于

之间。

以下将以图1B所示的半导体元件为例，对本发明的半导体元件的制作方法作说明。

图2A至图2D为依照本发明实施例所绘示的半导体元件的制作流程剖面图。首先，请参照图2A，提供基底100，基底100中已形成有利用隔离结构108所定义出第一区域101与第二区域103，其中第一区域101中已形成有晶体管102，且第二区域103为光感测区。隔离结构108例如为浅沟槽隔离结构。晶体管102例如为金氧半(MOS)晶体管，其例如包括栅介电层10、栅极12、间隙壁14与源极/漏极区16。此外，第二区域103中已形成有掺杂区105，其中掺杂区105所掺杂的掺杂物型态例如是与掺杂区105的基底100相反，而与其下方的基底100形成一个PN二极管，也就是说，当基底100为P型基底时，掺杂区105掺杂N型掺杂物，而当基底100为N型基底时，掺杂区105掺杂P型掺杂物。在另一实施例中，掺杂区105是位于基底100的一个井区中，则其所掺杂的掺杂物型态则与井区者相反。

接着，请参照图2B，于基底100上形成牺牲层110，以用来增加后续所形成的抗反射层106与基底100之间的附着力。牺牲层110的形成方法例如为热氧化法或等离子体增强型化学气相沉积法。继之，于牺牲层110上依序形成抗反射层106与硬掩模材料层104。抗反射层106的形成方法例如为化学气相沉积法。硬掩模材料层104的材料与抗反射层106的材料不相同，其材料例如为氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃、氟化硅玻璃或多晶硅，其形成方法例如为等离子体增强型化学气相沉积法。在另一实施例中，也可以省略形成牺牲层110的步骤而直接于基底上，形成抗反射层106。之后，于硬掩模材料层104上形成光致抗蚀剂层(未绘示)。然后，进行光刻步骤，以形成图案化光致抗蚀剂层107，此图案化光致抗蚀剂层107覆盖第二区域103。

继之，请参照图2C，以图案化光致抗蚀剂层107为掩模，进行蚀刻步骤，将硬掩模材料层104图案化，以形成图案化的硬掩模层104a。上述蚀刻步骤例如为干式蚀刻或湿式蚀刻。然后，移除图案化光致抗蚀剂层107。之后，请参照图2D，再以硬掩模层104a为掩模，进行湿式蚀刻步骤，以移除第二区域103外的抗反射层106与牺牲层110。湿式蚀刻步骤例如是先使用热磷酸去除抗反射层106后，再以稀氢氟酸去除牺牲层110。然后，再以硬掩模层104a、抗反射层106与牺牲层110作为自行对准硅化物阻挡层，进行自行对准硅化物工艺，以于栅极12与源极/漏极区16上形成硅化金属层111。硅化金属层111的材料包括硅化钨、硅化钛、硅化钴、硅化钼、硅化镍、硅化钯或硅化铂。

值得一提的是，由于采用湿式蚀刻来移除第二区域103外的抗反射层106与牺牲层110，因此可以将覆盖于晶体管102上的抗反射层106与牺牲层110完全移除，而不会在晶体管102的栅极12的侧壁上产生多余的间隙壁覆盖源极漏极区16。

值得注意的是，当硬掩模材料层104的材料为多晶硅时，于移除第二区域103外的抗反射层106与牺牲层110后，需要再将硬掩模层104a移除。当硬掩模材料层104的材料为氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃、氟化硅玻璃时，则不需要将硬掩模层104a移除，而可以将硬掩模层104a作为后续工艺中层间介电层(inter-layer dielectric)的一部分。

在本实施例中，由于在移除第二区域103外的抗反射层106与牺牲层110之后，第二区域103上仍保留有硬掩模层104a、抗反射层106与牺牲层110，可以作为后续自行对准硅化物工艺中的自行对准硅化物阻挡层，且使得光照射在第二区域103时，垂直入射或斜角入射的光皆可被感测到，因而提高了光感测元件的灵敏度。

上述工艺方法亦可应用于一般熟知的内连线结构工艺中。

图3A为依照本发明一实施例所绘示的内连线结构的剖面示意图。请参照图3A，本发明的内连线结构包括基底300、蚀刻终止层302、介电层304与插塞306。基底300中具有导电区308。导电区308例如为导线或一般熟知的半导体元件。介电层304配置于基底300上。介电层304的材料例如为氧化硅、硼磷硅玻璃、磷硅玻璃或氟化硅玻璃。蚀刻终止层302配置于介电层304与基底300之间。蚀刻终止层302的材料例如为氮化硅。插塞306分为第一部分306a与第二部分306b，其中第一部分306a配置于介电层304中，而第二部分306b配置于蚀刻终止层中302，其中第二部分306b的宽度大于第一部分306a的宽度，且插塞306与导电区308电连接。插塞306的材料例如为钨或铝。在本实施例中，插塞306以较宽的第二部分与导电区308电连接，因此与现有的插塞比较起来，与导电区308具有较多的接触面积而使电阻降低。

图3B为依照本发明另一实施例所绘示的内连线结构的剖面示意图。请参照图3B，在另一实施例中，还可以于插塞306与介电层304以及蚀刻终止层302之间配置一层阻障层310，将插塞306与介电层304以及蚀刻终止层302隔离开，以避免产生尖峰现象。阻障层310的材料例如为钛、氮化钛或氮化钽。

以下将以图3B所示的内连线结构为例，对本发明的内连线结构的制作方法作说明。

图4A至图4D为依照本发明实施例所绘示的内连线结构的制作流程剖面图。首先，请参照图4A，提供基底300，基底300中已形成有导电区308。导电区308例如为导线或一般熟知的半导体元件。接着，于基底300上形成蚀刻终止层302。蚀刻终止层302的形成方法如为化学气相沉积法。然后，于蚀刻终止层302上形成介电层304。介电层304的形成方法例如为等离子体增强型化学气相沉积法。

继之，请参照图4B，于介电层304上形成一层光致抗蚀剂层(未绘示)。接着，进行光刻步骤以形成图案化光致抗蚀剂层305。然后，以图案化光致抗蚀剂层305为掩模，进行蚀刻步骤，以于介电层304中形成开口307，暴露出部分位于导电区308上方的蚀刻终止层302。上述蚀刻步骤例如为干式蚀刻。

接下来，请参照图4C，移除图案化光致抗蚀剂层305。然后，以介电层304为掩模，进行湿式蚀刻步骤，以于蚀刻终止层302中形成开口309，暴露出导电区308。在此步骤中，由于底切现象的关系，因此开口309会大于开口307。湿式蚀刻步骤所使用的蚀刻液例如为热磷酸。在本实施例中，由于先以干式蚀刻于介电层304中形成开口307至蚀刻终止层302，可以避免蚀刻终止层302下方的基底300受到损害。然后，再利用湿式蚀刻于蚀刻终止层302中形成开口309，因此可以暴露出较多的导电区308。

然后，请参照图4D，于开口307与开口309的内表面上形成阻障层310，使介电层304以及蚀刻终止层302与后续形成的插塞306隔离开，以避免尖峰现象。阻障层310的形成方法例如为等离子体增强型化学气相沉积法、有机金属化学气相沉积法或离子化金属等离子体法。之后，于开口307与开口309中形成插塞306。插塞306的形成方法例如为原子层沉积法(ALD)。由于开口309大于开口307，因此使得插塞306与导电区308之间具有较大的接触面积而降低了二者之间的电阻。

综上所述，本发明的半导体元件在第二区域上配置由抗反射层与位于抗反射层上的硬掩模层的堆栈结构来作为自行对准硅化物阻挡层，因此当光照射在第二区域时，垂直入射或斜角入射的光皆可被感测到，因此提高了光感测元件的灵敏度。此外，在形成上述堆栈结构时先图案化硬掩模层，再以图案化的硬掩模层为掩模进行湿式蚀刻来移除第二区域外的抗反射层，因此可以避免在晶体管的栅极的侧壁上产生多余的间隙壁覆盖源极漏极区。

另外，在本发明的内连线结构中，于介电层与基底之间配置一层蚀刻终止层，并将插塞配置于介电层与蚀刻终止层中与导电区电性接，且位于蚀刻终止层中的插塞的宽度大于位于介电层中的插塞的宽度，使得插塞与导电区有较大的接触面积而降低电阻。此外，在形成开口以填入插塞时，先以干式蚀刻于介电层中形成较小的开口至蚀刻终止层，可以避免蚀刻终止层下方的基底受到损害。再者，于蚀刻终止层中形成开口时是利用湿式蚀刻的方式来进行，因此可以形成较大的开口而暴露出较多的导电区。

虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。

Claims (21)

1、一种半导体元件，包括:

一基底，该基底具有一第一区域与一第二区域，其中该第二区域为一光感测区；

一晶体管，配置于该第一区域的该基底上；

一硬掩模层，配置于该第二区域的该基底上；以及

一抗反射层，配置于该硬掩模层与该基底之间。

2、如权利要求1所述的半导体元件，其中该硬掩模层的材料包括氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃、氟化硅玻璃或多晶硅。

3、如权利要求1所述的半导体元件，其中该硬掩模层的厚度介于100

～1000

之间。

4、如权利要求1所述的半导体元件，其中该抗反射层的材料包括氮化硅或氮氧化硅。

5、如权利要求1所述的半导体元件，其中该抗反射层的厚度介于400

～2000

之间。

6、如权利要求1所述的半导体元件，还包括一硅化金属层，配置于该晶体管的一源极/漏极区与一栅极上。

7、如权利要求6所述的半导体元件，其中该硅化金属层的材料包括硅化钨、硅化钛、硅化钴、硅化钼、硅化镍、硅化钯或硅化铂。

8、如权利要求1所述的半导体元件，还包括一牺牲层，配置于该光反射层与该基底之间。

9、如权利要求8所述的半导体元件，其中该牺牲层的材料包括氧化硅。

10、如权利要求8所述的半导体元件，其中该牺牲层的厚度介于10

～300

之间。

11、一种半导体元件的制作方法，包括:

提供一基底，该基底具有一第一区域与一第二区域，其中该第一区域中已形成有一晶体管，且该第二区域为一光感测区；

于该基底上形成一抗反射层；

于该抗反射层上形成一图案化硬掩模层；以及

以该图案化硬掩模层为掩模，进行一湿式蚀刻步骤，以移除该第二区域外的该抗反射层。

12、如权利要求11所述的半导体元件的制作方法，其中形成该图案化硬掩模层的方法包括:

于该抗反射层上形成一硬掩模材料层；

于该硬掩模材料层上形成一光致抗蚀剂层；

进行光刻步骤与蚀刻步骤，以形成该图案化硬掩模层；以及

移除该光致抗蚀剂层。

13、如权利要求12所述的半导体元件的制作方法，其中该硬掩模材料层的形成方法包括等离子体增强型化学气相沉积法。

14、如权利要求12所述的半导体元件的制作方法，其中该硬掩模材料层的材料包括氧化硅、碳化硅、硼磷硅玻璃、磷硅玻璃或氟化硅玻璃。

15、如权利要求12所述的半导体元件的制作方法，其中该硬掩模材料层的材料包括多晶硅。

16、如权利要求15所述的半导体元件的制作方法，还包括于移除该第二区域外的该抗反射层后，移除该图案化硬掩模层。

17、如权利要求11所述的半导体元件的制作方法，其中该湿式蚀刻步骤所使用的蚀刻液包括热磷酸。

18、如权利要求11所述的半导体元件的制作方法，其中该抗反射层的形成方法包括等离子体增强型化学气相沉积法。

19、如权利要求11所述的半导体元件的制作方法，还包括于形成该抗反射层之前，在该基底上形成一牺牲层。

20、如权利要求19所述的半导体元件的制作方法，其中该牺牲层的形成方法包括热氧化法或等离子体增强型化学气相沉积法。

21、如权利要求11所述的半导体元件的制作方法，还包括于移除该第二区域外的该抗反射层后，在该晶体管的一源极/漏极区与一栅极上形成一硅化金属层。

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