CN100419635C - 内存电压产生电路 - Google Patents

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Abstract

一种内存电压产生电路，包括控制模块、分压模块和稳压输出模块，所述控制模块与所述分压模块连接，控制所述分压模块的电压输出，所述分压模块与稳压输出模块连接，为稳压输出模块提供输入电压，所述内存电压产生电路还包括转换控制模块，所述转换控制模块与所述分压模块连接，控制所述分压模块输出的电压值，从而控制所述稳压输出模块的输出电压。所述内存电压产生电路可提供DDRⅠ 2.5V和DDRⅡ 1.8V两种内存的工作电压，并且可以根据内存的改变而随时改变其输出电压。

Description

内存电压产生电路
【技术领域】
本发明涉及一种电压产生电路，特别涉及一种应用于计算机主板的内存电压产生电路。
【背景技术】
计算机的内部电源分为：系统电源，备用电源及双模电源三种。当系统主电源工作时，系统电源及备用电源工作；当系统主电源关闭时，例如待机状态下，系统电源无电压输出，备用电源仍工作，双模电源包括系统电源和备用电源，在两种情况下均有电压输出。
参考图1，是现有内存电压产生电路的电路图，所述内存电压产生电路10包括控制模块12、分压模块14及稳压输出模块16，所述控制模块12包括二极管D1及晶体管Q1和Q2。所述分压模块14包括电阻R1、R2及R3。所述稳压输出模块16包括三极管D2、D3和D4、比较器U1、补偿电阻R4、电源输出端口VOUT及三极管Q3。
所述电阻R1、R2和R3串联于主板的双模电源3.3V_DUAL和地之间。所述晶体管Q1的栅极通过所述二极管D1与主板的系统电源5V_SYS连接，所述晶体管Q1的漏极与主板的双模电源5V_DUAL连接，所述晶体管Q1的源极接地，所述晶体管Q2的栅极与所述晶体管Q1的漏极连接，所述晶体管Q2的源极与所述晶体管Q1的源极连接，所述晶体管Q2的漏极连接于所述电阻R1和R2之间。所述比较器U1的电压输入端分别通过所述二极管D2和D3与所述双模电源5V_DUAL及主板的系统电源12V_SYS连接，所述比较器U1的同相输入端连接于所述电阻R2和R3之间，所述比较器U1的反相输入端与所述三极管Q3的发射极连接，所述比较器U1的输出端通过所述补偿电阻R4与所述三极管Q3的发射极连接，所述比较器U1的输出端还与所述三极管Q3的基极连接，所述三极管Q3的集电极通过所述二极管D4与所述双模电源3.3V_DUAL连接，所述三极管Q3的发射极与所述电源输出端口VOUT连接。
系统电源工作状态时：主板的系统电源5V_SYS和12V_SYS以及双模电源3.3V_DUAL和5V_DUAL均有电压输出。因此晶体管Q1导通，晶体管Q2截止，当所述电阻R1的阻值为1KOhm，所述电阻R2的阻值为1.5KOhm，所述电阻R3的阻值为8.2KOhm，所述比较器U1的同相输入端的输入电压值满足：输入电压＝3.3V*R3/(R1+R2+R3)＝2.5V，因此电源输出端口VOUT输出电压为2.5V。
待机状态时：主板系统电源5V_SYS和12V_SYS均无电压输出，因此三极管Q1截止，三极管Q2导通，所述比较器U1的同相输入端无电压，因此电源输出端口VOUT无输出电压。
该内存电压产生电路10仅可供应DDRI 2.5V内存使用，不能兼容DDRII1.8V内存，若更换DDRII 1.8V内存则需要改变所述分压模块14中电阻R1、R2和R3的阻值以改变输出电压，不能实现两种型号内存的随时更换。
【发明内容】
鉴于以上内容，有必要提供一种可提供多种内存工作电压的内存电压产生电路。
一种内存电压产生电路，包括控制模块、分压模块和稳压输出模块，所述控制模块与所述分压模块连接，控制所述分压模块的电压输出，所述分压模块与稳压输出模块连接，为稳压输出模块提供输入电压，所述内存电压产生电路还包括转换控制模块，所述转换控制模块与所述分压模块连接，控制所述分压模块输出的电压值，从而控制所述稳压输出模块的输出电压，所述分压模块包括串联于主板的双模电源与地之间的第一电阻和第二电阻，所述转换控制模块包括三极管、晶体管、第三电阻、第四电阻、第五电阻及第六电阻，所述三极管的基极分别与主板的备用电源及北桥芯片的内存信号引脚连接，所述三极管的基极还通过所述第三电阻分别与北桥芯片的内存状态引脚以及地相连接，所述三极管的发射极与所述备用电源连接，所述三极管的集电极通过所述第四电阻与北桥芯片的另一内存信号引脚连接，所述北桥芯片的另一内存信号引脚通过所述第五电阻接地，所述三极管的集电极还与所述晶体管的栅极连接，所述晶体管的漏极通过所述第六电阻连接于所述分压模块的第一和第二电阻之间，所述晶体管的源极接地。
相对于现有技术，本发明所述内存电压产生电路通过一转换控制模块控制一稳压输出模块的输出电压，即可达到随内存更换而改变输出电压之目的。
【附图说明】
下面结合附图及较佳实施方式对本发明作进一步详细描述：
图1是现有内存电压产生电路的电路图。
图2是本发明较佳实施方式内存电压产生电路的框图。
图3是本发明较佳实施方式内存电压产生电路的电路图。
【具体实施方式】
请参阅图2，本发明较佳实施方式的内存电压产生电路20包括控制模块22、分压模块24、稳压输出模块26及转换控制模块28。所述控制模块22与所述分压模块24连接，控制所述分压模块24的电压输出，所述分压模块24与稳压输出模块26连接，为稳压输出模块26提供输入电压，所述转换控制模块28与所述分压模块24连接，控制所述分压模块24输出的电压值，从而控制所述稳压输出模块26的输出电压。
参考图3，所述控制模块22包括三极管Q22。所述分压模块24包括电阻R21和R22。所述稳压输出模块26包括二极管D6和D7、比较器U2、补偿电阻R23、电源输出端口VOUT以及晶体管Q23。所述转换控制模块28包括三极管Q24、晶体管Q25及电阻R24、R25、R26和R27。所述三极管Q22和Q24为PNP型三极管，所述晶体管Q23和Q25均为N-MOS晶体管。
所述电阻R21和R22串联于主板的双模电源3.3V-DUAL和地之间。所述三极管Q22的基极与主板状态引脚S连接，所述三极管Q22的发射极连接于所述电阻R21和R22之间，所述三极管Q22的集电极接地，主板正常工作时所述主板状态引脚S输出高电平，主板待机时所述主板状态引脚S输出低电平。
所述比较器U2的电压输入端分别通过所述二极管D6和D7与主板的备用电源5V_SB及主板的系统电源12V_SYS连接，所述比较器U2的同相输入端连接于所述电阻R21和R22之间，所述比较器U2的反相输入端与所述晶体管Q23的源极连接，所述比较器U2的输出端通过所述补偿电阻R23与所述晶体管Q23的源极连接，所述比较器U2的输出端还与所述晶体管Q23的栅极连接，所述晶体管Q23的漏极与所述双模电源3.3V_DUAL连接，所述晶体管Q23的源极与所述电源输出端口VOUT连接。
所述三极管Q24的基极分别与所述备用电源5V_SB及主板北桥芯片的内存信号引脚DDR2连接，所述三极管Q24的基极还通过所述电阻R24分别与主板北桥芯片的内存状态引脚DRAM及地连接，所述三极管Q24的发射极与所述备用电源5V_SB连接，所述三极管Q24的集电极通过所述电阻R25与北桥芯片的内存信号引脚DDR1连接，所述北桥芯片的内存信号引脚DDR1通过所述电阻R26接地，所述三极管Q24的集电极还与所述晶体管Q25的栅极连接，所述晶体管Q25的漏极通过所述电阻R27连接于所述电阻R21与R22之间。
所述R21、R22及R27的阻值分别为1KOhm、3.74KOhm及1.78KOhm。
在正常工作状态时：所述主板状态引脚S输出高电平，所述三极管Q22截止。当安装DDRI内存时，所述北桥芯片的内存信号引脚DDR1为低电平，内存状态引脚DRAM为高电平，北桥芯片的内存信号引脚DDR2为高电平，由此可知三极管Q24截止，所述晶体管Q25截止，所述比较器U2由系统电源12V_SYS驱动，所述比较器U2的同相输入端的电压满足公式：VIN＝3.3V*R22/(R21+R22)，其电压值约为2.5V，所以所述电源输出端口VOUT的输出电压为2.5V，可满足DDRI内存的工作需要；当安装DDRII内存时，所述北桥芯片的内存信号引脚DDR1为高电平，内存状态引脚DRAM为低电平，北桥芯片的内存信号引脚DDR2为低电平，由此可知三极管Q24导通，所述晶体管Q25导通，所述比较器U2的同相输入端的输入电压满足公式：输入电压＝3.3V*RX/(R21+RX)，其中RX＝R22*R27/(R22+R27)，可得其输入电压值约为1.8V，所以所述电源输出端口VOUT的输出电压为1.8V，可满足DDRII内存的工作需要。
在待机状态时：所述主板状态引脚S输出低电平，所述三极管Q22导通，所述比较器U2的正相输入端无电压，所以电源输出端口VOUT无输出电压。
藉此，所述内存电压产生电路20可提供DDRI 2.5V和DDRII 1.8V两种内存的工作电压，并且可以根据内存型号的改变而随时改变其输出电压。

Claims (7)

1. 一种内存电压产生电路，包括控制模块、分压模块和稳压输出模块，所述控制模块与所述分压模块连接，控制所述分压模块的电压输出，所述分压模块与稳压输出模块连接，为稳压输出模块提供输入电压，其特征在于：所述内存电压产生电路还包括转换控制模块，所述转换控制模块与所述分压模块连接，控制所述分压模块输出的电压值，从而控制所述稳压输出模块的输出电压，所述分压模块包括串联于主板的双模电源与地之间的第一电阻和第二电阻，所述转换控制模块包括三极管、晶体管、第三电阻、第四电阻、第五电阻及第六电阻，所述三极管的基极分别与主板的备用电源及北桥芯片的内存信号引脚连接，所述三极管的基极还通过所述第三电阻分别与北桥芯片的内存状态引脚以及地相连接，所述三极管的发射极与所述备用电源连接，所述三极管的集电极通过所述第四电阻与北桥芯片的另一内存信号引脚连接，所述北桥芯片的另一内存信号引脚通过所述第五电阻接地，所述三极管的集电极还与所述晶体管的栅极连接，所述晶体管的漏极通过所述第六电阻连接于所述分压模块的第一和第二电阻之间，所述晶体管的源极接地。
2. 如权利要求1所述的内存电压产生电路，其特征在于：所述第一电阻和第二电阻的阻值分别为1K欧姆和3.74K欧姆，所述双模电源的电压为3.3V。
3. 如权利要求1所述的内存电压产生电路，其特征在于：所述第六电阻的阻值为1.78K欧姆，所述三极管为PNP型三极管，所述晶体管为N-MOS晶体管。
4. 如权利要求1所述的内存电压产生电路，其特征在于：所述稳压输出模块包括第一二极管、第二二极管、比较器、补偿电阻、电源输出端口及晶体管，所述比较器的电压输入端分别通过所述第一和第二二极管与所述备用电源和主板的系统电源连接，所述比较器的同相输入端连接于所述分压模块的第一电阻和第二电阻之间，所述比较器的反相输入端与所述晶体管的源极连接，所述比较器的输出端通过所述补偿电阻与所述晶体管的源极连接，所述比较器的输出端还与所述晶体管的栅极连接，所述晶体管的漏极与主板电源连接，所述晶体管的源极与所述电源输出端口连接。
5. 如权利要求4所述的内存电压产生电路，其特征在于：所述晶体管为N-MOS晶体管。
6. 如权利要求1所述的内存电压产生电路，其特征在于：所述控制模块包括三极管，所述三极管的基极与主板状态引脚连接，所述三极管的发射极连接于所述分压模块的第一电阻和第二电阻之间，所述三极管的集电极接地。
7. 如权利要求6所述的内存电压产生电路，其特征在于：所述三极管为PNP型三极管，主板正常工作时所述主板状态引脚输出高电平，主板待机时所述主板状态引脚输出低电平。
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