CN100414522C - 在线对上传输和接收数据信号的方法及其发送和接收电路 - Google Patents

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CN100414522C CNB2005101267735A CN200510126773A CN100414522C CN 100414522 C CN100414522 C CN 100414522C CN B2005101267735 A CNB2005101267735 A CN B2005101267735A CN 200510126773 A CN200510126773 A CN 200510126773A CN 100414522 C CN100414522 C CN 100414522C
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Abstract

本发明涉及一种用于在具有第一传输线(3)和第二传输线(5)的线对上传输数据信号的方法，其中在所述第一传输线(3)上施加数据信号，该数据信号通过第一和第二信号电平的序列来代表要传输的数据；其中在所述第二传输线(5)上施加参考信号，只有当所述第一和所述第二信号电平之间的电平变化不发生在所述第一传输线(3)上的数据信号的两个连续的信号电平之间时，该参考信号才在第一和第二参考电平之间变化。

Description

在线对上传输和接收数据信号的方法及其发送和接收电路
技术领域
本发明涉及一种用于在线对上传输数据信号的方法，以及一种用于接收数据信号的方法。此外，本发明还涉及一种用于通过线对发送数据信号的发送电路以及一种用于接收数据信号的接收电路。
背景技术
由于数据传输速率对于CPU的数据需求来说是不够的，所以例如在如今的DRAM存储电路中向存储电路传输数据或从存储电路传输数据是计算机系统中的数据的最大瓶颈。为了解决存储器组件之间受限制的数据传输速率的问题和例如控制该存储器组件的存储器控制器的问题，首先应用同步DRAM存储电路，其中数据与时钟信号同步传输。由此，能够将数据速率从以前的50MHz提高到大约133MHz。其次，引入了双倍数据速率接口(DDR)，其使传输速率处在400MHz的范围中。当前，DDR2工艺(大约533MHz)正处于市场引入阶段。可是，在此期间，处理器的处理速度已经大大提高，以致处理器的数据需求和数据速率之间的缺口不是扩大了而是缩小了，以该数据速率能够往返于存储器组件传输数据。
为了增大数据速率，必须提高传输频率，由此相对外部干扰，信号传输变得更加灵敏，并且因此更加不可靠。此外，由此，数据的同步传输也变得困难。尤其是，由于总线线路上的不同的信号传输时间，随着传输频率的增加，存储器组件与之相连的数据总线上的数据与一个或者多个时钟信号的同步变得难以解决。
在传输频率较高的情况下，数据信号也变得更加易受干扰，并且尤其是通过信号串扰相互影响。
发明内容
因而，本发明的任务是，提供一种用于传输和接收数据信号的方法，利用所述方法能够以非常高的传输速率可靠地提供和接收数据信号，并且其中数据信号的接收不太易受干扰。
此外，本发明的任务是，提供用于以高传输速率发送或接收数据信号的发送电路和接收电路，其中不出现同步问题。
此外，本发明的任务是，提供集成的存储电路，所述集成的存储电路可以高数据速率来接收具有多位并行性的数据，并且能够提供具有多位并行性的数据，以存储在存储电路中。
该任务通过按照权利要求1所述的用于传输数据信号的方法、按照权利要求4所述的用于接收数据信号的方法、按照权利要求7所述的发送电路、按照权利要求11所述的接收电路以及按照权利要求19和20所述的集成的存储电路来解决。
本发明的其他有利的改进方案在从属权利要求中给出。
按照本发明的第一方面，规定了一种用于在具有第一传输线和第二传输线的线对上传输数据的方法。在所述第一传输线上施加数据信号，该数据信号通过第一和第二信号电平的序列来代表要传输的数据。在所述第二传输线上施加参考信号，只有当所述第一和第二信号电平之间的电平变化不发生在所述第一传输线上的数据信号的两个连续的信号电平之间时，所述参孝信号才在第一和第二参考电平之间变化。
用于传输数据信号的方法具有以下优点，即差分信号传输的干扰灵敏性可能具有同时提供被分配给要传输的数据信号的时钟信息的可能性，以便能够例如在锁存器中接收通过所述线对传输的数据。通常在线对上进行差分信号传输，基本上相互平行地并且以微小的间距敷设所述线对的传输线，以致从外部输入耦合的干扰同样也对线对的两条传输线上的电压电平产生影响。由于要传输的数据通常通过传输线之间的电势差来确定，所以该电势差不受干扰信号影响。同时，传输线被用于，与数据同时传输时钟信息，关于所述时钟信息同步化所述数据信号。这通过在所述第一传输线上依次施加代表要传输的数据的数据信号的信号电平来执行。为了当在数据信号的两个连续的数据位中不出现电平变化时，也能识别出两个连续的数据位，在这种情况下，在所述第二传输线上施加参考信号，该参考信号在第一和第二参考电平之间具有过渡。由此实现，时钟信息由数据信号或者参考信号来引起。只有当数据信号的两个连续的信号电平相同时，参孝信号才具有电平变化，通过该方式来同时避免设置比所必需的更多的参考信号的参考电平的电平过渡。这是可能的，因为当数据信号的信号电平发生电平变化时，数据信号已经包含了用于接收所传输的数据的时钟信息。
优选地，所述数据信号的第一和第二信号电平的电势不同于所述参考信号的第一和第二参考电平的电势，以致能够通过数据信号的各个信号电平和参考信号的各个参孝电平之间的电势差的求值来实现分配给所传输的数据位。
优选地，所述数据信号的第一信号电平的电势小于所述参考信号的第一和第二参考电平的电势，和/或所述数据信号的第二信号电平的电势大于所述参考信号的第一和第二参考电平的电势。由此，可以借助于线对上的数据信号和参考信号之间的电势差的符号来解释所传输的数据。
根据本发明的另一方面，规定了一种用于通过具有第一传输线和第二传输线的线对来接收数据的方法。在所述第一传输线上接收数据信号，该数据信号通过第一和第二信号电平的序列来代表要传输的数据。在所述第二传输线上接收具有第一和第二参考电平的参考信号，其中根据施加的数据信号的信号电平和施加的参考电平之间的差来确定通过所述数据信号传输的数据。根据在数据信号的信号电平之间出现的电平变化和在参考信号的参考电平之间出现的电平变化，所述数据被提供为有效数据。
用于接收所述数据信号的方法具有以下优点，即通过具有两条传输线的差分的线对不仅能够接收相对外部干扰影响更稳定(robust)的数据信号，而且同时能够传输时钟信息，利用该时钟信息可以接收所述数据。由此，不必使所传输的数据与同样要提供的时钟信号同步，并且避免了从数据信号和一个或者多个时钟信号的不同的信号传输时间中得出的缺点。在关于参考信号在第一传输线上传输数据信号的期间，基于第一传输线上的电平过渡或者基于第二传输线上的参考信号的电平过渡产生时钟信号的时钟边缘。
优选地，利用电平变化来提供直接在所述电平变化之前接收到的那个数据。可替换地，利用电平变化可以将直接在电平变化之后接收到的数据提供为有效的数据。
根据本发明的另一方面，设置了用于在具有第一传输线和第二传输线的线对上发送数据信号的发送电路。该发送电路具有第一驱动电路，该第一驱动电路在第一传输线上施加数据信号，其中所述数据信号通过第一和第二信号电平的序列来代表要传输的数据。所述发送电路具有第二驱动电路，该第二驱动电路在所述第二传输线上施加具有第一和第二参考电平的参考信号。设置了控制单元，该控制单元如此控制所述第二驱动电路，以致只有当在所述第一传输线上施加数据信号的情况下第一和第二信号电平之间的电平变化不发生在两个连续的数据之间时，参考信号才在第一和第二参考电平之间变化。
根据本发明的发送电路具有以下优点，即该发送电路能够以差分方式在所述线对上传输数据信号，并且同时在所述线对上传输时钟信息，数据信号与所述时钟信息同步，并且该时钟信息能够用于接收所述数据信号。
优选地，如此设置所述第一驱动电路，以致在所述第一传输线上以数据信号的第一和第二信号电平的电势来施加数据信号。如此设置第二驱动电路，以致在所述第二传输线上以参考信号的第一和第二参考电平的电势来施加参考信号。所述参考信号的第一和第二参考电平的电势不同于所述第一和所述第二信号电平的电势。
如此构成控制单元，以致该控制单元接收代表要传输的数据的数据输出信号和时钟信息，并且根据所述数据输出信号来控制第一驱动电路，其中所述控制单元控制第二驱动电路，以便只有当数据信号的信号电平具有与以前的信号电平相同的信号电平时，才引起参考信号的电平变化。
根据本发明的另一方面，设置了用于通过具有第一传输线和第二传输线的线对来接收数据信号的接收电路。该接收电路具有可与第一传输线相连的第一输入电路，以便接收数据信号，所述数据信号通过第一和第二信号电平的序列来代表要传输的数据。所述接收电路此外还具有可与第二传输线相连的第二输入电路，以便接收参考信号。所述接收电路此外还包括求值电路，该求值电路根据施加的数据信号的信号电平和施加的参考电平之间的差来确定数据信号的数据，并且根据数据信号的信号电平之间或者参考信号的参考电平之间出现的电平变化将该数据提供为有效数据。
根据本发明的接收电路具有接收数据信号的优点，所述数据信号在线对上差分地来传输，其中在线对上随着所述数据信号传输时钟信息。
所述接收电路可以设置有第一边缘检测器单元和第二边缘检测器单元，以便根据参考信号或数据信号的电平过渡分别产生时钟脉冲。
根据实施方案，可以设置，所述求值电路具有输出锁存器，以便根据所述时钟信号将数据信号接收在所述输出锁存器中。
此外，还可以设置读取电路，以便响应于时钟信号的边缘将直接在该边缘之前所确定的那个数据接收在所述输出锁存器中。为此，所述求值电路能够包括与所述第一输入电路相连的延迟元件，以便相对时钟信号的边缘延迟所述数据信号。
根据另一实施方案，可以如此设置所述求值电路，以致响应于时钟信号的边缘将直接在所述时钟信号的边缘之后所确定的数据接收在所述输出锁存器中。对此，所述求值电路可以包括与时钟产生单元相连的延迟元件，以便相对所述数据信号延迟时钟信号。
根据本发明的另一方面，设置了具有多个接收电路的集成的存储电路。多个接收电路的求值电路分别具有输出锁存器，其中能够暂存要接收的数据。此外，还设置了接收控制单元，以便当每个输出锁存器已经接收到数据时，产生有效信号。
以这种方式，可能在集成的存储电路中异步地接收数据，并且当数据已经被完全接收时，提供所述存储电路，这通过所述有效信号来指出。尤其是，针对每个求值电路，所述接收控制单元可以具有另一锁存器，以便存储数据信号的信号电平之间的或者参考信号的参考电平之间的电平变化的出现，其中在这种情况下，由于所述接收控制单元输出有效信号，则每个锁存器存储一个所出现的电平变化。这是产生有效信号的特别简单的方式。
根据实施方案，可以设置，当已经读出所述数据时，所述接收控制单元复位所述另一锁存器，以便能够接收随后的数据。
可以设置，在每个求值电路中设置多个输出锁存器，以便暂存多个连续的数据，其中所述求值电路已经将缓冲器设置为先进先出存储器。
附图说明
下面，借助于附图更详细地描述本发明的优选实施方案。其中：
图1示出按照本发明的实施方案的接收电路的框图；
图2示出按照本发明的实施方案的发送电路的框图；
图3示出信号时间图，其具有根据本发明的实施方案的用于传输数据信号的方法所述的信号电平；以及
图4示出具有多个接收电路的存储电路的详图。
具体实施方式
本发明通常涉及在差分线对上随着所分配的时钟信息传输数据信号。在此，可以通过两条传输线上的信号电平之间形成差值来消除同样对线对的传输线产生影响的信号干扰。同时通过两条传输线来传输时钟信息，其方式是为此应用两条传输线之一的信号边缘来产生用于接收数据信号的时钟边缘。
为了接收以这种方式通过线对传输的信号，例如可以应用在图1中所示的接收电路1。该接收电路具有用于连接到第一传输线3上的第一信号输入2和用于连接到第二传输线5上的第二信号输入4。该第一和第二传输线3、5例如作为线对的导线，并且优选地并行和/或彼此紧紧相邻地来敷设，以致两条传输线3、5上的信号电平波动时同样也可注意到所出现的干扰。针对这种线对的例子是双绞传输线，其中传输线相互扭绞。
第一传输线3通过第一信号输入2与第一输入电路6的第一连接相连，以便接收数据信号DS。第二传输线5通过第二信号输入与第一输入电路6的第二连接相连，以便接收参考信号RS。
第一输入电路6优选地被构造为运算放大器或者差分放大器，并且在其输出上根据在第一和第二传输线3、5上所施加的信号电平的电势差输出具有第一状态或者第二状态的信号。在运算放大器的情况下，在运算放大器的输出上的第一和第二状态例如对应于来驱动运算放大器6的正的和负的电源电压。在第一接收电路的输出上的第一和第二状态对应于逻辑信号电平，该逻辑信号电平可以由与第一输入电路的输出相连的单元检测到。
第二传输线5通过第二输入4与第二输入电路7相连，所述第二输入电路7同样也可以被构造为运算放大器或者差分放大器。该第二输入电路7的第二连接与参考电压VRef相连，如此确定该参考电压VRef，以致在第二传输线5上能够确定参考信号RS的所规定的电平变化。
第一输入电路6的输出与第一边缘检测器8相连，并且第二输入电路7的输出与第二边缘检测器9相连。边缘检测器用于检测第一或第二输入电路6、7的输出上的电平变化，并且在识别出电平变化时在其输出上产生时钟脉冲信号。该时钟脉冲信号可以例如是具有所确定的时间长度的脉冲，并且在电平变化时在两个方向上被产生。
第一和第二边缘检测器8、9的输出与或门10相连，在该或门10的输出上施加从第一和第二传输线5的信号中重建的时钟信号。该时钟信号基本上是由第一和第二边缘检测器单元所产生的时钟脉冲信号的叠加。第一输入电路6的输出与锁存器11相连，借助于在或门10的输出上重建的时钟信号将施加在第一输入电路6的输出上的数据信号DS接收到所述锁存器11中。因此，在锁存器11中所存储的数据信号能够被提供给随后的电路。
第一输入电路6基本上用于，根据第一传输线3上的数据信号DS的信号电平和第二传输线5上的参考信号RS的参孝电平之间的电势差的符号来确定并提供数据信号。
在第二传输线5上施加参考信号RS，当在第一传输线3上传输的数据信号DS的信号电平不变时，所述参考信号RS在第一和第二参考电平之间至少具有一个边缘。当第一传输线3上的数据信号的信号边缘出现时，虽然也可以产生第二传输线5上的参考信号的电平变化，可是该电平变化表示相应的发送电路的较大负载，并且由于传输线信号之间的信号串扰效应和由于传输线3、5上所出现的边缘数量的增加而增大了干扰影响。
优选地如此选择第一传输线3上的数据信号DS的信号电平的电势和第二传输线5上的参考信号RS的信号电平的电势，以致可以根据第一和第二传输线3、5之间的电势差的符号借助第一输入电路6来可靠地检测到数据信号。为了保证这一点，优选地如此选择数据信号的信号电平和参考信号的信号电平，以致数据信号DS的第一低信号电平的电势小于参考信号RS的第一和第二参考电平，并且数据信号DS的第二较高的信号电平的电势大于参考信号RS的第一和第二参考电平的电势。尤其是应该注意的是，第一参考电平的电势和两个参考电平中的较低参考电平的电势之间的电势差以及第二高信号电平和参考信号的两个参考电平中的较高参考电平之间的电势差足够大，以便能够通过第一输入电路6来可靠地进行检测。
被施加在第二输入电路7的第二连接上的参孝电势VRef优选地对应于处于参考信号的第一和第二参考电平之间的电势，以致被构造为运算放大器的第二输入电路检测到参考电平和参考电势之间的电势差的符号。尤其是，参考电势应该位于参考信号RS的第一和第二参考电平之间的大约中心位置。此外，应该如此选择参考信号RS、数据信号DS和参考电势VRef，以致参考电势VRef同样也位于数据信号的第一和第二信号电平之间，优选地位于第一和第二信号电平之间的中心位置。
为了检测到所出现的时钟边缘，借助于边缘检测器单元8、9来确定数据信号DS的电平过渡和参考信号RS的电平过渡。如果两个边缘检测器单元8、9之一确定了电平变化，则该电平变化通过时钟脉冲被转交给或门10，以致每当两个边缘检测器单元8、9之一已经确定了电平变化时，就从或门10的输出输出时钟脉冲。该时钟脉冲用于将施加在锁存器11上的数据信号接收到该锁存器中，并且在该锁存器的输出A、也就是接收电路的输出上提供该数据信号。
为了使数据信号DS和时钟信号CLK彼此同步，并且遵守锁存器11的设置和保持时间，可以可替换地在锁存器11的输入之前为数据信号DS连接延迟元件12。在这种情况下，要接收的数据信号利用时钟信号的时钟边缘被传输到锁存器11中，利用所述时钟信号终止相应数据位的时间窗。可替换地，可以在或门10的输出上设置另一延迟元件13，以便延迟时钟脉冲，以致在所接收到的数据位开始时已检测到的时钟边缘被用于将数据位接收到锁存器11中。于是，如此设置该另一延迟元件13，以致在施加数据信号DS之后，在锁存器11的设置时间之后施加时钟脉冲的进行接收的边缘。
在图2中示出了按照本发明的优选的实施方案的发送电路20，该发送电路20具有针对数据信号的第一驱动电路21和针对参考信号的第二驱动电路22。驱动电路与控制单元23相连，所述控制单元23通过相应的输入接收代表要输出的数据的数据输出信号DAS和针对数据输出信号DAS的相应所属的时钟信号CLK。该控制单元23如此控制第一驱动电路21，以致数据输出信号DAS作为数据信号通过第一传输线3和相应的接收电路来驱动。该控制单元23同样也如此控制第二驱动电路22，以致当在由第一驱动电路21输出的数据信号的两个连续的数据位之间不进行电平变化时，在第二驱动电路22的输出上提供电平变化。优选地如此选择数据信号的第一信号电平的电势，以致该电势小于通过第二驱动电路22输出的参考信号RS的参考电平的可能的电势。如此选择数据信号的第二信号电平的电势，以致该电势大于由第二驱动电路22输出的参考信号的可能的参考电平。
在图3中示出了信号时间图，该信号时间图描述了在传输具有在圆圈中所给出的状态值的多个连续的数据位时数据信号DS和参考信号RS的信号电平。对于具有状态“1”的前4个数据位，数据信号DS具有对应于低电势Vlow_low的第一信号电平。数据信号DS的第二信号电平对应于电势Vhigh_high。参考信号RS在第一参考电平处具有电势Vlow，而在第二参考电平处具有电势Vhigh。电势Vhigh和Vlow位于由电势Vhigh_high和Vlow_low形成的范围之内，以致，当数据信号位于第一信号电平之上、也就是位于电势Vlow_low之上时，不依赖于参考信号正好采取哪个参考电平，在差分信号和数据信号之间的电压差总是正的。同样地，当数据信号位于电势Vhigh_high处的第二信号电平之上时，不依赖于参考信号RS正好采取哪个参考电平，参考信号和数据信号之间的差总是负的。
在图4中示出了集成的存储电路的详图的框图，所述集成的存储电路具有多个接收电路31。该接收电路31基本上对应于在图1中所示的接收电路1。接收电路31的区别仅仅在于锁存器11′的构成，该锁存器11′与图1的实施方案的锁存器11相比具有另一输入，在该另一输入上可以施加输出控制信号ASS。输出控制信号ASS用于指示接收电路31的锁存器，向其各个输出out1、out2、...outn输出之前所接收到的数据。
此外，接收电路31具有时钟输出TA，以便输出所产生的时钟脉冲CLK。时钟输出TA分别与同步单元32的输入相连。该同步单元32基本上用于，只要在每个接收电路31中已经接收到数据，就产生输出控制信号ASS。在所示的实施方案中，同步单元32具有分别连接所述接收电路31的时钟输出的另一锁存器33。如果那里施加了时钟脉冲，则各个锁存器33的输出从低电平变化到高电平。锁存器33的输出与与门34的输入相连。如果锁存器33的所有输出都处于高电平，则与门34的输出也同样处于高电平。提供输出控制信号ASS的与门34的输出上的高电平引起，接收电路31中的锁存器11′中的数据被输出给接收电路31的输出。同样，输出控制信号ASS的产生引起，同步单元32的锁存器33被复位，以致输出控制信号ASS从高电平过渡到低电平。当已经在每个接收电路31中接收到下面的数据时，输出控制信号ASS才从低电平恢复到高电平。
根据可替换的实施方案，取代接收电路中的锁存器11′，也可以设置具有多个锁存器的FiFo移位寄存器，并且代替同步单元32中的另一锁存器33可以设置其他的FiFo移位寄存器，以致即使单个数据信号被严重延迟时，不同数据DQ1、DQ2...DQn彼此的正确分配也会维持多个时钟周期。
参考符号列表：
1：接收电路
2：第一信号输入
3：第一传输线
4：第二信号输入
5：第二传输线
6：第一输入电路
7：第二输入电路
8：第一边缘检测器单元
9：第二边缘检测器单元
10：或门
11：锁存器
12：延迟单元
13：另一延迟单元
20：发送电路
21：第一驱动电路
22：第二驱动电路
23：控制单元
30：集成的存储电路
31：接收电路
32：同步单元
33：另一锁存器
34：与门
DS：数据信号
RS：参考信号
Vlow：第一参考电平
Vhigh：第二参考电平
Vlow_low：第一信号电平
Vhigh_high：第二信号电平
VRef：参考电势

Claims (22)

1. 用于在具有第一传输线(3)和第二传输线(5)的线对上传输数据信号的方法，
其中，在所述第一传输线(3)上施加数据信号，该数据信号通过第一和第二信号电平的序列来代表要传输的数据；
其中，在所述第二传输线(5)上施加参考信号，只有当所述第一和所述第二信号电平之间的电平变化不发生在所述第一传输线(3)上的所述数据信号的两个连续的信号电平之间时，该参考信号才在第一和第二参考电平之间变化.
2. 按照权利要求1所述的方法，其中，选择不同于所述第一和所述第二信号电平的电势的所述参考信号的第一和第二参考电平的电势.
3. 按照权利要求2所述的方法，其中，所述数据信号的第一信号电平的电势小于所述参考信号的第一和第二参考电平的电势，和/或所述数据信号的第二信号电平的电势大于所述参考信号的第一和第二参考电平的电势.
4. 用于通过具有第一传输线(3)和第二传输线(5)的线对接收数据的方法，
其中，在所述第一传输线(3)上接收数据信号，该数据信号通过第一和第二信号电平的序列来代表要传输的数据；
其中，在所述第二传输线(5)上接收参考信号；
其中，根据施加的数据信号的信号电平和施加的参考电平之间的差来确定通过所述数据信号传输的数据，和
其中，根据所述数据信号的信号电平之间出现的电平变化或者根据所述参考信号的参考电平之间的电平变化将所述数据提供为有效数据.
5. 按照权利要求4所述的方法，其中，利用所述电平变化，将直接在电平变化之前所确定的那个数据提供为有效数据.
6. 按照权利要求4所述的方法，其中，利用所述电平变化，将直接在电平变化之后所确定的数据提供为有效数据.
7. 用于在具有第一传输线(3)和第二传输线(5)的线对上发送数据信号的发送电路(20)，
具有第一驱动电路(21)，其在所述第一传输线(3)上施加数据信号，其中所述数据信号通过第一和第二信号电平的序列来代表要传输的数据；
具有第二驱动电路(22)，其在所述第二传输线(5)上施加参考信号，所述参考信号具有第一和第二参考电平；
具有控制单元(23)，其如此控制所述第二驱动电路(22)，以致只有当在所述第一传输线(3)上施加数据信号的情况下所述第一和所述第二信号电平之间的电平变化不发生在所述数据信号的两个连续的数据之间时，所述参考信号才在第一和第二参考电平之间变化。
8. 按照权利要求7所述的发送电路(20)，其中，如此设置所述第一驱动电路(21)，以致所述数据信号以所述数据信号的第一和第二信号电平的电势被施加在所述第一传输线(3)上，
其中，如此设置所述第二驱动电路(22)，以致所述参考信号以所述参考信号的第一和第二参考电平的电势被施加在所述第二传输线上，
其中，所述参考信号的第一和第二参考电平的电势不同于所述第一和所述第二信号电平的电势.
9. 按照权利要求8所述的发送电路(20)，其中所述参考信号的第一参考电平的电势小于所述第一和第二信号电平的电势，和/或所述参考信号的第二参考电平的电势大于所述第一和第二信号电平的电势。
10. 按照权利要求7至9之一所述的发送电路(20)，其中所述控制单元(23)接收数据输出信号和时钟信号，并且根据所述数据输出信号控制所述第一驱动电路，其中，所述控制单元控制所述第二驱动电路(22)，以便只有当所述数据信号的信号电平具有与以前的信号电平相同的信号电平时，才引起所述参考信号的电平变化.
11. 用于通过具有第一传输线(3)和第二传输线(5)的线对接收数据信号的接收电路(1)，
具有第一输入电路(6)，其可与所述第一传输线(3)相连，以便接收数据信号，所述数据信号通过第一和第二信号电平的序列来代表要传输的数据；
具有第二输入电路(7)，其可与所述第二传输线(5)相连，以便接收参考信号，
具有求值电路，其根据施加的数据信号的信号电平和施加的参考电平之间的差来确定所述数据信号的数据，并且根据所述数据信号的信号电平之间或者所述参考信号的参考电平的信号电平之间出现的电平变化将所述数据提供为有效数据。
12. 按照权利要求11所述的接收电路(1)，其中，设置第一边缘检测器单元，以便检测所述数据信号的电平变化，并且设置第二边缘检测器单元，以便检测所述参考信号的参考电平的电平变化，并且分别根据识别出的电平变化产生时钟脉冲。
13. 按照权利要求12所述的接收电路(1)，其中，设置组合单元(10)，以便如此组合通过所述第一和第二边缘检测器单元产生的时钟脉冲，以致根据所述时钟脉冲形成时钟信号。
14. 按照权利要求13所述的接收电路(1)，其中，所述求值电路具有输出锁存器(11)，以便根据所述时钟信号将所述数据信号接收到所述输出锁存器中。
15. 按照权利要求14所述的接收电路(1)，其中，如此设置所述求值电路，以便响应于相应的电平变化，将直接在所述相应的电平变化之前所确定的那个数据接收到所述输出锁存器中。
16. 按照权利要求15所述的接收电路(1)，其中，所述求值电路包括与所述第一输入电路相连的延迟元件(12)，以便相对所述参考信号的电平变化延迟所述数据信号。
17. 按照权利要求14所述的接收电路(1)，其中，如此设置所述求值电路，以便响应于所述相应的电平变化，将直接在所述相应的电平变化之后所确定的数据接收到所述输出锁存器中。
18. 按照权利要求17所述的接收电路(1)，其中所述求值电路包括与所述第二输入电路(7)相连的另一延迟元件(13)，以便相对所述数据信号延迟所述参考信号。
19. 集成的存储电路，其具有多个按照权利要求11至18之一所述的接收电路和/或具有一个或者多个按照权利要求7至10之一所述的发送电路(20)。
20. 集成的存储电路(30)，其具有多个按照权利要求11至18之一所述的接收电路(31)，其中，所述多个接收电路的求值电路分别具有输出锁存器，在该输出锁存器中暂存所接收到的数据，其中，设置同步单元(32)，以便当所述输出锁存器中的每个已接收到数据时，产生有效信号。
21. 按照权利要求20所述的存储电路(30)，其中针对每个求值电路，所述同步单元(32)具有另一锁存器(33)，以便存储所述数据信号的信号电平之间的或者所述参考信号的参考电平的信号电平之间的电平变化的出现，其中，在所述另一锁存器(33)中的每个存储所出现的电平变化的情况下，所述同步单元输出所述有效信号。
22. 按照权利要求20或者21所述的存储电路(30)，其中当已读出数据时，所述同步单元(32)复位另一锁存器(33)。
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