CN100413069C

CN100413069C - 电熔丝的结构

Info

Publication number: CN100413069C
Application number: CNB2005100062437A
Authority: CN
Inventors: 吴炳昌
Original assignee: United Microelectronics Corp
Current assignee: United Microelectronics Corp
Priority date: 2005-02-02
Filing date: 2005-02-02
Publication date: 2008-08-20
Anticipated expiration: 2025-02-02
Also published as: CN1815729A

Abstract

本发明提供一种于半导体基底上制作电熔丝(eFuse)的方法，该半导体基底的表面包括至少一导电结构和一电熔丝结构。该导电结构包括一第一多晶硅层及一第一金属多晶硅化物层堆叠于该第一多晶硅层之上，该电熔丝结构包括一第二多晶硅层；以及一第二金属多晶硅化物层，堆叠于该第二多晶硅层之上，且该电熔丝的厚度小于该导电结构的厚度。

Description

电熔丝的结构

技术领域

本发明涉及一种电熔丝的结构，特别是涉及一种电熔丝上的金属多晶硅化物层小于栅极上的金属多晶硅化物层的电熔丝的结构。

背景技术

随着半导体工艺的微小化以及复杂度的提高，半导体元件也变得更容易受各式缺陷或杂质所影响，而单一金属互连、二极管或晶体管等的失效往往即构成整个芯片的缺陷。因此为了解决这个问题，现行技术便会在集成电路中形成一些可熔断的连接线(fusible links)，也就是熔丝(fuse)，以确保集成电路的可利用性。

一般而言，熔丝连接集成电路中的冗余电路(redundancy circuit)，一旦检测发现电路具有缺陷时，这些连接线就可用于修复(repairing)或取代有缺陷的电路。以内存(memory)的结构为例，现有工艺会于结构的最上层制作一些熔丝的结构，其作用在于当内存完成时，若其中有部分存储单元、字线(word line)或导线的功能有问题时，就可以利用熔丝跳接另一些冗余的(redundant cells)的存储单元、字线或导线来取代之。

另外，目前的熔丝设计更可以提供程序化(programming elements)的功能，以使各种客户可依不同的功能设计来程序化电路。例如，为了节省研发与制作成本，晶片厂便可以利用金属互连与存储阵列内每个晶体管相连接，并在连接线中增加一个程序化连结性元件，待半导体芯片制作完成后，再由外部进行数据输入，以独特化各个标准芯片成各式产品芯片。当可程序化只读存储器(Programmable ROM，PROM)进行数据输入时，如使用较高电压将连接在线的程序化连结性元件烧毁，而产生断路(off-state)，即完成”1”的输入；反之，未经烧毁的熔丝，晶体管连接线路仍存在而形成导通状态(on-state)，即相当于存入”0”。此种利用高电压烧毁(blowing)熔丝的过程即为程序化(programming)，而且一旦程序化的熔丝将永久形成断路状态存在。经由程序化过程可使经程序化而形成断路状态的熔丝与未经程序化而形成通路状态的熔丝形成数字数据(digital bit)形式储存。

而从操作方式来说，熔丝大致分为热熔丝和电熔丝(eFuse)两种。所谓热熔丝，使指其先藉由一激光切割(laser zip)的步骤来切断热熔丝，再藉由一包括切断(cut)、连接(link)等的激光修补(laser repair)的步骤，来切断坏的存储单元、字线(word line)或导线原本的电连接，或制作出一些新的电连接以补偿被报废的存储单元、字线或导线；至于电熔丝则是利用电致迁移(electro-migration)的原理使熔丝出现断路，以达到修补的效果。

目前备受瞩目的电熔丝更整合了软件算法和精微电子熔丝来组成芯片，因此能调控并适应其功能，并响应外部条件的变化和系统要求，这种技术能够自行调节功能，无需人工干预，能在性能和功耗之间进行折衷方案的选择，该技术持续监控芯片功能，并透过切断便宜简单的电子熔丝启动纠正步骤。简单来说，电熔丝有助于芯片控制单个电路的速度，以管理功率消耗并修复不可预料的、潜在的缺陷。例如，该技术可检测出芯片因为单个电路执行速度太快或太慢，芯片可以透过调节合适的局部电压，加速或减少电路速度。电熔丝成功采用了电致迁移特性，在过去电致迁移技术传统上对芯片性能有不良影响，避免用于设计之中，但现在却利用电致迁移技术使得电熔丝产生断路，进而达到修补或程序化集成电路的功效。

现有的电熔丝10结构如图1所示，其包含一电熔丝12，另对外部电路延伸出一阴极(Cathode)14、一阳极(Anode)16，而电熔丝12和阴极14电连接之处存在有一结18。在一般情况下，电熔丝结构10都是备而不用，仅为集成电路上一块冗余电路，但是当需要进行修补或程序化时，就必须有适当的电流通过电熔丝结构10以使得电熔丝10产生电致迁移。现有的电熔丝结构10作用方式如图2所示，当大电流持续通过电熔丝结构10时，电熔丝12的地方会是电流密度越高的地方，电场也会越高，而导致原子沿着材料本身的晶粒边界，往电子流动的方向移动的现象。因此随着电致迁移的持续增加，电流密度亦跟增加，使情况更加恶化，若电致迁移太过剧烈，则会导致图1中的结18断开造成断路28，断路28一旦形成即表示达到修补或程序化的目的。

然而，现有技艺以电致迁移的方式断开多晶硅熔丝的方法十分难以控制，因此造成修补成品率(repair yield)的下降。因为当电压值过小时，电熔丝将不产生电致迁移的现象，则不可能达到设计者所需的电路，但是，当电压值过大时，电熔丝又会发生多晶硅熔丝的爆裂的情况，不仅将污染集成电路，同时可能造成各种短路情况，换句话说，在过去必须要有效控制电压才有可能有效控制电熔丝的断路情形。然而电熔丝对于最高电压值的容许误差范围很小，通常需控制在5％范围以下，而超过此范围即会造成多晶硅熔丝的爆裂，所以必须花费诸多的检测仪器或者设备去监控通过电熔丝的电压，然而即便是这样劳神费力，其控制情况因为需同时注意电流通过的时间和产生的电压，所以成果亦不佳。

因此，如何发展一种方式或结构能快速并精准地让电熔丝被烧断，且不易受到电压变化而产生烧不断或者发生爆裂等现象，是目前该技术领域中十分需要的。

发明内容

本发明提供一种电熔丝的结构，以解决上述问题。

在本发明的优选实施例中，提供一种设于一基底上的电熔丝(eFuse)结构，该基底包括至少一导电结构，且该导电结构包括一第一多晶硅层及一第一金属多晶硅化物层堆叠于该第一多晶硅层之上。而该电熔丝结构包括一第二多晶硅层，以及一第二金属多晶硅化物层，堆叠于该第二多晶硅层之上，且该电熔丝的厚度小于该导电结构的厚度。

在本发明的另一优选实施例中，提供一种设于一基底上的电熔丝(eFuse)结构，该电熔丝结构的堆叠结构相同于该基底上的一栅极结构的堆叠结构，故几乎可用相同的工艺来加以制备，但该电熔丝的厚度小于该栅极结构的厚度。

由于本发明的电熔丝结构具有较薄的金属多晶硅化物层，故较易烧断，可有效解决现有技术无法适当地控制熔丝烧断与否的情况并且提升修补成品率(repair yield)，不再需要非常精密的电压控制，此外，本发明的栅极又因为具有较厚的金属多晶硅化物层而能使得电流流通情形更稳定，再者，于本发明中栅极和电熔丝的结构相似可整合于同一工艺完成，所以能简化工艺且成本更低。

附图说明

图1为现有技术中电熔丝的结构图。

图2为现有技术中电熔丝产生电致迁移后的结构图。

图3至图7为本发明中于一半导体晶面上制作一电熔丝的方法示意图。

图8为本发明中于一半导体晶面上制作一电熔丝的另一方法示意图。

简单符号说明

10、56、94电熔丝结构 12电熔丝

14阴极 16阳极

18结 28断路

30、80半导体芯片 31、81基底

32、82第一区域 33、83第二区域

34、84浅沟隔离 40、86栅极绝缘层

42、42a、42b、88a、88b多晶硅层

44、44a、44b、90a、90b金属多晶硅化物层

52、92栅极结构 58轻掺杂漏极

60侧壁子 62漏/源极

64自动对准金属多晶硅化物层

具体实施方式

请参考图3至图7，图3至图7为本发明制作电熔丝的第一实施例示意图。如图3所示，首先，提供一半导体芯片30，半导体芯片30包括一基底(substrate)31，且基底31表面至少定义有一第一区域32和一第二区域33。接着利用区域氧化法(local oxidation，LOCOS)或浅沟隔离(shallow trenchisolation，STI)等工艺，于第二区域33的基底31中制作出多个绝缘层，例如场氧化层(field oxide layer)或浅沟隔离(STI)34，来环绕并隔离第一区域32，以使第一区域32形成一有源区域(active area)，用来制作金属氧化物半导体(MOS)晶体管等的元件。

然后如图4所示，利用一高温热氧化(thermal oxidation)或化学气相沉积(chemical vapor deposition，CVD)等工艺，在第一区域32表面形成一硅氧化层或氮化硅层，当作栅极绝缘层40，而第二区域33表面则因为浅沟隔离34的关系，由硅氧化物所构成的栅极绝缘层几乎重合于浅沟隔离34表面。接着依序进行一多晶硅层(poly silicon)42以及一金属多晶硅化物层(polysilicide)44的沉积工艺，再利用光刻和蚀刻工艺(PEP)，蚀刻多晶硅层42以及金属多晶硅化物层44，以于第一区域32和第二区域33中分别形成多晶硅层42a、金属多晶硅化物层44a的栅极结构52以及多晶硅层42b、金属多晶硅化物层44b的电熔丝结构56等的堆叠结构，如图5所示。至此，由于一次蚀刻的关系，多晶硅层42a、42b具有相同膜厚，而金属多晶硅化物层44a、44b亦具有相同膜厚，但是金属多晶硅化物层44a、44b的膜厚不一定相等于多晶硅层42a、42b的膜厚，而多晶硅层42a、42b以及金属多晶硅化物层44a、44b可依不同的设计需求而具有相同或不相同的线宽。在本发明的优选实施例中，多晶硅层42a、42b与金属多晶硅化物层44a、44b具有相同的线宽。

请参考图6，接着进行一离子注入(ion implantation)工艺，于栅极结构52的相对两侧形成MOS晶体管的轻掺杂漏极(lightly doped drain，LDD)58。然后利用一化学气相沉积法(chemical vapor deposition，CVD)，于半导体芯片30表面沉积一氮化硅(silicon nitride)层(未显示)，再进行一各向异性的干蚀刻工艺，回蚀刻氮化硅层至基底31的表面，以于栅极结构52以及电熔丝结构56的周围分别形成一侧壁子(spacer)60。

如图7所示，随后进行一离子注入工艺，以于栅极结构52的相对两侧形成MOS晶体管的漏极62与源极62。最后再形成一自行对准金属硅化物阻挡层(salicide block layer)覆盖于第二区域33，并利用一自行对准金属硅化物(self-aligned silicide，简称salicide)工艺，于源极62、漏极62以与门极结构52表面形成一自动对准金属多晶硅化物层(salicide layer)64，使得栅极结构52的金属多晶硅化物层的总膜厚(金属多晶硅化物层44a加上自动对准金属多晶硅化物层64)大于电熔丝结构56的金属多晶硅化物层的膜厚(金属多晶硅化物层44b)。而因为在本发明的优选实施例中，多晶硅层42a、42b与金属多晶硅化物层44a、44b具有相同的线宽，因此栅极结构52的金属多晶硅化物层的截面积亦大于电熔丝结构56的金属多晶硅化物层的截面积。

如此一来，相对于栅极结构，本发明的电熔丝结构便具有较薄的金属多晶硅化物层，故较易烧断，可有效解决现有技术无法适当地控制熔丝烧断与否的情况并且提升修补成品率，此外，本发明的栅极结构又因为具有较厚的金属多晶硅化物层而能使得电流流通情形更稳定。

请参考图8，图8为本发明制作电熔丝的另一实施例示意图，其与前述图3至图7为的第一实施例的主要不同之处在于金属多晶硅化物层的形成方式。首先，提供一半导体芯片80，半导体芯片80包括一基底81，且基底81表面至少定义有一第一区域82和一第二区域83。接着于第二区域83的基底81中制作出多个浅沟隔离(STI)84来环绕并隔离第一区域82，以使第一区域82形成一有源区域(active area)，用来制作金属氧化物半导体(MOS)晶体管等的元件。

然后利用一高温热氧化或化学气相沉积(CVD)等工艺，在第一区域82表面形成一栅极绝缘层86。接着依序进行一多晶硅层(未显示)以及一金属多晶硅化物层(未显示)的沉积工艺，再利用半透型掩模(half-tone mask)来进行光刻和蚀刻工艺(PEP)，蚀刻多晶硅层以及金属多晶硅化物层，以于第一区域82和第二区域83中分别形成多晶硅层88a、金属多晶硅化物层90a的栅极结构92以及多晶硅层88b、金属多晶硅化物层90b的电熔丝结构94等的堆叠结构。其中，多晶硅层88a、88b具有相同膜厚，而金属多晶硅化物层90a、90b则因为半透型掩模(half-tone mask)的关系而具有不同膜厚，且栅极结构92的金属多晶硅化物层90a的膜厚大于电熔丝结构94的金属多晶硅化物层90b的膜厚。在本实施例中，栅极结构92与电熔丝结构94具有相同的线宽。此外，若欲形成不同金属多晶硅化物层的膜厚亦可以利用多次沉积加上一次蚀刻，或是利用一次沉积加上多次蚀刻等方式，而使最终所形成的栅极结构92的金属多晶硅化物层90a的膜厚大于电熔丝结构94的金属多晶硅化物层90b的膜厚，此为本领域技术人员所熟知，在此不多加赘述。

相比于现有技术，本发明的电熔丝提供一种电熔丝的金属多晶硅化物层小于栅极上的金属多晶硅化物层的电熔丝的结构，这样的电熔丝结构可以解决现有技术无法有效控制熔丝烧断与否的情况并且提升修补成品率(repairyield)，不再需要精密的电压控制，即可因为电熔丝的金属多晶硅化物层较薄的缘故，而较易烧断，而栅极又因为具有较厚的金属多晶硅化物层而使得电流流通情形更稳定，再者于本发明中栅极和电熔丝的结构相似可于经由同一工艺完成，所以工艺更简化且成本更低。

以上所述仅为本发明的优选实施例，凡依本发明所做的均等变化与修饰，皆应属本发明的涵盖范围。

Claims

1. 一种电熔丝结构，其设于一基底上，该基底包括至少一导电结构，且该导电结构包括一第一多晶硅层及一第一金属多晶硅化物层堆叠于该第一多晶硅层之上，该电熔丝结构包括：

一第二多晶硅层；以及

一第二金属多晶硅化物层，堆叠于该第二多晶硅层之上，且该电熔丝的厚度小于该导电结构的厚度。

2. 如权利要求1所述的电熔丝结构，其中该基底中还包括一有源区域，其中该导电结构设于该有源区域表面。

3. 如权利要求2所述的电熔丝结构，其中该导电结构用来作为一金属氧化物半导体晶体管的栅极。

4. 如权利要求3所述的电熔丝结构，其中该导电结构还包括一栅极绝缘层，设于该第一多晶硅层与该有源区域之间，以及一第一侧壁子环绕于该导电结构的侧壁。

5. 如权利要求1所述的电熔丝结构，其中该基底中还包括一浅沟隔离。

6. 如权利要求5所述的电熔丝结构，其中该电熔丝结构设于该浅沟隔离表面。

7. 如权利要求6所述的电熔丝结构，其中该电熔丝结构还包括一第二侧壁子环绕于该电熔丝结构的侧壁。

8. 如权利要求1所述的电熔丝结构，其中该电熔丝结构与该导电结构具有相同的线宽。

9. 如权利要求8所述的电熔丝结构，其中该第一多晶硅层与该第二多晶硅层具有相同的膜厚。

10. 一种电熔丝结构，其设于一基底上，该电熔丝结构的堆叠结构相同于该基底上的一栅极结构的堆叠结构，且该电熔丝的厚度小于该栅极结构的厚度。

11. 如权利要求10所述的电熔丝结构，其中该基底中还包括一有源区域，且该栅极结构设于该有源区域表面。

12. 如权利要求10所述的电熔丝结构，其中该基底中还包括一浅沟隔离，且该电熔丝结构设于该浅沟隔离表面。

13. 如权利要求10所述的电熔丝结构，其中该栅极结构还包括一第一多晶硅层，以及一第一金属多晶硅化物层堆叠于该第一多晶硅层之上。

14. 如权利要求13所述的电熔丝结构，其中该电熔丝结构还包括一第二多晶硅层，以及一第二金属多晶硅化物层，堆叠于该第二多晶硅层之上。

15. 如权利要求14所述的电熔丝结构，其中该电熔丝结构与该栅极结构具有相同的线宽。

16. 如权利要求15所述的电熔丝结构，其中该第一多晶硅层与该第二多晶硅层具有相同的膜厚，而该第二金属多晶硅化物层的膜厚小于该第一金属多晶硅化物层的膜厚。

17. 如权利要求10所述的电熔丝结构，其中该电熔丝结构还电连接有一阴极以及一阳极。