CN100394412C - 动态总线仲裁方法和总线仲裁器 - Google Patents

动态总线仲裁方法和总线仲裁器 Download PDF

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Abstract

一种仲裁系统总线的方法，该系统总线由作为第一主控器件的CPU、以及第二和第三主控器件共享，该方法包括：存储每一主控器件的第一总线占用率和可变总线占用率。当激活提供给CPU的中断信号时，将作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器。当减活中断信号时，将通过从CPU的第一总线占用率中减去可变总线占用率获得的CPU的第三总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器。根据施加到总线仲裁器的总线占用率，来控制系统总线的利用优先权。

Description

动态总线仲裁方法和总线仲裁器
技术领域
本发明涉及一种总线仲裁器，并更具体地，涉及一种用于利用中断信号或特权信号来判定利用公共总线的优先权的总线仲裁器及其方法。
背景技术
在片上系统(SOC)器件中通常实现包括各种功能块的数据处理系统。SOC包括共享公共总线和/或内存的总线主控(master)器件。总线仲裁器控制对公共总线的存取，从而防止例如总线主控器件同时使用公共总线。
图1图示了作为SOC实现的数据处理系统100。数据处理系统100包括作为第一总线主控器件的中央处理单元(CPU)102、第二总线主控器IP1 104、第三总线主控器件IP2 106、总线受控(slave)器件IP3 108、和总线仲裁器110。CPU 102、IP1 104、IP2 106、和IP3 108共享系统总线120。IP1 104和IP2 106中每一个可为外围组件互连(PCI)主控器、直接存储器存取(DMA)控制器、以太网控制器等。IP3 108总线受控器件可为例如存储控制器。
在数据处理系统100中，CPU 102、IP1 104和IP2 106将各自的总线请求信号REQ发送到总线仲裁器110。总线仲裁器110通过从CPU 102、IP1 104和IP2 106中选择一个并将总线许可信号GNT发送到所选择的器件，而判定总线利用的优先权。总线仲裁器110利用传统总线仲裁算法中设置的仲裁优先权列表来判定利用系统总线120的下一主控器件。可to在总线仲裁算法中存储图2的仲裁优先权列表210。
在仲裁优先权列表210中，wk每一主控器件设置一定的总线占用率(％)。给CPU 102分配a％，给IP1 104分配b％，而给IP2 106分配c％。给CPU 102的a％一般高于给IP1 104的b％或给IP2 106的c％。因此，响应于来自总线主控器件102、104、和106的总线请求信号REQ，总线仲裁器110控制系统总线120的利用，使得较高的优先权给予CPU 102，而较低的优先权给予IP1 104或IP2 106。
在实时进行压缩和解压的实时操作系统(RTOS)中，如果根据图2所示的固定仲裁优先权顺序来控制总线主控器件102、104、和106的优先权，则即使CPU 102没有请求利用系统总线120，也总被分配最高的优先权，以实现快速处理。换言之，RTOS不能立即响应来自IP1 104或IP2 106的总线请求信号REQ。因此，RTOS提供低总线使用效率。而且，不能期望RTOS具有RTOS通过根据采用的操作模式动态切换系统总线120的使用优先权而立即响应各种操作模式的高性能。
所以，存在对具有改善的系统总线使用效率的RTOS多处理器系统的需求。
发明内容
一种总线仲裁方法提高了实时操作系统(RTOS)的总线使用效率。
RTOS多处理器系统包括总线仲裁器，并提供改善的总线使用效率。
根据本发明的一个实施例，一种方法仲裁由作为第一主控器件的CPU、以及第二和第三主控器件共享的系统总线。存储CPU以及第二和第三主控器件中每一个的第一总线占用率和可变总线占用率。响应于提供给CPU的中断信号的激活，而将作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器。响应于中断信号的减活，而将通过从CPU的第一总线占用率中减去可变总线占用率获得的CPU的第三总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器。根据施加到总线仲裁器的CPU的第二和第三总线占用率以及第二和第三主控器件的第一总线占用率，来控制系统总线的利用优先权。
根据本发明的一个实施例，一种方法仲裁由作为第一主控器件的CPU、以及第二和第三主控器件共享的系统总线。存储CPU以及第二和第三主控器件中每一个的第一总线占用率和可变总线占用率。响应于CPU产生的特权模式信号的激活，而将作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器。响应于特权模式信号的减活，而将通过从CPU的第一总线占用率中减去可变总线占用率获得的CPU的第三总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器。根据施加到总线仲裁器的CPU的第二和第三总线占用率以及第二和第三主控器件的第一总线占用率，来控制系统总线的利用优先权。
根据本发明的一个实施例，一种方法仲裁由作为第一主控器件的CPU、以及第二和第三主控器件共享的系统总线。存储CPU以及第二和第三主控器件中每一个的第一总线占用率和可变总线占用率。响应于提供给CPU的中断信号或CPU产生的特权模式信号的激活，而将作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器。响应于中断信号或特权模式信号的减活，而将通过从CPU的第一总线占用率中减去可变总线占用率获得的CPU的第三总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器。根据施加到总线仲裁器的CPU的第二和第三总线占用率以及第二和第三主控器件的第一总线占用率，来控制系统总线的利用优先权。
根据本发明的一个实施例，一种系统包括共享系统总线的作为第一主控器件的CPU、以及第二和第三主控器件。该系统包括存储器件和总线仲裁器。存储器件存储第二和第三主控器件的第一总线占用率以及用于增加或减小CPU的第一总线占用率的可变总线占用率。响应于提供给CPU的中断信号，总线仲裁器接收作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率、或通过从CPU的第一总线占用率中减去可变总线占用率而获得的CPU的第三总线占用率。总线仲裁器也接收第二和第三主控器件的第一总线占用率，并根据所接收的CPU以及第二和第三主控器件的总线占用率，来控制系统总线的利用优先权。
最好是，总线仲裁器包括多路复用器，用于响应于提供给CPU的中断信号，而接收CPU的第二总线占用率或CPU的第三总线占用率。
根据本发明的一个实施例，一种系统包括共享系统总线的作为第一主控器件的CPU、以及第二和第三主控器件。该系统包括存储器件和总线仲裁器。存储器件存储第二和第三主控器件的第一总线占用率以及用于增加或减小CPU的第一总线占用率的可变总线占用率。响应于CPU产生的特权模式信号，总线仲裁器接收作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率、或通过从CPU的第一总线占用率中减去可变总线占用率而获得的CPU的第三总线占用率。总线仲裁器也接收第二和第三主控器件的第一总线占用率，并根据所接收的CPU以及第二和第三主控器件的总线占用率，来控制系统总线的利用优先权。
根据本发明的一个实施例，一种系统包括共享系统总线的作为第一主控器件的CPU、以及第二和第三主控器件。该系统包括存储器件和总线仲裁器。存储器件存储第二和第三主控器件的第一总线占用率以及用于增加或减小CPU的第一总线占用率的可变总线占用率。响应于提供给CPU的中断信号或CPU产生的特权模式信号，总线仲裁器接收作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率、或通过从CPU的第一总线占用率中减去可变总线占用率而获得的CPU的第三总线占用率。总线仲裁器还接收第二和第三主控器件的第一总线占用率，并根据所接收的CPU以及第二和第三主控器件的总线占用率，来控制系统总线的利用优先权。
最好是，总线仲裁器包括用于接收中断信号和特权模式信号的或门。最好是，总线仲裁器包括多路复用器，用于响应于中断信号或特权模式信号，而接收CPU的第二总线占用率或CPU的第三总线占用率。
根据本发明的一个实施例，一种多层总线系统，其中作为第一主控器件的CPU、以及第二和第三主控器件利用其专用总线。该多层总线系统包括第一、第二、和第三系统总线以及受控器件。由CPU以及第二和第三主控器件分别独占利用第一、第二、和第三系统总线。该受控器件与第一到第三系统总线中每一个耦接，并包括存储器件和总线仲裁器。存储器件存储第二和第三主控器件的第一总线占用率以及用于增加或减小CPU的第一总线占用率的可变总线占用率。响应于提供给CPU的中断信号或CPU产生的特权模式信号，总线仲裁器接收作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率、或通过从CPU的第一总线占用率中减去可变总线占用率而获得的CPU的第三总线占用率。总线仲裁器还接收第二和第三主控器件的第一总线占用率，并根据所接收的CPU以及第二和第三主控器件的总线占用率，来控制系统总线的利用优先权。
根据本发明的一个实施例，一种PCI总线系统，包括PCI总线、主器件、存储器件、和总线仲裁器。PCI总线与多个插槽耦接。主器件与PCI总线耦接，并控制PCI总线系统。存储器件存储插入相应插槽的多个卡的总线占用率以及用于增加或减小所述总线占用率的可变总线占用率。总线仲裁器响应于所述卡产生的中断信号，根据所述卡的总线占用率，来控制PCI总线的利用优先权。
最好是，主控器件是PCI桥电路，并且卡是图形卡、网卡、和声卡的任一种。
根据本发明的一个实施例，一种卡总线系统包括卡、主器件、存储器件、和总线仲裁器。多个卡与卡总线耦接。主器件与卡总线耦接并控制卡总线系统。存储器件存储所述卡的总线占用率以及用于增加或减小所述总线占用率的可变总线占用率。总线仲裁器响应于所述卡产生的中断信号，根据所述卡的总线占用率，来控制卡总线的利用优先权。
根据这一总线仲裁方法，当CPU执行中断服务时，CPU被分配一个总线利用优先权，以减少等待中断服务的时间和处理中断服务的时间。因此，中断服务较早完成。在除CPU的中断服务的时间之外的其它时间期间，为了应答RTOS的操作，给除CPU之外的的主控器件分配总线利用优先权。
附图说明
通过参考附图对示例实施例的详细描述，本发明的以上和其它特征和优点将变得更明显，其中：
图1是在SOC上实现的数据处理系统的方框图；
图2示出了在传统总线仲裁算法中设置的仲裁优先权列表；
图3是用于图示根据本发明一个实施例来仲裁对公共总线的利用的方法的方框图；
图4是用于图示根据本发明一个实施例来仲裁对公共总线的利用的方法的方框图；
图5是用于图示根据本发明一个实施例来仲裁对公共总线的利用的方法的方框图；
图6是采用在根据图3-5的总线仲裁方法中描述的总线仲裁器的单层系统总线结构的方框图；
图7是采用在根据图3-5的总线仲裁方法中描述的总线仲裁器的多层系统总线结构的方框图；和
图8是采用在根据图3-5的总线仲裁方法中描述的总线仲裁器的外围组件互连(PCI)系统的方框图。
具体实施方式
参考图3，存储器件300包括对主控器件的不同仲裁优先权。使用专用寄存器来形成存储器件300。在存储器件300中，作为第一主控器件的CPU分配有a-x(％)和a+x(％)的总线占用率，作为第二主控器件的IP1分配有b(％)的总线占用率，而作为第三主控器件的IP2分配有c(％)的总线占用率。字符a、b、c、和x表示能从外部设置的参数。
将中断控制器310产生的中断信号INT施加到CPU 320和总线仲裁器330的多路复用器(MUX)332。响应于中断信号INT，MUX 332将总线占用率a-x(％)或总线占用率a+x(％)发送到仲裁单元334。仲裁单元334接收MUX 332的输出、IP1的总线占用率b(％)、和IP2的总线占用率c(％)，并控制利用公共总线的优先权。
在存储器件300中存储的仲裁优先权a(％)、b(％)、和c(％)是分别分配到CPU、IP1、和IP2的总线占用率。x(％)表示不定分配的总线占用率。例如，当a为4％、b为2％、而c为2％时，如果x设置为1％，则CPU分配有5％或3％的总线占用率。如果将中断信号INT激活到逻辑高电平，则将CPU 5％的总线占用率、IP1 2％的总线占用率、和IP2 2％的总线占用率施加到仲裁单元334。因此，仲裁单元334将与5/9比率对应的总线利用优先权给予CPU、将与2/9比率对应的总线利用优先权给予IP1、并将与2/9比率对应的总线利用优先权给予IP2。
另一方面，如果中断信号INT减活，则在逻辑低电平，将CPU 3％的总线占用率、IP1 2％的总线占用率、和IP2 2％的总线占用率施加到仲裁单元334。因此，仲裁单元334将与3/7比率对应的总线利用优先权给予CPU、将与2/7比率对应的总线利用优先权给予IP1、并将与2/7比率对应的总线利用优先权给予IP2。
在总线仲裁方法中，当中断信号INT激活时，将与较高总线占用率对应的总线利用优先权分配到CPU 320而不是IP1和IP2，使得CPU 320能占用系统总线并执行高速中断服务例行程序。当中断信号INT减活时，CPU 320的总线占用率降低，而IP1和IP2的总线占用率升高。因此，CPU 320执行允许慢速操作的服务例行程序，并且IP1或IP2占用系统总线并执行期望操作。
在根据一个实施例的总线仲裁方法中，动态分配系统总线的利用优先权。当系统总线忙时，通过改变可变占用率x而增加想利用系统总线的器件的总线占用率。因此，能通过缩短等待使用总线的时间或中断处理时间而为具有低初始基础总线占用率的器件分配系统总线的利用优先权。
图4是用于图示根据本发明一个实施例来仲裁对公共总线的利用的方法的方框图。参考图4，利用由CPU 320产生的特权模式信号(PMS)，而不利用图3所示的中断信号INT，来动态分配系统总线利用优先权。由于PMS能存取数据处理系统的所有区域，所以它能存取在一般用户模式下不能存取的区域。因为参考图4描述的总线仲裁方法基本上与图3的类似，所以将不详细描述重复的部分。
当基础总线占用率a、b、和c分别为4％、2％、和2％时，如果可变总线占用率x设置为1％，并且由CPU 320产生的PMS激活为逻辑高电平，则将CPU 5％的总线占用率、IP1 2％的总线占用率、和IP2 2％的总线占用率施加到仲裁单元334。因此，将高于基础4/8总线利用优先权的5/9总线利用优先权分配给CPU，而将低于基础2/8总线利用优先权的2/9总线利用优先权分配给IP1和IP2。如果由CPU 320产生的PMS减活，则在逻辑低电平，将CPU 3％的总线占用率、第一主控器件IP1 2％的总线占用率、和IP2 2％的总线占用率施加到仲裁单元334。因此，将低于基础4/8总线利用优先权的3/7总线利用优先权分配给CPU，而将高于基础2/8总线利用优先权的2/7总线利用优先权分配给IP1和IP2。
因此，通过利用CPU 320产生的PMS和可变总线占用率x，给想利用系统总线的器件分配高总线利用优先权。
图5是用于图示根据本发明一个实施例来仲裁对公共总线的利用的方法的方框图。在图5的利用仲裁方法中，利用中断信号INT和特权模式信号PMS来控制系统总线的利用优先权。
总线仲裁器530包括接收中断信号INT和特权模式信号PMS的逻辑电路532、响应逻辑电路532的输出的MUX 534、和接收MUX 534的输出以及第二和第三主控器件IP1和IP2的总线占用率的仲裁单元536。逻辑电路532响应中断信号INT和特权模式信号PMS而产生逻辑高电平。最好是，逻辑电路532为或门。
当基础总线占用率a、b、和c分别被分配为4％、2％、和2％时，如果可变总线占用率x设置为1％，则响应于逻辑电路532逻辑高电平的输出，将第一主控器件CPU 5％的总线占用率、IP1 2％的总线占用率、和IP2 2％的总线占用率施加到仲裁单元536。因此，将高于基础4/8总线利用优先权的5/9总线利用优先权分配给CPU，而将低于基础2/8总线利用优先权的2/9总线利用优先权分配给IP1和IP2。响应于逻辑电路532逻辑低电平的输出，将CPU 3％的总线占用率、IP1 2％的总线占用率、和IP2 2％的总线占用率施加到仲裁单元536。因此，将低于基础4/8总线利用优先权的3/7总线利用优先权分配给CPU，而将高于基础2/8总线利用优先权的2/7总线利用优先权分配给IP1和IP2。
图6是采用在根据图3-5的总线仲裁方法中描述的总线仲裁器的单层系统总线结构的方框图。参考图6，总线仲裁器640控制由CPU 610、IP1 620、和IP2 630共享的单个系统总线660的利用优先权。CPU 610、IP1 620、和IP2630分别为第一、第二、和第三主控器件。总线仲裁器640根据外部寄存器650中设置的总线优先权列表的可变总线占用率来仲裁该单个系统总线660的利用优先权。
图7是采用在根据图3-5的总线仲裁方法中描述的总线仲裁器的多层系统总线结构的方框图。参考图7，作为第一主控器件的CPU 710独占使用第一系统总线712，第二主控器件(IP1)720独占使用第二系统总线722，而第三主控器件(IP2)720独占使用第三系统总线732。IP1 720通过利用第二系统总线722而向或从第一受控器件(S#1)740写数据或读数据。IP2 730通过利用第三系统总线732而向或从第二受控器件(S#2)740写数据或读数据。第三受控器件(S#3)760分别通过第一、第二、和第三系统总线712、722、和732与CPU710、IP1 720、和IP2 730耦接。因为CPU 710、IP1 720、和IP2 730使用系统存储器件(未示出)，所以可使用多端口存储控制器作为S#3 760。
作为存储控制器的S#3 760包括在根据图3-5的总线仲裁方法中描述的作为存储器件的寄存器和总线仲裁器。存储控制器改变在寄存器中存储的总线占用率以控制每一系统总线的利用优先权。
图8是采用在根据图3-5的总线仲裁方法中描述的总线仲裁器的外围组件互连(PCI)系统的方框图。参考图8，CPU 810与作为主(host)器件的PCI桥电路820耦接。PCI桥电路820通过PCI系统总线860与第一和第二插槽840和850耦接。将图形卡、网卡、声卡等插入第一槽840或第二槽850中。将从插入第一和第二槽840和850的卡中产生的中断信号INTA和INTB通过PCI桥电路820发送到总线仲裁器830。响应于中断信号INTA和INTB，总线仲裁器830改变在PCI桥电路820和插入第一和第二槽840和850的卡中设置的总线占用率，从而控制总线利用优先权。
尽管图8描述了对PCI系统总线860的利用优先权的控制，但本领域普通技术人员应明白，该优先权控制可应用到卡总线系统。该卡总线系统响应于卡中断信号CINT而控制与卡槽耦接的卡的总线利用优先权。
尽管已参考其示例实施例具体示出和描述了本发明，但本领域普通技术人员应明白，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可作出形式和细节上的各种改变。

Claims (16)

1.一种仲裁系统总线的方法，系统总线由作为第一主控器件的CPU、以及第二和第三主控器件共享，该方法包括：
存储第一总线占用率和可变总线占用率，其中所述第一总线占用率用于CPU以及第二和第三主控器件中的每一个；
响应于提供给CPU的中断信号的激活，而将作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器；
响应于中断信号的减活，而将通过从CPU的第一总线占用率中减去可变总线占用率获得的CPU的第三总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器；和
根据施加到总线仲裁器的CPU的第二和第三总线占用率以及第二和第三主控器件的第一总线占用率，来控制系统总线的利用优先权。
2.一种仲裁系统总线的方法，系统总线由作为第一主控器件的CPU、以及第二和第三主控器件共享，该方法包括：
存储第一总线占用率和可变总线占用率，其中所述第一总线占用率用于CPU以及第二和第三主控器件中的每一个；
响应于CPU产生的特权模式信号的激活，而将作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器；
响应于特权模式信号的减活，而将通过从CPU的第一总线占用率中减去可变总线占用率获得的CPU的第三总线占用率、以及第二和第三主控器件的第一总线占用率施加到总线仲裁器；和
根据施加到总线仲裁器的CPU的第二和第三总线占用率以及第二和第三主控器件的第一总线占用率，来控制系统总线的利用优先权。
3.一种包括共享系统总线的作为第一主控器件的CPU、以及第二和第三主控器件的系统，该系统包括：
用于存储第二和第三主控器件的第一总线占用率以及用于增加或减小CPU的第一总线占用率的可变总线占用率的器件；和
总线仲裁器，用于响应于提供给CPU的中断信号，而接收作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率或通过从CPU的第一总线占用率中减去可变总线占用率而获得的CPU的第三总线占用率，接收第二和第三主控器件的第一总线占用率，并根据所接收的CPU以及第二和第三主控器件的总线占用率，来控制系统总线的利用优先权。
4.根据权利要求3的系统，其中总线仲裁器包括多路复用器，用于响应于提供给CPU的中断信号，而接收CPU的第二总线占用率或CPU的第三总线占用率。
5.一种包括共享系统总线的作为第一主控器件的CPU、以及第二和第三主控器件的系统，该系统包括：
用于存储第二和第三主控器件的第一总线占用率以及用于增加或减小CPU的第一总线占用率的可变总线占用率的器件；和
总线仲裁器，用于响应于CPU产生的特权模式信号，而接收作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率或通过从CPU的第一总线占用率中减去可变总线占用率而获得的CPU的第三总线占用率，接收第二和第三主控器件的第一总线占用率，并根据所接收的CPU以及第二和第三主控器件的总线占用率，来控制系统总线的利用优先权。
6.根据权利要求5的系统，其中总线仲裁器包括多路复用器，用于响应于CPU产生的特权模式信号，而接收CPU的第二总线占用率或CPU的第三总线占用率。
7.一种包括共享系统总线的作为第一主控器件的CPU、以及第二和第三主控器件的系统，该系统包括：
存储器件，用于存储第一总线占用率以及可变总线占用率，其中所述第一总线占用率用于第二和第三主控器件，所述可变总线占用率用于增加或减小CPU的第一总线占用率；和
总线仲裁器，用于响应于提供给CPU的中断信号或CPU产生的特权模式信号，而接收作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率或通过从CPU的第一总线占用率中减去可变总线占用率而获得的CPU的第三总线占用率，接收第二和第三主控器件的第一总线占用率，并根据所接收的CPU以及第二和第三主控器件的总线占用率，来控制系统总线的利用优先权。
8.根据权利要求7的系统，其中总线仲裁器包括用于接收中断信号和特权模式信号的或门。
9.根据权利要求7的系统，其中总线仲裁器包括多路复用器，用于响应于中断信号或特权模式信号，而接收CPU的第二总线占用率或CPU的第三总线占用率。
10.一种多层总线系统，其中作为第一主控器件的CPU、以及第二和第三主控器件利用各自的专用总线，多层总线系统包括：
由所述CPU、以及第二和第三主控器件分别独占利用的第一、第二、和第三系统总线；和
与第一到第三系统总线中每一个耦接的受控器件，其中该受控器件包括：
存储器件，用于存储第一总线占用率以及可变总线占用率，其中所述第一总线占用率用于第二和第三主控器件，所述可变总线占用率用于增加或减小CPU的第一总线占用率；和
总线仲裁器，用于响应于提供给CPU的中断信号或CPU产生的特权模式信号，而接收作为CPU的第一总线占用率和可变总线占用率之和的CPU的第二总线占用率或通过从CPU的第一总线占用率中减去可变总线占用率而获得的CPU的第三总线占用率，接收第二和第三主控器件的第一总线占用率，并根据所接收的CPU以及第二和第三主控器件的总线占用率，来控制系统总线的利用优先权。
11.根据权利要求10的多层总线系统，其中总线仲裁器包括用于接收中断信号和特权模式信号的或门。
12.根据权利要求10的多层总线系统，其中总线仲裁器包括多路复用器，用于响应于中断信号或特权模式信号，而接收CPU的第二总线占用率或CPU的第三总线占用率。
13.一种PCI总线系统，包括：
与多个插槽耦接的PCI总线；
与PCI总线耦接的主器件，主器件控制PCI总线系统；
用于存储插入相应插槽的多个卡的总线占用率以及用于增加或减小所述总线占用率的可变总线占用率的器件；和
总线仲裁器，用于响应于由所述卡产生的中断信号，根据所述卡的总线占用率，来控制PCI总线的利用优先权。
14.根据权利要求13的PCI总线系统，其中主器件是PCI桥电路。
15.根据权利要求13的PCI总线系统，其中每一个卡是图形卡、网卡、和声卡之一。
16.一种卡总线系统，包括：
与卡总线耦接的多个卡；
与卡总线耦接的主器件，用于控制该卡总线系统；
用于存储所述卡的总线占用率以及用于增加或减小所述总线占用率的可变总线占用率的器件；和
总线仲裁器，用于响应于由所述卡产生的中断信号，根据所述卡的总线占用率，来控制卡总线的利用优先权。
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