CN100380342C - 免除性能恶化的地址解码方案 - Google Patents
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Abstract
本发明涉及一种用于对双平面存储器进行寻址的装置。所述存储器具有一个用于激活存储器的第一信号输入端以及一个用于对这两个存储平面之一进行寻址的第二信号输入端。所述装置包括一个微处理器，所述微处理器包括一个芯片选择生成器，该生成器具有一个第一芯片选择输出端和一个第二芯片选择输出端。所述第一输出端与存储器的第一输入端相连，而所述第二输出端则与存储器的第二输入端相连。而输出端与输入端则相互连接，其间并没有时间临界部件。
Description
本发明的技术领域
本发明涉及的是在更新程序存储器时在存储平面(memory plane)间进行切换的装置和方法。
相关技术描述
在对包含微控制器的产品进行设计的时候，用于这个微处理器的软件SW通常包含在芯片上的ROM或芯片外的(也就是单独的)可擦写EPROM中。由于可以通过对闪速FPROM进行编程来更新产品中的SW，因此近年来使用了闪速FPROM来保存SW。这种产品可以用这样一种方式设计，其中它可以经由串行电缆、因特网连接或类似设备而对自身进行编程。而这种自动编程的问题则是微控制器不能在对FPROM进行编程的同时执行位于FPROM中的SW。
通过将更新算法拷贝到RAM中并从RAM中执行所述算法，以及在芯片内ROM或芯片外ROM/EPROM中或是使用两个不同FPROM来保持更新算法，有可能解决这个问题。这样一来，微控制器可以在更新一个FPROM的内容的同时执行来自另一个FPROM的代码。
稍后的解决方案同样具有如下优点，那就是可以同时保持应用软件的两个版本，如果新版本出现问题，则产品自动恢复到先前版本并且执行一个新的更新。但在很多产品(例如移动电话)中，空间是很有限的，因此采用两个FPROM芯片是很不便的。FPROM芯片厂商则是通过运行“双平面”架构来解决这个问题的，其中所述架构即为同一芯片(die)上的两个独立的FPROM芯片。这种双架构允许将一部分FPROM用于执行程序，同时对另一部分进行擦写或重新编程。
这两个“平面”共享所有的控制、数据和地址管脚并且通常映射到芯片的单独地址空间。这种地址分发意味着必须将SW编译/链接到一个特定的FPROM平面。如果为第一地址空间链接了某个版本的SW，则所述SW通常不能在第二地址空间正常运作，反之亦然。这种限制通常是无法接受的，因此需要辅助硬件来对这两个FPROM平面的地址-空间进行交换，以便将“有效”即当前使用的平面映射到一个地址空间并将无效的FPROM平面映射到另一个地址空间。目前已知的是将一个通用I/O管脚与一个异或(XOR)门结合使用，以便对FPROM的最高地址管脚的值进行切换。而FPROM的这个地址位则区分了双平面FPROM的两个平面。因此，I/O管脚可以使这两个平面中的任何一个平面在微控制器的存储映像中“切换位置”。在美国专利US 6,192,421中公开了一种可以在不中断程序的情况下重新加载和转换到第二操作系统的受程序控制的设备，其中在地址线中提供了一个可切换的转换开关。然而在这份美国专利中，地址线中提供的可切换转换开关将会导致产生一个附加延迟，而这个延迟将会引起常规性能降级。
如果微控制器具有一个可编程芯片选择生成器，则可以采用以下方式来解决切换FPROM平面的问题：对两个单独的芯片选择线路进行编程，以便在每一个FPROM平面进行激活。这两条芯片选择线路通过“OR(或)”运算合在一起，由此为FPROM形成了合成的芯片选择信号，同时其中一个芯片选择信号还与FPROM的最高地址线相连。这种解决方案的问题是FPROM的合成芯片选择信号通常处于临界路径上，而OR-门在这个信号上引起的延迟将会导致通常的性能降级。
发明概述
本发明涉及的是如何在不因为控制存储器的微控制器与所述存储器之间的时间临界路径上的延迟而出现性能降级的情况下在存储器平面之间进行转换的问题。
本发明的一个目的是在对存储器重新编程的同时在存储器中完成程序代码的执行。
这个问题是通过本发明并借助一个微控制器来解决的，其中所述微控制器包括一个以如下方式使用的芯片选择生成器，其中不需要非时间临界部件来影响到微控制器与受控存储器之间的时间临界路径。
更详细的说，该问题是通过一种对存储器进行寻址的装置来解决的，其中所述存储器是一个双平面存储器，它具有一个用于激活存储器的第一信号输入端和一个用于对这两个存储器平面之一进行寻址的第二信号输入端。所述装置包括一个微处理器，该处理器具有一个嵌入式可配置芯片选择生成器，该生成器具有一个第一芯片选择输出端和一个第二芯片选择输出端。第一输出端连接到存储器的第一输入端，第二输出端则连接到存储器的第二输入端。所述输出端和输入端相互连接，其间并没有时间临界部件。
本发明的一个优点是，可以在不损害性能的情况下将软件的新版本下载到一个产品中。
本发明的另一个优点是无论将软件下载到存储器中的第一还是第二平面，都可以采用同样方式来对软件进行编译/链接，而不会对性能造成损害。
本发明的另一个优点是在没有增加组件成本的情况下实现了很高的性能。
现在将借助结合附图的优选实施例来对本发明进行更详细的描述。
附图简述
图1显示的是一个依照本发明并包含了控制双平面存借器的微处理器的存储器结构的示意框图。
图2显示的是一个包含了双平面存储器的两个平面的存储映像，其中每一个平面是有效或无效的。
图3显示的是一个描述了用于在CS1极性可变时依照本发明而对微处理器进行编程的方法的流程图。
图4a和4b显示的是没描述了用于在CS1极性固定时依照本发明而对微处理器进行编程的方法的流程图。
实施例详述
图1公开了一种依照本发明的存储器结构。该图显示的是一个与双平面闪速可编程只读存储器FPROM相连的微处理器MP。在将芯片焊接到芯片板上之后，可以对所述FPROM进行编程或者对其重新编程。FPROM包括一个用于激活存储器的第一信号输入端CS和一个作为地址输入并用于对双平面存储器两个平面之中任何一个平面进行寻址的第二信号输入端A19。在这个实例中，激活地址输入端A(19)代表激活了第十九个地址位。FPROM包括数据存取线D(31:0)和地址输入线A(18:0)。以下在描述本专利申请中的下一个附图的时候进一步阐明了FPROM的构成。微处理器包括一个外部总线接口EBI。所述总线接口产生了控制FPROM存取的信号。总线接口EBI包括一个第一芯片选择输出端CS0和一个第二芯片选择输出端CS1。微处理器的第一输出端CS0连接到FPROM的第一输入端CS。微处理器的第二输出端CS1则连接到FPROM的第二输入端A19。此外还可以对外部总线接口EBI进行配置并且通过对所述总线进行编程，可以在预定条件下激活输出端CS0和CS1。图1中的微处理器包括十九条地址输出线路A(20:2)以及三十二条数据存取线Dt(31:0)。微处理器的地址输出线路A(20:2)与FPROM的地址输入线A(18:0)相连。微处理器的数据存取线Dt(31:0)则与FPROM的数据存取线D(31:0)相连。
作为一个实例，图2显示了以上所示的结构中使用的存储映像。该图显示了地址的十六进制表示法并且从现在开始，本专利说明书中的所有地址都是用十六进制表示法来引用的。存储映像的全部内容从地址00.0000延伸到地址100.0000。应当注意的是，图2所示的存储映像即为微处理器MP看到的存储映像。在存储映像的地址40.0000与60.0000之间存在一个静态随机存取存储器。对微处理器MP来说，这个随机存取存储器充当一个工作存储器。始于地址00.0000的存储映像I/O MMIO则用于保存微处理器使用的输入-输出接口参数。图1中所示的FPROM即为所谓的双平面FPROM，也就是同一电路片上的两个独立的FPROM芯片。这种结构允许在擦写或重新编程一部分PROM的时候将另一部分FPROM用于执行程序。这两个平面共享了所有控制、数据和地址管脚，并且通常映射到芯片的单独地址空间。例如对外部世界来说，4M比特+4M比特的FPROM的双平面芯片就好像一个8M比特的FPROM芯片。这两个平面分别映射到地址空间的下半部分和上半部分。此外，FPROM还可以具有不均匀的拆分，例如2Mbit+6Mbit。在图2中公开了本实例中的存储映像的两个平面的位置。第一平面FP0处于地址80.0000到BF.FFFF。第二平面FP1则处于地址C 0.0000到FF.FFFF。
以上显示的FPROM的地址分发意味着必须将软件编译/链接到一个特定的FPROM平面。如果已经为FP1平面链接了软件的特定版本，则所述软件版本不能在FP0平面中正确运作，反之亦然。这种限制通常是不能接受的，因此需要对地址空间进行交换，以便始终将当前使用的平面即所谓的有效平面映射到一个地址空间(例如80.～BF.FFFF)。而当前并未使用的平面即所谓的无效FPROM平面也以相同方式映射到另一个地址空间(例如C0.0000～FF.FFFF)。
为了始终存取“正确的”平面，本发明使用了微处理器MP中的外部总线接口EBI。在这个实例中，外部总线接口包括一个嵌入式可编程芯片选择生成器。所述芯片选择生成器能在同一时间声明一个以上的输出。在某些非定制的微控制器上提供了这种能力，例如ATMELAT91M40800。根据本发明，无论何时，只要是对FPROM进行存取，则总是将芯片选择生成器配置成激活第一芯片选择输出端CS0。现在假设FP0是当前使用的平面，也就是有效平面上。除了CS0之外，在这里还激活了CS1(“低态”有效)。而现在则对地址范围80.0000到BF.FFFF进行存取。另一方面，如果改为将FP 1定义成当前使用的平面，也就是说，FP1是有效平面，则重新对芯片选择生成器进行编程，以便改变CS1的极性。而在在对FPROM进行存取的时候，CS1变成了待用的(或“高态”有效)。在这种情况下则对地址区域C0.0000到FF.FFFF进行存取。从图中可以看出如何使用芯片选择信号CS0以及CS1来存取这些平面。在激活CS0时，存储区域M0将被激活。如果还激活了CS1，则区域M1也被激活并选择FP0。如果改为去活(inactiviate)CS1，则选择FP1。
在图3中公开了一个流程图，其中显示了依照本发明而对芯片选择生成器进行编桓并通过对所述生成器进行编程来改变CS1极性时使用的某些步骤。以下结合较早显示的附图来对这个流程图进行研究。所述步骤如下所示：
-对CS0进行编程，使之在存取存储器的时候变为覆盖M0的“低态”有效。在图中，这个步骤是由方框101显示的。
-在将存储平面FP0或FP1定义为有效平面之后，开始对CS1进行编程。在图中，这个步骤是由方框102显示的。
-如果将FP0定义为有效平面，则对CS1进行编程，使之成为覆盖M1的“低态”有效。在图中，这个步骤是由方框103显示的。
-另一方面，如果将FP1定义为有效平面，则对CS1进行编程，使之成为覆盖M1的“高态”有效。在图中，这个步骤是由方框104显示的。
毫无疑问，对芯片选择生成器进行编程的方法包含了多种依赖于所用芯片选择生成器类型的不同变化。例如在微控制器ATMELAT91M40800中，以上引用的芯片选择输出端CS1固定成“高态”有效或“低态”有效。如果芯片选择生成器不能对其输出端的极性重新编程，则可以对CS1重新编程，以便将其改为作用于地址范围。例如，如果将CS1固定成“低态”有效，则可以通过改变CS有效的地址区域来改变极性。通过为预期平面改变基本地址，有可能实现这个操作。在关于微控制器AT91M40400的描述Rev.0768B-09/98中找到可以找到有关这个操作的说明。一般来说，通过写入单个寄存器，可以对芯片选择输出端响应的地址范围进行重新编程。这样一来，WRITE操作是原子类型的，并且这个属性解决与芯片选择逻辑一致性有关的所有问题。
在图4中公开了一个流程图，其中显示了在CS1极性固定时执行的某些步骤。图4a和4b的前两个方框101和102与图3所示的方框101和102相同。以下仍旧参考较早显示的附图来对所述流程图进行研究。在将CS1固定成“低态”有效时，图4a中的步骤如下所示：
-如果将FP0定义为有效平面并且将CS1固定成“低态”有效，则通过对芯片选择输出端响应的地址范围80.0000～BF.FFFF进行编程而对CS1进行编程，从而覆盖M1。在图中，这个步骤是由方框105显示的。
-另一方面，如果将FP0定义为有效平面并且将CS1固定成“低态”有效，则通过对芯片选择输出端响应的地址范围C0.0000～BF.FFFF进行编程而对CS1进行编程，以便覆盖M0\M1，也就是M1所没有覆盖的M0的部分。在图中，这个步骤是由方框106显示的。
在图4b中，CS1固定在“高态”有效，所述图中的流程图步骤如下所示：
-如果将FP0定义为有效平面并且将CS1固定成“高态”有效，则通过对芯片选择输出端响应的地址范围C0.0000～BF.FFFF进行编程而对CS1进行编程，从而覆盖M0/M1。在图中，这个步骤是由方框107显示的。
-如果将FP1定义为有效平面并将CS1固定在“高态”有效，则通过对芯片选择输出端响应的地址范围80.0000～BF.FFFF进行编程而对CS1进行编程，以便覆盖M1。在图中，这个步骤是由方框108显示的。
毫无疑问，在这里可以在本发明范围以内进行不同变化。例如，可以借助于ASIC设计来实施本发明，ASIC：专用集成电路。芯片选择生成器可以处于微处理器外部。对可配置芯片选择生成器进行编程的技术是依照所用芯片选择生成器的类型而变化的。毫无疑问，本发明并不局限于如上所述并在附图中显示的实施例，而是可以在附加权利要求的范围以内对其进行修改。
Claims (7)
1.用于对一个双平面存储器(FPROM)进行寻址的装置，所述存储器具有一个用于激活存储器的第一信号输入端(CS)和一个用于对这两个存储平面(FP0；FP1)之一进行寻址的第二信号输入端(A19)，所述装置包括一个微处理器(MP)，其特征在于所述微处理器包括一个芯片选择生成器(EBI)，该生成器具有一个第一芯片选择输出端(CS0)和一个第二芯片选择输出端(CS1)，由此第一芯片选择输出端(CS0)连接到第一信号输入端(CS)并且第二芯片选择输出端(CS1)连接到第二信号输入端(A19)，而芯片选择输出端(CS0，CS1)与信号输入端(CS，A19)相互连接，其间并没有时间临界部件。
2.根据权利要求1的对存储器进行寻址的装置，其中芯片选择生成器(EBI)被构造到微处理器(MP)中。
3.根据权利要求1或2的对存储器进行寻址的装置，其中芯片选择生成器(EBI)是可配置的。
4.根据权利要求1或2的对存储器进行寻址的装置，其中第二芯片选择输出端(CS1)被调整成依照将这两个平面(FP0；FP1)中哪一个平面定义为有效平面而对这两个平面(FP0；FP1)中的一个平面进行寻址。
5.根据权利要求1或2的对存储器进行寻址的装置，其中在将这两个平面中的第一平面(FP0)定义为有效平面时，第二芯片选择输出端(CS1)是“低态”有效的，而在将这两个平面中的第二平面(FP1)定义为有效平面，第二芯片选择输出端是“高态”有效的。
6.根据权利要求1或2的对存储器进行寻址的装置，其中对第二芯片选择输出端(CS1)进行编程，以便作用于一个特定的地址范围。
7.根据权利要求1或2的对存储器进行寻址的装置，其中在存取存储器时，第一芯片选择输出端(CS0)是“低态”有效的。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080409 Termination date: 20151220 |
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| EXPY | Termination of patent right or utility model |