CN100379152C - 抗高压摆动的输入级 - Google Patents
抗高压摆动的输入级 Download PDFInfo
- Publication number
- CN100379152C CN100379152C CNB038032295A CN03803229A CN100379152C CN 100379152 C CN100379152 C CN 100379152C CN B038032295 A CNB038032295 A CN B038032295A CN 03803229 A CN03803229 A CN 03803229A CN 100379152 C CN100379152 C CN 100379152C
- Authority
- CN
- China
- Prior art keywords
- input
- voltage
- signal
- circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits
Abstract
一种电路包括：信号输入端(IN)，用于接收输入信号(s(t))；以及数字输入级(15)，它设计成以电源电压(VDD)工作。数字输入级(15)包括：各CMOS晶体管，它们对于晶体管节点上超过电压极限(Vmax)的电压很敏感；以及输入端(IINV)。电压限制装置(B)包括可以由输入信号s(t)的状态来控制的输入开关(ns)，用来将输入端(IINV)的电压限制在电源电压(VDD)。此外，在信号输入端(IN)和电源电压(VDD)之间设置过压保护装置(A)。过压保护装置(A)包括至少一个有源电路元件，这样设置所述有源电路元件，以便模仿一部分齐纳功能。
Description
技术领域
本发明涉及具有改进的抗电压摆动保护的输入级。具体地说，本发明涉及数字输入级及其保护。
背景技术
随着现代CMOS IC(互补金属氧化物半导体集成电路)制造技术的关键的几何尺寸越来越小，单个晶体管两端的最大允许电压摆动及其最大允许电源电压也迅速降低。另一方面CMOS器件输入端口的信号摆幅为兼容之故必然超出这些电压限制。
此问题目前的解决方案是靠加工步骤来改进CMOS的制造工艺，以使晶体管的制造能在较高的电压摆幅下工作。这一方面需要附加和成本高的制造步骤，另一方面需要附加的电源域以及电平移动器以适应集成电路内在的电压摆动。
具体地说，在现代亚微米CMOS工艺中，最大电源电压VDDmax由标准数字门晶体管的应用中的可靠性考虑来决定。其要求是在晶体管节点上的任何电压差不得超过某一极限Vmax。图1示出n沟道晶体管1的相关电压，例如其VGS、VDS、VGD＜Vmax。对于数字门，这就要求Vmax是晶体管作为其一部分的整个芯片的最大允许的电源电压。应当指出，对晶体管的体电压(voltage towards bulk)没有限制到同样的程度。
对于信号处理，这要求信号的摆幅在最大允许电源电压所提出的限度之内。电源电压随小尺寸的进展而日益降低，这对电路输入端口的信号摆幅适应性有严重的影响，在许多情况下，信号摆幅都超出了Vmax。
图2示出目前技术水平的输入级电路2。标准的数字输入级2包括两个逆变器I1和I2，二者都由芯片电源电压VDD供电。在电路的输入焊盘3和输入级2的输入端IINV之间有静电放电(ESD)保护元件R1、D1和D2。采用ESD保护是为了防止非常敏感的输入级2在受到放电事件影响时被破坏。例如当某人触及芯片的管脚而将峰值电压引入电路时就会发生这种情况。通常VDD接近于Vmax。如果加上的高电压输入信号超过了制造技术所决定的Vmax的极限，节点IINV处的电压就会超出所述极限，导致破坏或至少寿命严重缩短。另一效应就是二极管D2会导通。这会产生不需要的静态电流。图2的输入级2包括标准晶体管ni1、ni2、pi1和pi2。
如上所述，所述问题的一个可能解决方案是添加制造步骤来生产能耐受较高电压的电路元件。图3示出相应的实例。图中示出具有ESD保护元件R1、D1和D2的输入级4。在此情况下，输入级4的晶体管ni1、ni2、pi1和pi2都是用特殊昂贵的加工步骤制造的以适应高于Vmax的电压的特殊元件。应当指出，需要附加的电源域VDDhigh以及电平移动器5，以便将电压移动到VDD电源域的较低电平。
发明内容
本发明的一个目的是提供能避免或减少传统器件缺点的电路，并提供基于这种电路的器件。
本发明的另一个目的是提供对在输入端具有改进的抗电压摆幅能力的器件。
这些和其它目的用如下所述电路实现。所述电路包括：信号输入端，用于接收输入信号；以及数字输入级，用来在电源电压下工作。输入级包括输入端(IINV)和CMOS晶体管，已知这些晶体管对于晶体管节点上超过电压极限的电压很敏感。在信号输入端和输入端(IINV)之间设置电压限制装置。电压限制装置包括可由输入信号的状态来控制的输入开关，所述电压限制装置用来将输入端(IINV)的电压限制在电源电压。所述电路还包括位于信号输入和电源电压之间的过压保护装置。过压保护装置包括至少一个有源电路元件，这样设置所述有源电路元件，以便至少能模仿齐纳功能的击穿部分。
本发明允许实现具有降低的制造技术费用和不太复杂的系统设计的电路。
附图说明
为更完整地说明本发明及其目的和优点，结合附图参阅以下说明，附图中：
图1为传统的n沟道晶体管的示意图；
图2为标准数字输入级的示意图；
图3为设计成抗高输入电压的传统的数字输入级的示意图；
图4为按照本发明的第一实施例的示意图；
图5为按照本发明的第二实施例的示意图；
图6为按照本发明的第三实施例的示意图；
图7为按照本发明的第四实施例的详图；
图8为描绘按照本发明在各电路节点处的不同电压的示意图；
图9为描绘按照本发明在各电路节点处的不同电压的另一示意图；
图10为描绘按照本发明在各电路节点处的不同电压的另一示意图；
图11为描绘按照本发明在各电路节点处的不同电压的另一示意图。
具体实施方式
第一实施例示于图4。图中示出电路10，它包括：信号输入端11(IN)，用于接收数字输入信号s(t)；以及数字输入级15，它设计成工作在电源电压VDD。输入级15包括数个CMOS晶体管和输入端IINV。这些晶体管对于它们节点上超过电压极限Vmax的电压很敏感。为了保护数字输入级15不受信号输入端11(IN)的电压摆动的影响，在信号输入端11(IN)和输入端IINV之间设置电压限制装置14(B)。电压限制装置14(B)将输入端(IINV)的电压限制在电源电压VDD。为此，电压限制装置14(B)包括可由输入信号s(t)的状态来控制的输入开关(ns)。除了电压限制装置14(B)外，电路10还包括位于信号输入端11(IN)和电源电压(VDD)之间的过压保护装置12(A)。过压保护装置12(A)包括至少一个有源电路元件，这样设置所述有源电路元件以便至少模仿齐纳功能的击穿部分。亦即，过压保护装置12(A)至少部分像齐纳二极管一样工作。
电路10还可以包括输入保护二极管13(D1)，它位于输入节点(IN0)和地之间，如图4所示。
另一实施例示于图5。图5的电路20包括具有输入端IINV和输出端OUT的数字输入级25。和图4一样，电路20包括过压保护装置22(A)和电压限制装置24(B)。为了进一步保护输入级25，还设置用于抗静态电流的保护装置27(D)。抗静态电流保护装置27(D)提供正反馈，将输入级25的输入端IINV拉高到电源电压VDD，以防止静电直通电流流过部分输入级的元件。抗静态电流保护装置27(D)例如可包括p型CMOS晶体管。
电路20还可以包括具有至少一个容性元件(Cb)的增速装置26(C)。增速装置26(C)使得可以加速电压限制装置24(B)的通/断动作。容性元件(Cb)的充电取决于从输入信号s(t)导出的信号状态，如果输入信号s(t)低，则容性元件(Cb)就充电到电源电压VDD。如图5所示，增速装置26(C)和电压限制装置24(B)可以形成一个功能单元。
任选的抗静态电流保护装置27(D)用以限制静电直通电流。这种直通电流一般发生在节点IINV的电压低于电源电压VDD时，因为不同的电压会导致数字输入级上的电压差。
又一实施例示于图6。电路30可与图5所示的电路相比较。因此，相同的元件具有和图5相同的标号。电路30包括位于信号输入端21(IN)和输入节点IN0之间的限流电阻R1。电阻RZ位于过压保护装置22(A)和电源电压VDD之间。
在另一实施例中，作为过压保护装置(A)一部分的有源电路元件是一个晶体管。这样设置该晶体管，使得在正常工作时它不进入导通状态。过压保护装置(A)最好包括多个晶体管和电阻RZ，所述多个晶体管最好是n沟道MOS晶体管(nz1、nz2、nz3)、或p沟道MOS晶体管、或双极晶体管。
在优选的实施例中，抗静态电流保护装置(D)提供正反馈，所述正反馈将输入端IINV拉高到电源电压VDD，以防止静态电流流过数字输入级的部分元件。抗静态电流保护装置(D)可以例如包括p型CMOS晶体管(pp2)用作保持晶体管。
在又一实施例中，电压限制装置(B)的开关可以是n沟道MOS晶体管(ns)。电压限制装置(B)还可以包括p沟道MOS晶体管，用于控制n沟道MOS晶体管(ns)的栅极节点(GNS)处的电压。按照本发明，节点GNS是开关节点。
可以这样设计过压保护装置(A)，使得它们在电源电压VDD为零时吸收破坏性电压。
另一实施例示于图7。如图所示，电路40包括具有两个逆变器I1和I2的数字输入级45。逆变器I1包括p沟道晶体管pi1和n沟道晶体管ni1，而逆变器I2包括p沟道晶体管pi2和n沟道晶体管ni2。图7还示出关于能够仅仅利用标准元件来对抗高输入摆动的元件的建议。作为第一步，去掉接到VDD的常用保护二极管D2(例如，见图2或图3)，以避免静态电流流过所述元件。实践已证明，带有限流电阻R1的单个二极管D1足以保护数字输入级45不受静电放电(ESD)破坏。设置输入n沟道开关ns，它将节点IINV的电压限制在VDD，并吸收超过VDD的电压的剩余部分，这样就使电路40能够抗两倍于VDD的输入摆幅s(t)。对于VDD＝Vmax，所述摆幅是2*Vmax。为了能够控制节点GNS处的n沟道开关晶体管ns的栅极，使用了一种包括p沟道晶体管pp1和自举电容器Cb的自举结构，其功能如下：如果输入信号s(t)是低，则在节点GNS通过p沟道晶体管pp1充电到VDD且n沟道开关晶体管ns导通，从而将节点IN处的输入电压转换到节点IINV。在输入信号s(t)的上升缘，节点INO走高，断开p沟道晶体管pp1，节点IN1走高，使GNS走高，保持n沟道开关晶体管ns导通。这样IN处的输入状态转换到节点IINV，但其摆幅却由n沟道开关晶体管ns所限制。节点GNS处任何多余的电压都因p沟道晶体管pp1进入反向导通而经由p沟道晶体管pp1放电到VDD。这样，节点GNS处的电压被限制在一个高于VDD的p沟道晶体管的阈值电压。如果电容器Cb较长时间失去电荷，则节点IINV仍由保持晶体管pp2维持在适当的电压，保持晶体管pp2也将节点IINV的电压限制在VDD。为使p沟道晶体管pp1在适当的定时能断开，可以采用电阻器R2来略为延迟节点IN1的输入信号。如果加电后输入端IN的序列以高电压开始，则所述序列以IN上的第一个下降缘开始。当然，电路40将以0到VDD之间的标准输入摆幅工作。这要求以这样的方式配置输入级45的第一逆变器ni1/pi1，即，所述第一逆变器ni1/pi1能够抗低于VDD的高电平。通过经由晶体管pp2的正反馈，节点IINV的电压最终被拉到VDD。
如果在电源电压VDD仍然断开时加上高电平电压(在具有完善的电源管理的用电池工作的系统中可能会发生的情况)，则通过过压保护装置22(A)将输入端箝位到安全数值。过压保护装置22(A)可以包括n沟道器件nz1到nz3和电阻器Rz，如图7所示。正常工作时，n沟道器件nz1到nz3不导通，但当VDD＝0时，它们吸收破坏性电压。过压保护装置22(A)可以由n沟道、p沟道或双极二极管的任何组合构成。
下面结合图8-11说明图7所示电路40的工作。在所有这些实例中，电源电压VDD＝Vmax均设定为1V。在图8和图9中，信号s(t)的信号摆幅为2V。
图8示出的情况是：信号序列s(t)在t＝0时以大约0V的低电平开始。节点GNS的信号几乎跟随信号s(t)。它在信号s(t)的下降缘出现峰值，而后几乎回到0V。电路块A、B、C和D在节点IINV处提供电压x(t)，它紧紧跟随输入端IN的信号s(t)。如图8所示，x(t)的最大电压大约为VDD＝1V。边缘稍有点变园。最后，在数字输入级45的输出端OUT的输出信号y(t)是信号s(t)的复制品，最大摆幅被限制在大约VDD＝1V。
图9示出的情况是：信号序列s(t)在t＝0时以大约2V的高电平开始。节点GNS的信号缓慢建立，而后或多或少跟随信号s(t)。电路块A、B、C和D在节点IINV处提供电压x(t)，它在一定的延迟后(在此实例中，延迟大约为250ns，但加电后的第一个脉冲除外)就紧紧跟随输入端IN的信号s(t)。如图9所示，x(t)的最大电压大约为VDD＝1V。边缘稍有点变园。最后，在数字输入级45的输出端OUT的输出信号y(t)是信号s(t)的复制品，最大摆幅被限制在大约VDD＝1V。信号y(t)也被延迟。
图10和11图解说明当信号s(t)的信号摆幅很低时，整个电路40也能充分起作用。在当前实例中，s(t)的信号摆幅维持在低于1V。图10示出的情况是s(t)在t＝0时以低电平开始。图11示出的情况是s(t)在t＝0时以高电平大约1V开始。在这两种情况下，在数字输入级45的输出端OUT的输出信号y(t)是信号s(t)的复制品，最大摆幅被限制在大约VDD＝1V。应当指出，图11中的信号y(t)也被延迟。
此文提出了各种电路，对于给定的制造技术，它们都使数字输入焊盘能承受比晶体管两端最大允许电压高达两倍的电压。按照本发明，可以在不需要以下各项使用标准器件：
-附加的高电压电源域，
-桥接这两个电源域的电平移动器，
-附加的制造加工步骤，以提供能耐受高电压的晶体管。
此外，提供保护元件(A)，当电源电压断开时它吸收破坏性电压。
本方案可用来例如保护CMOS(互补金属氧化物半导体)和BiCMOS(在单一芯片上双极器件与CMOS子电路相组合)。
在附图和说明书中，提出了本发明的优选实施例，虽然用了具体的术语，但本说明使用这些术语是一般和说明性的，绝非为了限制。
Claims (6)
1.一种电路，它包括：
-信号输入端(IN)，用于接收输入信号(s(t))，
-数字输入级(45)，它设计成以电源电压(VDD)工作，所述数字输入级(45)具有输入端(IINV)并包括对晶体管节点上超过电压极限(Vmax)的电压敏感的MOS晶体管，
-电压限制装置(B)，它设置在所述信号输入端(IN)和输入端(IINV)之间，用来限制所述输入端(IINV)的电压，所述电压限制装置(B)包括实现为n沟道MOS晶体管的输入开关(ns)，
-过压保护装置(A)，位于所述信号输入端(IN)，所述过压保护装置(A)包括至少一个晶体管(nz1、nz2、nz3)，所述晶体管(nz1、nz2、nz3)设置成在正常工作期间，所述晶体管(nz1、nz2、nz3)不进入导通状态，以及设置成至少模仿齐纳功能的击穿部分，
其特征在于，
所述输入开关(ns)可由所述输入信号(s(t))的状态来控制，
其中，所述过压保护装置(A)位于所述信号输入端(IN)和所述电源电压(VDD)之间，
其中，所述电路包括用于抗静态电流的保护装置(27)，此装置提供正反馈，将所述输入级(45)的所述输入端(IINV)拉高到电源电压(VDD)，以防止静态电流流过所述输入级(45)的一部分(pil，nil)，其中所述抗静态电流的保护装置(27)包括充当保持晶体管的p型MOS晶体管，
其中，所述电路包括具有至少一个容性元件(Cb)的增速装置(C)，所述增速装置(C)对所述输入开关的通/断动作进行加速，其中，所述容性元件(Cb)的充电取决于从所述输入信号(s(t))导出的信号的状态，使得如果所述输入信号(s(t))为低，则所述容性元件(Cb)就充电到电源电压(VDD)。
2.如权利要求1所述的电路，其特征在于：所述过压保护装置(A)包括多个晶体管和电阻(Rz)，所述多个晶体管被实现为n沟道或p沟道MOS晶体管(nz1、nz2、nz3)、或双极晶体管。
3.如权利要求1或2所述的电路，其特征在于包括位于所述信号输入端(IN)和输入节点(IN0)之间的限流电阻(R1)和位于所述输入节点(IN0)和地之间的输入保护二极管(D1)。
4.如权利要求1所述的电路，其特征在于：所述电压限制装置(B)还包括p沟道MOS晶体管(pp1)，用于控制所述n沟道MOS晶体管(ns)的栅极节点(GNS)的电压。
5.如权利要求1所述的电路，其特征在于：当所述电源电压(VDD)为零时所述过压保护装置(A)吸收破坏性电压。
6.一种采用亚微米制造工艺的根据权利要求1的电路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP02002681 | 2002-02-06 | ||
| EP02002681.1 | 2002-02-06 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1628416A CN1628416A (zh) | 2005-06-15 |
| CN100379152C true CN100379152C (zh) | 2008-04-02 |
Family
ID=27675604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB038032295A Expired - Fee Related CN100379152C (zh) | 2002-02-06 | 2003-01-29 | 抗高压摆动的输入级 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US7135908B2 (zh) |
| EP (1) | EP1474870B1 (zh) |
| JP (1) | JP2006500795A (zh) |
| CN (1) | CN100379152C (zh) |
| AT (1) | ATE396540T1 (zh) |
| AU (1) | AU2003244420A1 (zh) |
| DE (1) | DE60321135D1 (zh) |
| WO (1) | WO2003067761A1 (zh) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080018311A1 (en) * | 2004-06-09 | 2008-01-24 | Masaru Sakai | Level Shift Circuit And Switching Regulator Therewith |
| JP2006294903A (ja) * | 2005-04-12 | 2006-10-26 | Nec Electronics Corp | ヒューズトリミング回路 |
| US7826187B2 (en) * | 2008-04-23 | 2010-11-02 | Himax Technologies Limited | Transient detection circuit |
| CN111276956B (zh) * | 2020-02-14 | 2022-05-31 | 西安微电子技术研究所 | 一种双极型轨对轨运放输入端通用静电保护电路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852540A (en) * | 1997-09-24 | 1998-12-22 | Intel Corporation | Circuit for protecting the input/output stage of a low voltage integrated circuit device from a failure of the internal voltage supply or a difference in the power-up sequencing of supply voltage levels |
| US6181193B1 (en) * | 1999-10-08 | 2001-01-30 | International Business Machines Corporation | Using thick-oxide CMOS devices to interface high voltage integrated circuits |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0748652B2 (ja) * | 1987-07-23 | 1995-05-24 | 三菱電機株式会社 | 半導体回路装置の入力保護装置 |
| JPH088391A (ja) * | 1994-06-17 | 1996-01-12 | Mitsubishi Electric Corp | 半導体回路 |
| US6291288B1 (en) * | 1999-04-15 | 2001-09-18 | United Microelectronics Corp. | Method of fabricating a thin and structurally-undefective dielectric structure for a storage capacitor in dynamic random-access memory |
-
2003
- 2003-01-29 CN CNB038032295A patent/CN100379152C/zh not_active Expired - Fee Related
- 2003-01-29 AT AT03737407T patent/ATE396540T1/de not_active IP Right Cessation
- 2003-01-29 US US10/503,428 patent/US7135908B2/en not_active Expired - Fee Related
- 2003-01-29 AU AU2003244420A patent/AU2003244420A1/en not_active Abandoned
- 2003-01-29 DE DE60321135T patent/DE60321135D1/de not_active Expired - Lifetime
- 2003-01-29 WO PCT/IB2003/000298 patent/WO2003067761A1/en active IP Right Grant
- 2003-01-29 EP EP03737407A patent/EP1474870B1/en not_active Expired - Lifetime
- 2003-01-29 JP JP2003566984A patent/JP2006500795A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5852540A (en) * | 1997-09-24 | 1998-12-22 | Intel Corporation | Circuit for protecting the input/output stage of a low voltage integrated circuit device from a failure of the internal voltage supply or a difference in the power-up sequencing of supply voltage levels |
| US6181193B1 (en) * | 1999-10-08 | 2001-01-30 | International Business Machines Corporation | Using thick-oxide CMOS devices to interface high voltage integrated circuits |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1474870B1 (en) | 2008-05-21 |
| AU2003244420A1 (en) | 2003-09-02 |
| US20050088208A1 (en) | 2005-04-28 |
| WO2003067761A1 (en) | 2003-08-14 |
| EP1474870A1 (en) | 2004-11-10 |
| ATE396540T1 (de) | 2008-06-15 |
| DE60321135D1 (de) | 2008-07-03 |
| US7135908B2 (en) | 2006-11-14 |
| JP2006500795A (ja) | 2006-01-05 |
| CN1628416A (zh) | 2005-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102379554B1 (ko) | 보호 회로 | |
| US5978192A (en) | Schmitt trigger-configured ESD protection circuit | |
| KR101492526B1 (ko) | 과전압 내성을 갖는 통과 게이트 | |
| CN1866740B (zh) | 开放漏极驱动器及包括该开放漏极驱动器的开关电路 | |
| EP1817827B1 (en) | Electrostatic discharge protection power rail clamp with feedback-enhanced triggering and conditioning circuitry | |
| US20020122280A1 (en) | SCR devices with deep-N-well structure for on-chip ESD protection circuits | |
| US10714934B2 (en) | Electrostatic discharge protection device, detection circuit and protection method thereof | |
| US6510033B1 (en) | RC-timer circuit to reduce current leakage in future semiconductor processes | |
| CN101588062B (zh) | 半导体集成电路的保护电路、其驱动方法及系统 | |
| WO2007124079A2 (en) | Esd clamp control by detection of power state | |
| CN1060744A (zh) | 过电流保护装置 | |
| US6882214B2 (en) | Circuit and method for trimming locking of integrated circuits | |
| CN114899809A (zh) | 端口静电释放保护电路、芯片及电子设备 | |
| CN101796639A (zh) | 共栅极连接的高电压瞬变阻断单元 | |
| CN100379152C (zh) | 抗高压摆动的输入级 | |
| EP2223422B1 (en) | Integrated circuit with a dc-dc converter | |
| CN112086946B (zh) | 具有交流检测和直流检测的耐高压钳位电路 | |
| CN211830608U (zh) | 包括具有动态耦合到漏极的本体的nmos晶体管的电路 | |
| US20070019345A1 (en) | Circuit protection system | |
| CN1316706C (zh) | 快速触发的静电保护电路及其方法 | |
| KR19980033221A (ko) | 고전압 허용 3상태 출력 버퍼 | |
| WO2003055070A1 (en) | Low power dual trip point input buffer circuit | |
| CN109995008B (zh) | 主动式涌浪防护结构及其涌浪数字转换器 | |
| DE10348446B4 (de) | Anordnung für eine ESD-Schutzschaltung | |
| CN117917574A (zh) | 检测器电路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| ASS | Succession or assignment of patent right |
Owner name: NXP CO., LTD. Free format text: FORMER OWNER: KONINKLIJKE PHILIPS ELECTRONICS N.V. Effective date: 20070817 |
|
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20070817 Address after: Holland Ian Deho Finn Applicant after: Koninkl Philips Electronics NV Address before: Holland Ian Deho Finn Applicant before: Koninklijke Philips Electronics N.V. |
|
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20080402 Termination date: 20180129 |