CN100361118C - 一种多cpu系统及其控制方法 - Google Patents

Abstract

本发明公开了一种多CPU系统，包括：主CPU、至少一个从CPU、分别与主CPU和各从CPU相连的接口器件，用于与所述系统外部进行通信，所述系统还包括：管理单元，分别耦合于主CPU和各从CPU，用于控制所述从CPU等待所述主CPU初始化完成，使所述从CPU在所述主CPU初始化完成后再进入正常工作状态。本发明还公开了一种多CPU系统控制方法，包括：初始化主CPU，同时禁止各从CPU；当主CPU初始化完成后，使能各从CPU，使系统进入正常工作状态；当通过管理单元检测发现从CPU出现故障时，由管理单元单独复位所述从CPU；当主CPU出现故障时，重新启动所述系统。利用本发明，可以使主CPU对从CPU的工作状态进行控制，协调各CPU系统的运行，提高系统可靠性。

Description

一种多CPU系统及其控制方法

技术领域

本发明涉及通信、电子设备技术领域，具体涉及一种多CPU系统及其控制方法。

背景技术

现今软件工程中比较流行的方法是面向对象的模块化设计，其思想是将复杂的系统划分成任务单一的模块，有利于多人共同开发大规模软件。工控机也大多采用模块化设计，根据工控具体情况可方便地组成应用系统。一个小的应用系统也可用单片机作为可编程器件模块来构成，即将系统划分成任务单一的模块，每个器件模块编程简单，性能可靠，抗干扰性能强，从而大大节省设计和编程时间。

同样，在电信设备中，为了增强单板的处理能力，常常在同一块单板上设计多个CPU，做成一块多CPU处理板。外界通信数据通过接口器件送往各CPU，各CPU独自进行相关业务处理等工作。各从CPU系统和主CPU系统之间是相互独立的，主CPU系统对从CPU系统没有任何控制能力。

如图1所示的多CPU系统，由主处理器CPU0和3个从处理器CPU1、CPU2和CPU3组成。其中，

CPU0是单板的主处理器，控制单板上的接口器件等。单板上电后，CPU0启动，对接口器件进行初始化操作。初始化完成后，CPU0即进入正常工作状态。

从处理器CPU1、CPU2、CPU3没有对接口器件的控制能力。当单板上电后，CPU1、CPU2、CPU3都各自独立启动。此时，由于CPU0尚未完成初始化，CPU1、CPU2、CPU3无法对外通信，因此在CPU0初始化完成前，CPU1、CPU2、CPU3会反复复位。而在这3个从CPU每次复位启动的过程中，都会进行与接口器件之间的物理接口的初始化，由于很多接口器件都对所连接设备的启动时序有较严格的要求，这种多个器件之间随机的初始化过程很难满足该要求。

可见，由于各CPU之间互相不能沟通，主CPU对从CPU的状态不清楚，因此当某从CPU存在可能导致通信链路异常的故障时，无法使其退出服务，从而导致单板上的其他CPU也无法维持正常工作或无法维持正常业务。这种故障状态在总线型互连系统中，例如多个CPU通过UTOPIA(通用测试及操作物理接口)总线互连时，表现尤为明显，即在一块CPU反复复位的情况下，其他CPU的收发会出现误码。

发明内容

本发明的目的是提供一种多CPU系统，以克服现有多CPU系统中各CPU之间不能沟通，从而导致系统可靠性差的缺点。

本发明的另一个目的是提供一种多CPU控制方法，以克服现有技术中主CPU对从CPU不能进行控制的缺点，协调各CPU系统的运行，提高系统可靠性。

本发明提供的技术方案如下：

一种多CPU系统，包括：主CPU、至少一个从CPU、分别与所述主CPU和各从CPU相连的接口器件，用于与所述系统外部进行通信，还包括：

管理单元，分别耦合于所述主CPU和各从CPU，用于控制所述从CPU等待所述主CPU初始化完成，使所述从CPU在所述主CPU初始化完成后再进入正常工作状态。

可选地，所述管理单元具体包括：

控制逻辑单元，分别耦合于所述主CPU和各从CPU，用于在所述主CPU初始化完成前，禁止所述从CPU进行复位启动，在所述主CPU初始化完成后触发所述从CPU进行复位启动，使所述从CPU进入正常工作状态；所述主CPU与所述控制逻辑单元之间的接口为微处理器接口；所述控制逻辑单元通过复位信号对各从CPU进行复位操作。

看门狗和复位电路，分别耦合于所述主CPU和所述控制逻辑单元，用于对所述主CPU进行复位并且通过所述控制逻辑单元对各从CPU进行复位控制。

可选地，所述管理单元具体包括：

通信逻辑单元，分别耦合于所述主CPU和各从CPU，用于在所述主CPU初始化完成前，使所述从CPU处于等待状态，在所述主CPU初始化完成后，使所述从CPU进入正常工作状态；所述主CPU通过微处理器接口与所述通信逻辑单元进行通信；所述通信逻辑单元通过微处理器接口与各从CPU进行通信。

看门狗和复位电路，分别耦合于所述主CPU和各从CPU，用于对所述主CPU和各从CPU进行单独复位。

一种多CPU系统控制方法，所述系统包括：主CPU、至少一个从CPU、分别与主CPU和各从CPU相连的接口器件，用于与所述系统外部进行通信，其特征在于，所述方法包括步骤：

A、初始化所述主CPU，同时禁止各从CPU；

B、当所述主CPU初始化完成后，使能各从CPU，使所述系统进入正常工作状态；

C、当通过管理单元检测发现所述从CPU出现故障时，由管理单元单独复位所述从CPU；

D、当所述主CPU出现故障时，重新启动所述系统。

优选地，所述方法还包括：

所述主CPU定时检测各从CPU的工作状态；

当检测到所述从CPU进入复位状态时，控制所述从CPU进行复位操作。

优选地，所述方法还包括：

当所述主CPU在预定时间内连续检测到所述从CPU处于复位状态，将所述从CPU置于禁止状态。

可选地，当通过管理单元检测发现所述从CPU出现故障时，通过看门狗和复位电路单独复位所述从CPU。

由以上本发明提供的技术方案可以看出，本发明在现有多CPU系统基础上，增加了主CPU对从CPU的控制功能，通过系统管理总线来控制各运行的CPU的上下电、复位等，或者通过逻辑MPI接口通信来协调各CPU之间的操作，使从CPU在主CPU初始化完成后才开始时工作，不会发生反复复位的状况；并且主CPU可以随时对从CPU当前状态进行检测，当系统运行中从CPU出现连续多次复位时，采取相应措施，不再使其进行复位启动，减少了对其他CPU系统的影响，提高了系统运行的可靠性。

附图说明

图1是现有多CPU系统加载示意图；

图2a是总线互连型多CPU系统示意图；

图2b是点对点多CPU系统示意图；

图2c是星形多CPU系统示意图；

图3是本发明系统原理框图；

图4是本发明系统第一实施例原理框图；

图5是本发明系统第二实施例原理框图；

图6是本发明方法的实现流程图。

具体实施方式

本发明的核心在于在多CPU系统中，增加主CPU对各从CPU的控制功能，通过系统管理总线来控制各运行的CPU的上下电、复位等，或者通过逻辑MPI(微处理器接口)接口通信来协调各CPU之间的操作，并且主CPU可以随时对从CPU当前状态进行检测，当从CPU出现连续多次复位时，采取相应措施，不再使其进行复位启动，减少了对其他CPU系统的影响，提高了系统运行的可靠性。

本技术领域人员知道，多CPU系统可以有多种连接方式，比如：总线互连方式、点对点互连和星形互连等。

如图2a所示总线互连型多CPU系统，比如，ATM(异步传输模式)的UTOPIA II(Universal Test&Operations PHY Interface for ATM，ATM通用测试和操作物理接口)总线，一个总线上可以挂接一个UTOPIA主设备和多个UTOPIA从设备。

如图2b所示点对点互连情况，是指两个设备直接对接，例如以太网接口的MAC(媒体接入控制)器件和PHY(物理层)器件之间的接口，相互之间是一一对接，不存在其他设备。

如图2c所示星形互连情况，一个中心设备的多个端口分别和从设备的端口相连，例如，以太网的Lanswitch(局域网交换机)和各个以太网网卡之间的连接关系。各个连接之间都是独立的，不存在相互之间的影响。

对这些不同的连接方式，都可以通过本发明增加主设备对各从设备的控制，协调各设备之间的工作状态。

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和实施方式对本发明作进一步的详细说明。

参照图3所示本发明系统原理框图：主处理器CPU0除了对自己的外设进行管理之外，还通过管理单元S1管理其他从处理器：CPU1、CPU2和CPU3的运行，接口器件S2用于与系统外部进行通信，接收系统外部数据流，并通过数据总线将该数据流发送给相应的处理器；或者将各处理器与外部交互的数据流发到数据总线上。各处理器与接口器件独立进行数据交互。

各从处理器的复位管脚由主处理器CPU0来管理，而不是由上电来直接复位启动。主处理器CPU0在上电启动过程中，通过管理单元S1将各从处理器的复位管脚直接拉到复位状态，直到主处理器CPU0完成一系列的外设初始化和设置操作后，才使各从处理器启动。

参照图4，图4是本发明系统第一实施例原理框图：

控制逻辑单元S11分别与主处理器CPU0和各从处理器相连，用于根据主处理器CPU0的命令对各从处理器进行复位操作；

看门狗和复位电路S12分别与主处理器CPU0和控制逻辑单元S11相连，用于对主处理器CPU0和各从处理器进行复位，对各从处理器的复位是通过控制逻辑单元S11来完成的，具体操作是根据看门狗和复位电路S12提供的复位信号执行对各从CPU的复位操作。

主处理器CPU0通过MPI(微处理器接口)接口与控制逻辑单元S11进行通信，完成对各从处理器运行状态的管理操作。

本技术领域人员知道，MPI接口是处理器操作相连接器件的基本接口，包括：数据线、地址线和控制线，其功能包括对某个地址写数据，从某个地址读数据，响应输入中断信号等。通过MPI接口，主处理器CPU0可以将命令写入控制逻辑单元S11的寄存器中，控制逻辑单元根据该寄存器的内容对各从处理器进行控制；同样，主处理器CPU0通过该接口可以得到其他从处理器的工作状态。

本发明系统的工作过程如下：

1、单板上电启动时，单板看门狗和复位电路首先触发CPU0的上电启动，CPU1、CPU2、CPU3的复位电路由控制逻辑单元控制，这时不给出复位信号，这3个CPU均处于未启动状态；

2、当CPU0初始化完成后，通过MPI接口控制控制逻辑单元，使控制逻辑单元向所需要启动的从处理器下发复位信号，触发CPU1、CPU2、CPU3的复位启动，使各从处理器进入正常工作状态；

3、在系统运行过程中，CPU0定时向看门狗和复位电路发送喂狗信号。当CPU0发生故障需要复位时，CPU0停止喂狗操作，看门狗和复位电路在超时后发出复位信号，该复位信号同时发送给CPU0和控制逻辑单元，CPU0完成复位操作，而控制逻辑则将CPU1、CPU2、CPU3重新拉到复位状态，等待CPU0初始化完成后，再使能CPU1、CPU2、CPU3；

4、控制逻辑对CPU1、CPU2、CPU3分别提供看门狗功能，这3个CPU的软件均进行定时喂狗操作，当某一CPU运行出现问题，软件无法进行喂狗时，控制逻辑看门狗定时器超时，则进行将该CPU拉到复位状态的操作，将该CPU置于DISABLE(禁止)状态，隔绝其对接口器件的访问；同时，将发生故障的CPU写入对应的寄存器；

5、CPU0通过MPI接口对控制逻辑单元进行查询(定时或随时)，读取各从处理器对应的寄存器，从而得到各从处理器当前的状态：处于工作状态还是复位状态。当在CPU0正常工作时检测到某一从CPU进入复位态，则向控制逻辑单元发出对该从CPU的复位信号，由控制逻辑单元对该从CPU进行复位重起操作；

6、如果CPU0在指定时间段内连续检测到多次某一从CPU的复位重起操作(例如连续检测到超过5次复位的时间小于1分钟)，则判定该从CPU存在故障，可以自动将该从CPU退出服务，比如通过控制逻辑单元将该CPU拉到复位状态，不再对其进行复位重起操作，避免该从CPU反复复位重起对接口器件和系统造成影响。

可见，在该实施例中，主处理器CPU0复位时，通过控制逻辑将从CPU拉死，从CPU软件不会运行。

参照图5，图5是本发明系统第二实施例原理框图：

通信逻辑单元S21分别与主处理器CPU0和各从处理器相连，用于根据主处理器CPU0的命令控制各从CPU的工作状态，看门狗和复位电路S12分别与主处理器CPU0和各从处理器相连，用于对主处理器CPU0和各从处理器进行单独复位，即各处理器之间的复位信号是独立的。

主处理器CPU0通过MPI接口与通信逻辑单元S21进行通信，完成对各从处理器运行状态的管理操作，同样，通信逻辑单元S21与各从处理器之间的通信也是通过MPI接口进行的。

本发明系统的工作过程如下：

1、单板上电启动时，单板看门狗和复位电路首先触发CPU0的上电启动，这时，对CPU1、CPU2、CPU3也同时给出复位信号，这3个CPU也同时进入启动状态；

2、在通信逻辑单元中，对于每一个从CPU，都定义了一个通信控制位CS_bit，用来实现CPU0和CPU1、CPU2、CPU3之间的通信，对应于CPU1、CPU2、CPU3分别为CS_bit1、CS_bit2、CS_bit3。当某一从CPU复位启动时，该从CPU首先通过MPI接口将其对应的CS_bit置为0，然后该从CPU在启动过程中读取该CS_bit，如果其始终为0，则该从CPU不向下运行；

3、主处理器CPU0通过MPI接口定时从通信逻辑单元中读取各从CPU的CS_bit位，当该位为0时，则CPU0知道该从CPU发生了一次复位。CPU0将该位写为1，则对应的从CPU可以向下运行。如果CPU0不改写该位，则该从CPU始终处于等待状态，不向下运行。

4、在系统运行过程中，CPU0和各从CPU分别定时向看门狗和复位电路发送喂狗信号。当CPU0发生故障需要复位时，CPU0停止喂狗操作，看门狗和复位电路在超时后向CPU0发出复位信号，同时也向其他从CPU发出复位信号，使各CPU复位重起。同时通信逻辑单元也被复位，通信逻辑单元中对各从CPU的控制位CS_bit都被清为0，这样各从CPU在启动后就处于等待其对应的CS_bit改变的运行状态，这时不会进行对接口器件的访问。等CPU0完成复位及必要的初始化后，修改对应的从CPU的CS_bit，使得该从CPU可以向下运行。

5、当CPU1、CPU2、CPU3中的某一个发生故障时，看门狗和复位电路在超时后向该从CPU发出复位信号，触发该从CPU的复位启动。该从CPU复位时，首先将对应的CS_bit置为0，然后等待CPU0将该位改写后，进入后续正常工作状态；

6、CPU0通过MPI接口读取通信逻辑单元中各从CPU对应的CS_bit，从而获取各从CPU的状态。CPU0可以通过改写CS_bit来允许对应的从CPU进行后续操作。

7、如果CPU0在指定时间段内连续检测到多次某一从CPU的复位重起操作(例如连续检测到超过5次复位的时间小于1分钟)，则判定该从CPU存在故障，可以自动将该从CPU退出服务。从CPU启动时需要从通信逻辑单元中读取控制信息，通过该控制信息确定CPU是否向下运行。该控制信息在上电和看门狗超时复位时为不向下运行，CPU0可以通过MPI接口将其改为向下运行，如果主CPU希望其退出服务，则不将该控制字写为向下运行即可。不再对其进行复位重起操作，避免该从CPU反复复位重起对接口器件和系统造成影响。

可见，在该实施例中从CPU是完全复位的，软件会在复位后开始运行，只是软件运行过程中需要获取通信逻辑单元中从CPU对应的寄存器的状态，允许向下走才会向下走，否则处于一个循环等待状态。

在上述实施例中，主要以总线型互连多CPU系统为例对本发明作了详细的描述，本发明同样适用于其他互连型系统。

参照图6，图6示出了本发明方法的实现流程：

首先，在步骤601：系统启动时，初始化主CPU，同时禁止各从CPU。

步骤602：当主CPU初始化完成后，使能各从CPU，使系统进入正常工作状态。

步骤603：当从CPU出现故障时，单独复位该从CPU。

比如，通过看门狗和复位电路单独复位从CPU；或者当该从CPU出现故障时，通过控制逻辑将其置为禁止状态。

步骤604：当主CPU出现故障时，重新启动该系统。

可以通过看门狗和复位电路单独对主CPU进行监控。本技术领域人员知道，看门狗电路其实是一个独立的定时器，有一个定时器控制寄存器，可以设定时间(开狗)，到达时间后要置位(喂狗)，即向看门狗电路发送喂狗信号，如果在设定时间内没有收到喂狗信号，则认为是程序跑飞或死锁，此时，就会发出复位指令，指示被监控的CPU复位。

在本发明方法中，还可以通过主CPU定时检测各从CPU的工作状态，比如，通过控制逻辑监测并记录各从CPU的工作状态，而主CPU通过MPI接口向控制逻辑定时查询，获得各从CPU的实际工作状态，从而决定对该从CPU的管理操作。

当检测到某从CPU进入复位状态时，控制该从CPU进行复位操作。如果主CPU在预定时间内连续检测到该从CPU处于复位状态，则判断该从CPU存在故障，此时可以通过控制逻辑将该从CPU置于禁止状态：向控制逻辑发送禁止该CPU的命令，控制逻辑根据该命令对被禁止的从CPU进行操作。比如，通过将复位信号始终拉低，不变高。

虽然通过实施例描绘了本发明，本领域普通技术人员知道，本发明有许多变形和变化而不脱离本发明的精神，希望所附的权利要求包括这些变形和变化而不脱离本发明的精神。

Claims (11)

1、一种多CPU系统，包括：主CPU、至少一个从CPU、分别与所述主CPU和各从CPU相连的接口器件，用于与所述系统外部进行通信，

其特征在于，所述系统还包括：

管理单元，分别耦合于所述主CPU和各从CPU，用于控制所述从CPU等待所述主CPU初始化完成，使所述从CPU在所述主CPU初始化完成后再进入正常工作状态。

2、根据权利要求1所述的多CPU系统，其特征在于，所述管理单元具体包括：

控制逻辑单元，分别耦合于所述主CPU和各从CPU，用于在所述主CPU初始化完成前，禁止所述从CPU进行复位启动，在所述主CPU初始化完成后触发所述从CPU进行复位启动，使所述从CPU进入正常工作状态；

看门狗和复位电路，分别耦合于所述主CPU和所述控制逻辑单元，用于对所述主CPU进行复位并且通过所述控制逻辑单元对各从CPU进行复位控制。

3、根据权利要求2所述的多CPU系统，其特征在于，所述主CPU与所述控制逻辑单元之间的接口为微处理器接口。

4、根据权利要求2所述的多CPU系统，其特征在于，所述控制逻辑单元通过复位信号对各从CPU进行复位操作。

5、根据权利要求1所述的多CPU系统，其特征在于，所述管理单元具体包括：

通信逻辑单元，分别耦合于所述主CPU和各从CPU，用于在所述主CPU初始化完成前，使所述从CPU处于等待状态，在所述主CPU初始化完成后，使所述从CPU进入正常工作状态；

看门狗和复位电路，分别耦合于所述主CPU和各从CPU，用于对所述主CPU和各从CPU进行单独复位。

6、根据权利要求5所述的多CPU系统，其特征在于，所述主CPU通过微处理器接口与所述通信逻辑单元进行通信。

7、根据权利要求5所述的多CPU系统，其特征在于，所述通信逻辑单元通过微处理器接口与各从CPU进行通信。

8、一种多CPU系统控制方法，所述系统包括：主CPU、至少一个从CPU、分别与主CPU和各从CPU相连的接口器件，用于与所述系统外部进行通信，其特征在于，所述方法包括步骤：

A、初始化所述主CPU，同时禁止各从CPU；

B、当所述主CPU初始化完成后，使能各从CPU，使所述系统进入正常工作状态；

C、当通过管理单元检测发现所述从CPU出现故障时，由管理单元单独复位所述从CPU；

D、当所述主CPU出现故障时，重新启动所述系统。

9、根据权利要求8所述的多CPU系统控制方法，其特征在于，所述方法还包括：

所述主CPU定时检测各从CPU的工作状态；

当检测到所述从CPU进入复位状态时，控制所述从CPU进行复位操作。

10、根据权利要求9所述的多CPU系统控制方法，其特征在于，所述方法还包括：

当所述主CPU在预定时间内连续检测到所述从CPU处于复位状态，将所述从CPU置于禁止状态。

11、根据权利要求8至10任一项所述的多CPU系统控制方法，其特征在于，所述步骤C具体为：当通过管理单元检测发现所述从CPU出现故障时，通过看门狗和复位电路单独复位所述从CPU。

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