CN100345130C - 用于器件间通信的多通道接口 - Google Patents

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Abstract

公开和要求了一种通信接口。通信接口包括能耦合到总线的总线接口和耦合到总线接口的多个发送通道。发送控制模块耦合到多个发送通道，多个接收通道耦合到总线接口。接收控制块耦合到多个接收控制通道。

Description

用于器件间通信的多通道接口
发明领域
本发明总的涉及器件间的通信，更具体地涉及用于器件、电路、半导体芯片等之间通信的多通道接口。
背景信息
电子系统和器件被要求在更短的时间周期中执行更多的功能。这样的电子系统和器件包括多个半导体芯片、电路等。半导体芯片或电路通常要求互相通信以执行特定的操作或功能。为了完成这些通信，需要多通信链路或导体以互连这些半导体芯片或电路。这些电连接会占用相当大的衬底面积，还会要求每一块芯片上的很多引脚用于芯片间通信。也许还需要复杂的软件来实现芯片间或电路的通信，以及将数据信号或信息精确地引导或寻址到各种各样的元件以执行特定的功能或操作。
因此，基于上述原因，以及通过阅读和理解本说明书将变得显而易见的其它原因，存在对于减少芯片间连接和每个芯片上的引脚数量的多通道通信接口的需要。此外，存在对于简化用于实现功能所需的软件并减少开销同时也可以依据设计约束可按比例地提供更多或较少的通信通道的多通道通信接口的需要。
附图简述
图1是依据本发明的电子系统的示意框图。
图2是依据本发明的另一电子系统的示意框图。
图3是依据本发明的实施方式的通信接口的示意框图。
图4是依据本发明的另一实施方式的通信接口的示意框图。
图5是通信接口的示意框图，说明了依据本发明的可以用以向其它芯片或器件发送数据的控制寄存器的示例。
图6是依据本发明的对于通道状态寄存器的位设计和位定义示例的表。
图7是依据本发明的对于通道配置寄存器的位设计和位定义示例的表。
图8是依据本发明的对于接口中断识别寄存器的位设计和位定义示例的表。
图9是通信接口的示意框图，说明了依据本发明的可以用以从其它芯片或器件接收数据的控制寄存器的示例。
图10是通信接口的示意框图，说明了依据本发明的可以用以发送或接收通用输入/输出(GPIO)信号或数据的控制寄存器的示例。
图11是依据本发明的通过不同的通信链路或引脚耦合的源通信接口和目标通信接口的示意框图。
图12是说明依据本发明的用于通信接口的通道分配示例的表。
图13是依据本发明的在源通信接口和目标通信接口之间发送消息或数据的信号波形示例。
图14是依据本发明的在源通信接口和目标通信接口之间选择新的通道发送数据的信号波形示例。
图15是说明依据本发明的消息流程控制的一个示例。
图16是依据本发明的在半导体芯片或器件之间发送数据的方法示例的流程图。
优选实施方式描述
在以下优选实施方式的详细描述中，参考形成其一部分的附图，其中通过描述可以实现本发明的具体实施方式进行示出。可以理解，可以应用其它实施方案，并可以做出结构上的修改而不偏离本发明所涉及的范围。
图1是依据本发明的实施方式的电子系统100的的示意框图。此电子系统100包括互相通信的至少两个半导体芯片102a和102b、器件或电路。电子系统100可以包括另外的半导体芯片、器件或电路102c和102d。电子系统100也可以被形成为单个芯片，电路或器件102可以是片上硅模块。例如，半导体芯片102a和102c可以是处理器，诸如中央处理单元(CPU)、数字信号处理器(DSP)等，半导体芯片102b和102d可以是存储器件、外围设备等。芯片102a和102c耦合到诸如处理器总线或外围总线的内部总线110，内部总线110耦合到第一通信接口112或多通道接口用于在芯片102a、102b、102c和102d之间通信。第一通信接口112可以是任意不同类型芯片间的通信接口，或者可以是用于多媒体处理器和基带芯片之间通信的宽带到多媒体(BB-MM)接口。第一通信接口112通过多个向外或输出链路或引脚连接116和多个向内或输入链路或引脚连接118，电耦合到第二通信接口114。来自第一通信接口112的输出链路或引脚116是到第二通信接口114的输入链路，到第一通信接口112的输入链路118是来自第二通信接口114的输出链路。如果有一个以上的芯片102耦合到第二通信接口114，则第二通信接口114电耦合到内部总线120上，总线120电耦合到半导体芯片102b和102d。
图2是依据本发明的另一实施方式的电子系统200的示意框图。在电子系统200中，芯片102a和102c(图1)至少其中一个可以是耦合到被称为处理器总线的总线204上的存储器件等。处理器总线204可以耦合到直接存储器存取(DMA)控制器208。直接存储器存取允许对存储器芯片102a直接写或者读。DMA控制器208可以通过被称为外围总线的内部总线110耦合到第一通信接口112上。类似地，第二通信接口114可以通过外围或内部总线120耦合到第二DMA控制器214上，第二DMA控制器214可以耦合到可以是处理器等的芯片102b上。芯片102b通过处理器总线220耦合到DMA控制器214。该电子系统200可以包括至少一个第二处理器芯片102d或通过处理器总线220耦合到DMA控制器214的另外器件。通信接口112和114可以是在任意类型芯片间通信的通信接口，或是BB-MM接口。
图3是依据本发明的实施方式的第一通信接口112的示意框图。第二通信接口114可以和第一通信接口112相同。第一通信接口112可以包括耦合到内部总线110的总线接口300。总线接口300包括多个发送控制寄存器302和多个接收控制寄存器304。多个发送控制寄存器302耦合到多个发送通道306。多个发送通道306可以也包括一个或更多的虚拟通用输入/输出(GPIO)通道307。多个发送通道306和虚拟GPIO通道307耦合到发送(TX)控制块308。发送控制块308的输出是输出链路或引脚116。接收控制寄存器304耦合到多个接收通道310。接收通道310耦合到接收(RX)控制块312。每一个发送通道306可以包括发送先进先出(FIFO)314类型缓冲器或存储器件，每一个接收通道310可以包括接收FIFO316。GPIO通道307也可以包括发送先进先出(FIFO)314类型缓冲器或存储器件。
依据本发明的实施方式，发送控制块308可以包括链路控制器318和通道判定器320。通道判定器320确定多个发送通道306中哪一个接下来被激活或被选中以发送数据。正如以下的详细描述，这可以是多个数据通道、虚拟通用输入/输出(GPIO)通道307或是消息流程控制(MFC)通道其中一个。有可能，发送通道306由于某些原因处于“等待”状态因此不能发送数据，通道判定器320将当前被激活的发送通道306的通道号以及来自每一个发送通道306或发送FIFO 314的指示它们是否包括任何待发送的数据的信息用作输入。通道判定器320输出下一个将被激活用于发送数据的发送通道306或FIFO 314的通道号。
链路控制器318通过被选择的其中一个输出链路或引脚116，从有效的发送通道306或FIFO 314、或从虚拟GPIO通道307发送数据。当输出链路116空闲时，或是链路控制器318通过选中的输出链路116完成一批数据的发送时，链路控制器318运用通道判定器320产生的通道号来决定下一次切换到或选择多个发送通道306中的哪一个。在切换到一个新的发送通道306之后，链路控制器318将再次通过被选择的其中一个输出链路或是引脚116发送数据。值得注意的是，链路控制器318和通道判定器320可以通过软件来实现。
接收控制块312可以包括状态机322，状态机存储当前有效接收通道306或FIFO 316的通道号、已经被发送的当前字节中的数据位数和已经被接收的当前字节中的数据位本身。运用这些信息，状态机322将在接收一个完整的数据字节后将每一字节写到正确的接收通道310或接收FIFO 316中。状态机322也可以通过软件来实现。
依据本发明的实施方式，通信接口112可以包括电源管理单元324。电源管理单元324可以被包含在总线接口300中，也可以在总线接口300之外部。电源管理单元324可以耦合到多个发送通道306、多个接收通道310、发送和接收控制块308和312、以及半导体芯片102(图1和2)。电源管理单元324有助于将系统200的部件设置到空闲状态或睡眠状态或模式以保存能量，如以下的详细说明所述。在进入睡眠模式之前，可以执行软件交握。例如，部件可以引起睡眠请求消息被发送、接收一个同意的响应然后进入睡眠模式。发送和接收这些消息能够通过运用任何通道306或307以及关联的控制寄存器302来执行。在发送睡眠请求消息之前，请求芯片102应该发送它在任一发送通道306或FIFO 314中的所有数据或消息以终止输出活动。在对睡眠消息作出同意的响应之前，接收芯片102应该接收指向它的所有消息、或是清空包括对于接收芯片102的消息的任一接收通道310或FIFO 316，并终止所有的接收活动。一旦请求芯片102接收到同意睡眠的响应，它就能安全的进入睡眠模式。
如果需要唤醒芯片102，可以在不通知其它的芯片102的情况下唤醒它。然而，建议唤醒的芯片通过任一通道306或307发送一个消息以标志它已经被唤醒。
图4是通信接口112的示意框图，说明了依据本发明另一实施方式的发送控制块308和接收控制块312的示例。发送控制块308可以包括耦合到多个发送通道306的多路复用器或mux 400。多路复用器400耦合到一个并行输入串行输出(PISO)转换器402上。PISO转换器402耦合到通道选择器404和控制逻辑电路406。通道选择器404和控制逻辑电路406每个都耦合到同时和PISO转换器402相耦合的通道寄存器408上。通道选择器404和控制逻辑电路406也连接到通道配置寄存器410和通道状态寄存器412。通道配置寄存器410和通道状态寄存器412可以被包括作为发送控制寄存器302(图3)的一部分并被包含在总线接口300中。通道配置寄存器410可以关联每一发送通道306和每一接收通道310，并提供关于特定发送通道306或接收通道310的信息，诸如所选择服务的类型(DMA、中断)、门限电平、消息流程控制的类型等。通道状态寄存器412也可关联每一发送通道306和每一接收通道310，并提供关于通道306或310的信息，诸如通道306或310或FIFO 314或316是否处于“等待”状态、是空的还是满的、以及空或者满的程度和数量、或是FIFO 314或316中是否有任何数据。
在工作中，通道选择器404决定哪一发送通道306下一次将被选中或是被激活。被选中的发送通道306可以是如下面将更详细描述的数据通道、虚拟GPIO通道307或消息流程控制(MFC)通道。通道选择器404使用来自通道配置寄存器410的配置数据和通道状态寄存器412的状态数据作为输入来决定或选择下一个将被激活以发送数据或信息的发送通道306。通道选择器404提供将被选择或激活的下一个发送通道306和相应的接收通道310的通道号作为输出。通道选择器404响应于来自通道配置寄存器410和通道状态寄存器412中的配置数据和状态数据，确定哪一个发送通道306已经准备好将被激活。例如，其FIFO 314中没有数据或处于等待状态的发送通道306就没有准备好被激活。可以运用预先确定的算法来决定将被激活以发送其FIFO 314中所包含数据的下一个发送通道306。可以使用任一算法来从准备好的发送通道306中选择下一个发送通道306。例如，可以运用循环(roundrobin)型算法或选择方法。
控制逻辑电路406决定何时一个新的发送通道306将被激活。当控制逻辑电路406决定一个新的通道306将被激活或选择时，控制逻辑电路406将产生一个选通(STB)信号414，并通过输出选通链路415将该选通信号414发送到其它接收或目标通信接口114(图2)。STB信号414也引起来自通道选择器404的新的发送通道号被通道寄存器408进行存储。通道寄存器408将这个新发送通道号通信给PISO转换器402、控制逻辑电路406和多路复用器400。PISO转换器402也通过输出链路或引脚116或数据(DAT)链路向其它的接收或是目标通信接口114发送该新通道号。
多路复用器400使用当前被激活的通道号作为多路复用器400的选择位，从而多路复用来自多个发送通道306或FIFO 314中的当前被选择或激活的其中一个中的数据信号或消息。数据通过多路复用器400传输到PISO转换器402，或者PISO转换器402读入数据以及通道寄存器408中的将被激活的发送通道306的通道号，以响应于被通道寄存器408和PISO转换器402接收到的STB信号414。PISO转换器402将从发送FIFO 314中读入的并行数据转换成串行位数据流或通过输出链路或引脚116发送的数据信号(DAT)413。输出链路或引脚116对应于接收或目标通信接口114的输入链路或引脚118。PISO转换器402也串行化并发送以数据流DAT 413被激活的新通道号。
接收控制块312包括一个耦合到输入链路或引脚118的串行输入并行输出(SIPO)转换器416。SIPO转换器416耦合到去复用器418和通道寄存器420。通道寄存器420耦合到一个去复用器418和控制逻辑电路422。去复用器418耦合到多个接收通道310，而控制逻辑电路422耦合到另一个通道配置寄存器410和另一个通道状态寄存器412，其可以被包括作为接收控制寄存器304的一部分并被包含在总线接口300中。在工作中，SIPO转换器416连续地将输入链路或引脚118上的数据流DAT信号413由串行数据转换成并行数据。该数据被传输到通道寄存器420和去复用器418。通道寄存器420响应于选通链路415上的STB信号414，存储已并行化的输入数据。STB信号414指示被选择或激活的新的发送通道306和新的对应的接收通道310。控制逻辑电路422也接收STB信号414和将被选择的新的接收通道310的通道号。
如果来自接收通道配置寄存器410和接收通道状态寄存器412的配置和状态数据指示新的接收通道310或FIFO 316是满的、被禁用或是其它不能接收数据的情况，则接收控制逻辑电路422可以通过“等待”链路424向发送控制块308的发送控制逻辑电路406发送“等待”信号423。当SIPO转换器416已接收到全部或完整的数据字节时，控制逻辑电路422也将产生并向去复用器418发送一个“写选通”信号425。去复用器418响应通道寄存器420中的通道号而选择正确的接收通道310。来自SIPO转换器416的并行化数据将响应于“写选通”信号425而被写入到接收FIFO316中选中的一个。
图5是通信接口112的示意框图，说明了依据本发明的实施方式的可以用以向其它芯片102或器件发送信号或数据的控制寄存器302(图3)的示例。尽管控制寄存器302可以放置在总线接口300以外或是独立于总线接口300，控制寄存器302示出为形成了总线接口300的至少一部分。控制寄存器302可以包括接口模式寄存器502、与每一通道306相关联的发送FIFO寄存器504、如前面参考图4所讨论的与每一通道306相关联的通道状态寄存器412、与每一通道306相关联的消息结束(EOM)寄存器508、如前面参考图4所讨论的与每一通道306相关联的通道配置寄存器410、接口中断识别(ID)寄存器512、发送频率选择寄存器514、等待计数寄存器516、时钟终止时间寄存器518和接口宽度寄存器520。
接口模式寄存器502可以耦合至芯片102，芯片102可以是处理器芯片、存储器件或其它器件。通信接口112可以在诸如标准模式、遗留模式或其它模式的不同模式下工作。接口模式寄存器502控制通信接口112将工作在哪种模式下。
发送FIFO寄存器504从芯片102向相关联的发送通道306或FIFO314写数据。在发送通道306或FIFO 314下降到低于通道配置寄存器410中定义的门限值后，发送FIFO 504可以被访问。发送FIFO 504可以在中断或轮询信号后由处理器、存储器或其它类型的芯片102直接访问，或者通过直接存储器存取(DMA)被访问。如果要传输多个字节的消息，则这些字节可以按照从低位到高位的顺序或最低位数字在先的顺序排列。
通道状态寄存器412耦合到发送通道306和发送控制块308。图6说明了通道状态寄存器412的位设计和位定义的一个示例。图6所示的通道状态寄存器的位设计可以用于发送通道306或接收通道310。通道状态寄存器412可以包括以下信息：接收通道310是否接收了消息结束(EOM)信号602；接收通道或FIFO 310或发送通道或FIFO 306是否处于等待状态；接收FIFO 310或发送FIFO 306是满还是空606和608、以及接收FIFO 310或发送FIFO 306中的数据610的字节数。
回过头参考图5，EMO寄存器508耦合到相应的发送通道306或FIFO 314并指示全部或完整的消息已写入相应的发送FIFO 314。
如前面所讨论的，通道配置寄存器410耦合到发送通道306和发送控制模块308。图7说明了通道配置寄存器410的位设计和位定义的示例。图7所示的通道配置状态寄存器位设计可以被用于发送通道306或接收通道310。通道配置寄存器410可以包括如下信息：先前的描述符链结束(EOC)服务是否被选择702，也就是说，在消息结束被读取之前是否能够中断该消息；被选择的接收或发送FIFO服务的类型，DMA或中断704；接收或发送FIFO服务门限706；发送和接收流程控制、直接流程控制(DFC)或消息流程控制(MFC)708和710；以及相关联的接收FIFO 316或相关联的发送FIFO 314是否被启动以接收或发送消息或数据712。
回过头参考图5，接口中断ID寄存器512可以耦合到芯片102和发送控制块308。图8说明了接口中断ID寄存器512的位设计和位定义的示例。当发送FIFO 314或接收FIFO 316达到由其相应的通道配置寄存器410设定的门限值时、当接收到消息结束(EOM)时、或者在读到消息结束之前到达DMA描述符链时，可以产生中断。有必要在通道的先前DMA结束上产生中断，以便通知处理器型芯片102不正确的DMA编程。如图8所示，每一个中断类型在接口中断ID寄存器512中有与之相关联的位。当发生接口中断时，在接口中断ID寄存器512中设置相应的位。
回过头参考图5，发送频率选择寄存器514、等待计数寄存器516、时钟终止时间寄存器518和接口宽度寄存器520每一个可以耦合在芯片102和发送控制模块308之间。发送频率选择寄存器514选择输出链路116的时钟速度。等待计数寄存器516决定在重新尝试向发送了等待信号423(图4)的接收通道310发送前，发送控制块308将等待的时间(以发送时钟周期)。每一个发送通道306都有独立的等待计数寄存器516，其计数在向导致等待信号423将被发送的接收通道310再次发送之前接收到等待信号423之后的时间。时钟终止时间寄存器518决定在输出链路116变成空闲后时钟信号将终止转换的时间(以发送时钟周期)。值得注意的是只有当需要的时候，时钟信号才会由本发明的接口112和114产生。接口宽度寄存器520规定了第一通信接口112将通过其向第二通信接口114同时发送的数据链路116的宽度或数量。
图9是第一通信接口112的示意框图，说明了依据本发明的实施方式可以用以从第二通信接口114接收数据的控制寄存器304的示例。图9中所示的控制寄存器304作为总线接口300的一部分，但可以被分开放置在总线接口300之外。控制寄存器304可以包括接口模式寄存器502、与每一接收通道310相关联的接收FIFO 600、与每一接收通道310相关联的通道状态寄存器412、与每一接收通道310相关联的消息结束(EOM)寄存器508、与每一接收通道310相关联的通道启动门限寄存器602、与每一接收通道310相关联的通道终止门限寄存器604、接口中断ID寄存器512、唤醒寄存器606、与每一接收通道310相关联的通道配置寄存器410和接口宽度寄存器520。接口模式寄存器502、通道状态寄存器412、EOM寄存器508、接口中断ID寄存器512、通道配置寄存器410和接口宽度寄存器520与先前参考图4和5描述的有关寄存器相同或相似。
接收FIFO寄存器600耦合在相关联的接收通道310或FIFO 316和芯片102之间以接收数据。接收FIFO寄存器600从接收通道310或FIFO 316中相关联的一个中读取数据。当发生多字节数据传输的时候，字节可以按照从低位到高位的顺序排列。当接收数据是由相关联的接收FIFO寄存器600从接收FIFO 316读取的时候，数据可以从接收FIFO 316中移除。通常，在接收FIFO 316超出在通道配置寄存器410中定义的其门限值之后、或者当接口112接收到EOM消息或信号的时候，接收FIFO寄存器600可以被访问。接收FIFO寄存器600也可以在中断或是轮询信号后被芯片102直接访问，或者FIFO寄存器600可以通过DMA被访问。
通道启动门限寄存器602和通道终止门限寄存器604每个均耦合在接收通道或FIFO 316中相关联的一个和接收数据的芯片102之间。通道启动门限寄存器602和通道终止门限寄存器604为相关联的接收FIFO 316存储相应的启动和终止门限值。当接收FIFO 316中的数据或位的数量超出了通道终止门限寄存器604中存储的数值时，相关联的接收FIFO 316的一个终止消息被发送到发送数据的源通信接口112，以便将相关联的发送FIFO 314置于等待状态。当接收FIFO 316中的数据或位的数量下降到通道启动门限寄存器602中存储的数值之下时，为该接收FIFO 316发送一个启动消息到发送数据的源通信接口112，相关联的发送FIFO 314被重新激活或脱离等待状态以继续发送数据或消息。为使接口112正常发挥功能，通道终止门限寄存器604中存储的门限值应当比通道启动门限寄存器602所存储的门限值更高。
唤醒寄存器606耦合在接收通道310或FIFO 316和芯片102之间。唤醒寄存器606用来唤醒连接的芯片102。
图10是通信接口112的示意框图，说明了依据本发明实施方式的可以用以发送和接收通用输入/输出(GPIO)信号1000或数据的控制寄存器302的示例。用于实现虚拟GPIO功能的控制寄存器302可以包括与每一虚拟GPIO通道307相关联的虚拟GPIO输入和输出引脚-电平寄存器1001、都和每一虚拟GPIO通道307相关联的虚拟GPIO输出引脚-设置寄存器1002和虚拟GPIO引脚-清除寄存器1004、和每一GPIO通道307相关联的虚拟GPIO上升和下降沿检测寄存器1006、和每一虚拟GPIO通道307相关联的虚拟GPIO边沿检测状态寄存器1008、和虚拟GPIO数值中断寄存器1010。虚拟GPIO输入和输出引脚-电平寄存器1001耦合在虚拟GPIO通道307和芯片102之间，并提供每个GPIO引脚1012的状态或状况用于发送GPIO数据。虚拟GPIO输出引脚-设置和引脚-清除寄存器1002控制每一GPIO引脚1012上的状态。通过向相应的虚拟GPIO输出引脚-设置寄存器1002写入一个1，虚拟输出GPIO引脚1012被设置，而通过向相应的虚拟GPIO引脚-清除寄存器1002写入一个1，虚拟GPIO输出引脚1012被清除。虚拟GPIO上升和下降沿寄存器1006耦合在虚拟GPIO通道307和芯片102之间。虚拟GPIO上升和下降沿寄存器1008配置GPIO引脚1012以检测上升沿转变、下降沿转变还是两者都检测。当这样的转变被检测到时，将在虚拟GPIO检测状态寄存器1008中设置一位。虚拟GPIO数值中断寄存器1010耦合在虚拟GPIO通道307和芯片102之间。虚拟GPIO数值中断寄存器1010包括一个配置位，这个配置位可被设置以说明当第一通信接口112通过输入链路118(图1)接收到一个虚拟GPIO值或信号时是否将产生一个中断。
图11是通过不同的输出通信链路或引脚116和输入通信链路或引脚118耦合的第一通信接口112和第二通信接口114的示例的示意框图，和可以通过第一通信接口112和第二通信接口114之间的每一个链路116和118发送的信号的示例。输出链路或引脚116可以包括时钟链路或引脚1102以发送CLK信号、选通链路或引脚1104以发送STB信号、等待链路或引脚1106以发送等待信号、和用于促进从第一接口112向第二接口114发送数据、DAT信号或消息的多个数据链路或引脚1108。相似地，输入链路或引脚118也可以包括时钟链路1110以发送CLK信号、选通链路1112以发送STB信号、等待链路1114以发送等待信号、和多个数据链路或引脚1116以促进从第二接口114向第一接口112发送数据、DAT信号或消息。发送或传输数据的接口112或114可以被称为源或源接口，接收数据的接口112或114的可以被称为目标或目标接口。
依据本发明的实施方式，图12说明了发送和接收通道306和310(图3)的通道号的分配和指定的示例，以及依据其通道号的分配的每一个通道306和310的功能描述。通道0可以是发送如前面讨论的消息结束(EOM)信号的零通道。通道1-7可以用来发送数据或消息。如果源通信接口112在没有激活新的通道1-7的情况下必须终止发送消息，则通信接口112可以激活通道11，空通道。通道11也可以依据十六进制指定为通道B。通道13或D可以用作虚拟GPIO通道307(图3)。如果向被选中的接收FIFO 316的数据发送由于某些原因必须被停止时，通道14或E和通道15或F可以用作发送终止或启动消息。
图13是通过数据通道3发送消息“7B3D”的信号波形的示例。第一个波形是时钟或CLK信号1302，在时钟链路或引脚1102(图11)上发送。第二个波形是数据或DAT信号1304，在数据链路1108(图11)上发送。第三个波形是选通或STB信号1306，在选通链路或引脚1104(图11)上发送。第四个波形是等待信号1308，在等待链路或引脚1106(图11)上发送。通过在选通链路1104或引脚上产生STB信号或脉冲1310，并在下一个CLK信号或脉冲1314之前指示相应的数据链路(DAT)1108上的数据通道号1-7，从而激活数据通道1-7中的一条，在这种情况下在图13中的脉冲1312示出的通道号3。如果通信接口112被设置成检测CLK信号1302的上升沿而不是下降沿，则当检测到CLK信号1314的下一个上升沿转变的时候，通道3将被选中或变成激活的通道306和310用于发送和接收数据。数据信号或消息“3D7B”1304将通过通道3在CLK信号1302每个接下来的上升沿转换上被传输。
如上所述，通信接口112和114可以支持不同的接口宽度。接口宽度寄存器520中的适当的位可以被设置来提供不同的接口宽度，例如串行的宽度或模式(1位)、两位的宽度或模式、四位字节的宽度或模式(4位)等等。在图13所示的示例中，信号1302、1304、1306和1308是四位字节宽度或模式。相应的，图11中的四个数据链路或引脚1108，即DAT(0)、DAT(1)、DAT(2)和DAT(3)，可以被用来以四位字节模式发送消息。
当通过数据通道1-7(图12)的消息发送完成时，数据链路(DAT)1108(图11)可以将有效通道指定改变到通道0，即零通道(图12)。切换到零通道表示消息的结束(EOM)，并因此启动目标通信接口114上的服务用于使相应的接收FIFO 316或通道310变为激活。在图13中，在数据位流或信号1304的末尾处示出了消息结束(EOM)信号或脉冲1316。
激活一个新数据通道1-7要求选通链路或引脚1104(图11)上的STB信号1306的再断言，并在数据链路1108上发送新的数据通道号1-7。在另一个数据通道1-7上数据传输的中间或当前的数据传输刚刚完成且零通道0已被激活以指示消息结束之后没有数据传输发生时，新的通道1-7可以被激活。图14说明了选择或激活一个新数据通道1-7的示例。在图14的示例中，通过STB信号或脉冲1402并在数据链路1108上发送通道号“3”的脉冲1404，通道3被激活以发送消息“3D7B”。在发送完“7B”信号1406后，产生了另一个STB信号或脉冲1408，并在数据链路1108上发送指定通道号2的数据信号1410以激活通道2从而发送消息“AE”1412。在消息结束(EOM)信号1414后，通道3又被STB信号或脉冲1416和通道号“3”信号1418再次激活以重新激活通道号3，并发送消息“3D”1420的剩余部分。由于通道2上的消息可能有更高的优先级，因此通道3上的消息可以被通道2上的消息预先占用。
接收数据的时候，接收FIFO 316(图3)可以被填满，这将阻止接收FIFO 316接收新数据。一种流程控制方法以通知源通信接口112这一状况的一个示例可以被称作直接流程控制(DFC)，表示FIFO满状况的流程控制方法的另一示例可以被称作消息流程控制(MFC)。两种方法都通过将有效的发送通道306或FIFO 314置为“等待”状态而使数据传输临时禁用。当有效的发送通道306处于等待状态时，源通信接口112不能通过通道306发送任何数据。任何发送数据的尝试将被忽略。任一或是两个流程控制方法都可以由通信接口112和114使用。
回过头参考图11，在直接流程控制方法中，如果有效的接收通道310或FIFO 316被禁用、无效或满的，则目标接口114将通过等待链路或引脚1106向源接口112断言一个“等待”信号1308。在复位之后且当数据链路1108是空闲的，即没有数据或消息被发送时，也会发送“等待”信号1308。当有效的数据通道1-7处于“等待”信号1308被断言的等待状态时，源接口112将在CLK链路1102的每一个CLK脉冲1302上采样“等待”信号1308。当“等待”信号1308变低或不再被断言时，数据发送可以恢复。当当前有效通道1-7处于等待状态的时候，通过在选通链路1104上发送STB信号1306并在相应的数据链路1108上发送一个新的数据通道号1-7，另一个数据通道1-7可以被激活。
图15是使用终止和启动消息1502和1504以将一个有效的数据通道1-7设置到等待状态的消息流程控制(MFC)的示例。当接收FIFO316超出了在通道终止门限寄存器604中设置的用户可编程的门限值时，相应的通道1-7将通过发送终止消息1502而被设置为等待状态。终止消息1502是通过从目标接口114向源接口112在通道14上发送通道号例如通道4、或是在数据链路1116(图11)上发送十六进制的通道E发送的。因此，与终止通道号E 1502一起发送选通信号或脉冲1506以激活终止通道14或E(图12)。将被设置到等待状态的数据通道1-7的数目在终止通道E上发送。在图15的示例中，指定通道4的信号1508在通道E或终止通道上发送。当源接口112接收终止消息1502时，有效的数据通道1-7将进入等待状态并终止发送数据直到脱离等待状态。当源接口112接收到启动消息1504时，通道1-7退出等待状态。当有效通道1-7的接收FIFO 316下降到低于在通道启动门限寄存器602中设定的用户选择的门限电平时，通过在输出链路1116上的通道15或十六进制的通道F上从目标接口114向源接口112发送将被重新激活的通道1-7的通道号来发送启动消息1504。因此，在图15的示例中，在选通链路1104上发送另一个选通信号或脉冲1510，并在数据链路1116上发送启动通道指定“F”信号1504，紧接着发送通道号“4”信号1512以使通道4脱离等待状态。正如前面所讨论的，用于发送通道终止和启动消息1502和1504的门限电平可以被用户设定在通道终止门限寄存器604和通道启动门限寄存器602中(图9)。消息流程控制具有比在数据链路1108和1116上发送的其它消息更高的优先级，当前的字节一发送就将先占用其它消息业务。
图16是依据本发明的实施方式在半导体芯片102或其它器件之间发送数据或消息的方法实例1600的流程图。在框图1602中，数据被写入多个发送FIFO 314中的至少一个中。在框图1604中，多个发送FIFO 314中包括数据并且依据例如循环等的预先确定的算法未处于等待状态的一个被选中以形成有效的通道1-7，用于从源接口112向目标接口114发送数据。在框图1606中，从源接口112向目标接口114发送选通信号以启动数据传输。在框图1608中，有效通道1-7中被选中的通道号通过选中的数据链路1108从源接口112发送到目标接口114。在框图1610中，多个接收FIFO 316中相应的处于未满或处于等待状态的一个被选择以形成有效的通道1-7，在框图1612中，通过相应的数据链路1108从源接口112的有效通道1-7发送FIFO 314向目标接口114的接收FIFO 316中相应的一个发送数据或消息。在框图1614中，在所有的数据被发送以后，发送消息结束(EOM)信号1316。在框图1616中，如果接收FIFO 316中相应的一个由于被禁用、无效、满的不能接收数据或因为其它的一些原因不能接收数据，则可以从目标接口114向接收接口112发送一个等待信号1308或终止消息1502。在框图1618中，如果接收FIFO 316中相应的一个现在能够接收数据，则移除等待信号1308或可发送启动信号1504。在框图1620中，当一个接收FIFO 316不能接收数据的时候，至少一个其它的发送FIFO 314和另一个相应的接收FIFO 316可以被选择或激活以形成有效通道1-7。
尽管在此说明和描述了具体的实施方式，但是本领域普通技术人员可以理解，被计划来实现相同目的的任何方案可以用来代替所示出的具体实施方式。本申请试图涵盖本发明的任何改动和变化。因此，其意图是本发明仅仅被权利要求及其等价物所限制。

Claims (40)

1.一种通信接口，包括：
可耦合到总线的总线接口；
耦合到所述总线接口的多个发送通道；
耦合到所述多个发送通道的发送控制块，用以选择多个发送通道中的包括数据而不在等待状态的一个发送通道，以便发送数据；
耦合到所述总线接口的多个接收通道；
耦合到所述多个接收控制通道的接收控制块，用以选择接收通道中未满或在等待状态的一个接收通道，以便接收数据；
终止消息通道，耦合到所述接收控制块，并适合于当所选的接收通道达到终止门限值时向源发送终止消息，从而使所选的接收通道处于等待状态；和
启动消息通道，耦合到所述接收控制块，并适合于当所选的接收通道达到启动门限值时向源发送启动消息，从而使所选的接收通道退出等待状态。
2.权利要求1中的通信接口，还包括耦合到总线接口的直接存储器存取控制器。
3.权利要求1中的通信接口，其中总线接口包括多个发送控制寄存器和多个接收控制寄存器。
4.权利要求3中的通信接口，其中多个发送控制寄存器包括下列中的至少一个：
耦合到发送控制块的接口宽度寄存器；
与每一个发送通道相关联的发送先进先出寄存器；
与每一个发送通道相关联的消息结束寄存器；
与发送控制块耦合的接口中断识别寄存器；
与发送控制块耦合的发送频率选择寄存器；
与发送控制块耦合的等待计数寄存器；
与发送控制块耦合的时钟终止时间寄存器；
与每一个发送通道相关联的通道配置寄存器；和
与每一个发送通道相关联的通道状态寄存器。
5.权利要求3中的通信接口，其中所述多个接收控制寄存器包括下列中的至少一个：
耦合到每一个接收通道的接收先进先出寄存器；
接口宽度寄存器，以选择通过所述通信接口将被所述接收控制块接收的预先确定的位数；
与每一个接收通道相关联的通道终止寄存器；
与每一个接收通道相关联的通道启动寄存器；
与至少一个接收通道相关联的唤醒寄存器；
与每一个接收通道相关联的消息结束寄存器；
与每一个接收通道相关联的通道配置寄存器；和
与每一个接收通道相关联的通道状态寄存器。
6.权利要求1中的通信接口，其中所述多个发送通道中的每一个和所述多个接收通道中的每一个都包括先进先出存储器件。
7.权利要求1中的通信接口，还包括耦合到所述多个发送通道和接收通道中的每一个的电源管理单元。
8.权利要求1中的通信接口，其中所述发送控制块包括适合于选择所述多个发送通道中下一个将被激活的通道的通道判定器。
9.权利要求1中的通信接口，其中所述发送控制块包括适合于通过被选择的链路从被选择的发送通道中发送数据的链路控制器。
10.权利要求1中的通信接口，其中接收控制块包括状态机，所述状态机适合于存储当前有效的通道号、正在传输的当前字节中的多个位，并适合于将每一个字节写到所述多个接收通道中被选中的一个通道。
11.权利要求1中的通信接口，其中所述多个发送通道包括：
至少一个适合于发送时钟信号的通道；
至少一个适合于发送选通信号的通道；
至少一个适合于发送等待信号的通道；和
至少一个适合于发送数据的通道。
12.权利要求1中的通信接口，其中所述多个接收通道包括：
至少一个适合于发送时钟信号的通道；
至少一个适合于发送选通信号的通道；
至少一个适合于发送等待信号的通道；和
至少一个适合于发送数据的通道。
13.权利要求1中的通信接口，其中所述多个发送通道和所述多个接收通道中至少一个包括虚拟通用输入/输出通道。
14.权利要求1中的通信接口，还包括：
通道终止门限寄存器，用来存储终止门限值，以便当所选的接收通道达到终止门限值时引起终止消息被发送到源；和
启动门限寄存器，用来存储启动门限值，以便当所选的接收通道达到启动门限值时引起启动消息被发送到源。
15.权利要求1中的通信接口，还包括直接流程控制模式和消息流程控制中的至少一个，以控制经过通信接口的数据流。
16.权利要求1中的通信接口，其中发送控制块包括：
耦合到所述多个发送通道的多路复用器；
耦合到所述多路复用器的并行输入串行输出转换器；和
耦合到所述多路复用器和所述并行输入串行输出转换器、并适合于选择所述多个发送通道中的一个来发送数据的控制电路。
17.权利要求1中的通信接口，其中所述接收控制块包括：
耦合到所述多个接收通道的去复用器；
串行输入并行输出转换器；和
耦合到所述去复用器并适合于选择所述多个接收通道中的一个以接收数据的控制电路。
18.一种电子系统，包括：
第一半导体芯片；
耦合到第一半导体芯片的第一通信接口；
耦合到第一通信接口的第二通信接口，其中所述第一和第二通信接口的每一个包括：
耦合到半导体芯片的总线接口；
耦合到所述总线接口的多个发送通道；
耦合到所述多个发送通道的发送控制块，用以选择所述发送通道中的包括数据而不在等待状态的一个发送通道，以便发送数据；
耦合到所述总线接口的多个接收通道；
耦合到所述多个接收控制通道的接收控制块，用以选择所述接收通道中未满或在等待状态的一个接收通道，以便接收数据；
终止消息通道，耦合到所述总线接口，并适合于当所选的接收通道达到终止门限值时向源发送终止消息，从而使所选的接收通道处于等待状态；以及
启动消息通道，耦合到所述总线接口，并适合于当所选的接收通道达到启动门限值时向所述源发送启动消息，从而使所选的接收通道退出等待状态；和
耦合到所述第二通信接口的第二半导体芯片。
19.权利要求18中的电子系统，还包括直接流程控制模式和消息流程控制模式中的至少一个，以控制第一芯片和第二芯片之间的数据流。
20.权利要求18中的电子系统，其中所述第一或第二半导体芯片中的至少一个是存储器件，并且还包括耦合在所述存储器件和所述总线接口间的直接存储器存取控制器。
21.权利要求18中的电子系统，其中所述发送控制块包括适合于选择所述多个发送通道中下一个将被激活的通道的通道判定器。
22.权利要求18中的电子系统，其中所述发送控制块包括适合于从被选择的发送通道向所述第一或第二半导体芯片中的一个发送数据的链路控制器。
23.权利要求18中的电子系统，其中所述接收控制块包括状态机，所述状态机适合于存储当前有效的通道号、正在传输的当前字节中的多个位，并适合于将每一个字节写入所述多个接收通道中被选中的一个通道。
24.权利要求18中的电子系统，其中所述多个发送通道中的每一个和所述多个接收通道中的每一个都包括：
至少一个适合于发送时钟信号的通道；
至少一个适合于发送选通信号的通道；
至少一个适合于发送等待信号的通道；和
至少一个适合于发送数据的通道。
25.权利要求18中的电子系统，其中所述多个发送通道中的至少一个和所述多个接收通道中的一个包括虚拟通用输入/输出通道。
26.一种在半导体芯片之间发送数据的方法，包括：
向多个发送先进先出寄存器中的至少一个写入数据；
选择所述多个发送先进先出寄存器中包括将要发送的数据并且未处于等待状态的一个；
向多个接收先进先出寄存器中未满或在等待状态的相应选择的一个发送数据；
如果所述接收先进先出寄存器中相应一个达到终止门限值就发送终止消息，从而使所述先进先出寄存器中相应的一个处于等待状态；以及
当所述接收先进先出寄存器中相应的一个达到启动门限值时发送启动消息，从而使所述的接收先进先出寄存器中相应的一个退出等待状态。
27.权利要求26中的方法，还包括：
如果所述接收先进先出寄存器中相应的一个不能接收数据，则向发送控制块发送等待信号；和
当所述接收先进先出寄存器中相应的一个能够接收数据时移除等待信号。
28.权利要求26中的方法，还包括当所述接收先进先出寄存器中相应的一个不能接收数据时，选择所述多个发送先进先出寄存器中的另一个以向所述多个接收先进先出寄存器中另一个相应的先进先出寄存器发送数据。
29.权利要求26中的方法，还包括：
发送选通信号以启动数据发送；
发送将在其上发送数据的被选择的通道号；和
在数据被发送之后发送消息结束信号。
30.权利要求26中的方法，还包括：
通过预先确定的算法选择所述多个发送先进先出寄存器中的一个和所述多个接收先进先出寄存器中相应的一个。
31.权利要求26中的方法，其中所述预先确定的算法是循环算法。
32.权利要求26中的方法，还包括从串行宽度、两位宽度和四位字节宽度之一中选择接口宽度。
33.一种形成通信接口的方法，包括：
形成总线接口；
形成耦合到所述总线接口的多个发送通道；
形成耦合到所述多个发送通道的发送控制块，用以选择发送通道中的包括数据而不在等待状态的一个发送通道来发送数据；
形成耦合到所述总线接口的多个接收通道；
形成耦合到所述多个接收控制通道的接收控制块，用以选择所述接收通道中未满或在等待状态的一个接收通道来接收数据；
形成终止消息通道，它耦合到所述接收控制块，并适合于当所选的接收通道达到终止门限值时向源发送终止消息，从而使所选的接收通道处于等待状态；和
形成启动消息通道，它耦合到所述接收控制块，并适合于当所选的接收通道达到启动门限值时向所述源发送启动消息，从而使所选的接收通道退出等待状态。
34.权利要求33中的方法，其中形成总线接口包括形成多个发送控制寄存器和多个接收控制寄存器。
35.权利要求33中的方法，其中形成发送控制块包括：
形成适合于决定所述多个通道中将被激活的下一个通道的通道判定器；和
形成适合于通过被选择的链路从被选择的发送通道发送数据的链路控制器。
36.权利要求33中的方法，其中形成接收控制块包括形成状态机，所述状态机适合于存储当前有效的通道号、正在传输的当前字节中的多个位，并适合于将每一个字节写入所述多个接收通道中被选中的中的一个。
37.权利要求33中的方法，其中形成多个发送通道和形成多个接收通道分别包括：
形成至少一个适合于发送时钟信号的通道；
形成至少一个适合于发送选通信号的通道；
形成至少一个适合于发送等待信号的通道；和
形成至少一个适合于发送数据的通道。
38.权利要求33中的方法，还包括形成至少一个虚拟通用输入/输出通道。
39.权利要求33中的方法，其中形成发送控制块包括：
形成耦合到所述多个发送通道的多路复用器；
形成耦合到所述多路复用器的并行输入串行输出转换器；和
形成耦合到所述多路复用器和所述并行输入串行输出的控制电路。
40.权利要求33中的方法，其中形成接收控制块包括：
形成耦合到所述多个接收通道的去复用器；
形成串行输入并行输出转换器；
形成耦合到所述去复用器并适合于选择所述多个接收通道中的一个以接收数据的控制电路。
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