CH682362A5

CH682362A5 -

Info

Publication number: CH682362A5
Application number: CH518/91A
Authority: CH
Inventors: Hans-Peter Ketterling
Original assignee: Bosch Gmbh Robert
Priority date: 1990-05-31
Filing date: 1991-02-20
Publication date: 1993-08-31
Also published as: FR2662875B1; DE4017491A1; JPH0779157A; DE4017491C2; FR2662875A1

Description

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Beschreibung

Die Erfindung betrifft eine Abstimmschaltung nach dem Oberbegriff des Anspruchs 1.

Abstimmschaltung bzw. Phasenregelschleifen werden für eine Vielzahl von Anwendungen benötigt, unter anderem für Tracking-Filter, Frequenz- und Phasenmodulation und Démodulation, Trägerregenerierung, Frequenzgenerierung und vieles andere mehr. Für viele Anwendungen ist es von grosser Bedeutung, die Einstellzeiten von Phasenregelschleifen soweit wie möglich zu reduzieren.

Um das Einrasten der Phasenregelschleife zu erleichtern, werden vielfach kombinierte Frequenz- und Phasendiskriminatoren verwendet. Der Frequenzdiskriminator reduziert die eventuell bestehende Differenz zwischen Ist- und Sollfrequenz bis der Phasendiskriminator aktiv werden kann und schliesslich bei konstanter Frequenz des nachzuregelnden spannungskontroilierten Oszillators, nachfolgend VCO genannt, eine feste Phasenbeziehung zwischen der VCO Frequenz bzw. der Referenz- und Vergleichsfrequenz herstellt.

Für spezielle Anwendungen ist es gelegentlich erforderlich, die Regelschleife zu sperren, wobei der VCO frei laufend auf der gerade erreichten Frequenz verbleibt. Wird ein Freigabesignal gesetzt, hält das Schleifenfilter der Phasenregelschleife die momentan erreichte Spannung und damit die VCO-Fre-quenz fest. Diese Anordnung bietet die einfachste Möglichkeit, zwischen zwei Schleifenfrequenzen umzuschalten, nämlich zwischen der normalen Grenzfrequenz und Null. Bei aufgetrennter Schleife ist allerdings mit einer langsamen Drift des VCO zu rechnen.

Die Schleifenauftrennung ist beispielsweise für sehr schnell einzustellende Schleifen vorteilhaft, deren Frequenz anschliessend nur für kurze Zeit benötigt wird, wie es bei burstweiser Übertragung und bei Slow-Frequency-Hopping der Fall ist. Während der Einstellung braucht die Frequenz spektral nicht sehr rein zu sein, da sie dann weder für Senden noch für Empfangen benötigt wird, während sie nach Erreichen des gewünschten Wertes und nach Schleifenauftrennung, welche beispielsweise auch automatisch durch ein Lock-Detekt-Signal gesteuert werden kann, den üblichen Anforderungen nach spektraler Reinheit genügen muss. Sobald die Schleife aufgetrennt ist, wird die spektrale Reinheit der erzeugten Frequenz nur noch durch die Kurzzeitstabilität des VCO begrenzt.

Wenn man den Regelvorgang bei grossen Frequenzabweichungen nur dem Phasendiskriminator überlässt, ergeben sich relativ lange Einstellzeiten. Durch Hinzunahme eines Frequenzdiskriminators, der über entsprechende Widerstände im Integrator in den Regelvorgang eingreift und ihn beschleunigt, kann man die Einstellzeiten bei grösseren Frequenzfehlern merklich verringern.

Ein Frequenz-Phasen-Diskriminator hat die grösste Regelsteilheit für Phasenfehler von ± n, sie geht jedoch mit fallendem Phasenfehler kontinuierlich gegen Null. Damit existiert auch keine konstante Schleifenfrequenz, weil der wirksame Längswiderstand im Schleifenfilter durch den Phasenfehler gewis-sermassen geschert wird. Dies bedeutet, dass sich bei grossen Phasenfehlern eine höhere Grenzfrequenz einstellt und infolgedessen ein schnelleres Nachregeln stattfindet, während die Grenzfrequenz bei verschwindenden Phasenfehlern gegen Null geht. Im ersten Fall ist die Unterdrückung der Seitenbänder schlecht, während im zweiten Fall die Unterdrückung wesentlich besser ist.

Der Erfindung liegt die Aufgabe zugrunde, eine Abstimmschaltung mit reduzierter Einschwingzeit bei vermindertem Einschwingen anzugeben.

Diese Aufgabe wird bei einer Abstimmschaltung nach dem Oberbegriff des Anspruchs 1 durch die im Kennzeichen angegebenen Merkmale gelöst.

Weiterbildungen und vorteilhafte Ausgestaltungen der Erfindung ergeben sich aus den Ansprüchen, der weiteren Beschreibung und der Zeichnung.

Bei der erfindungsgemässen Abstimmschaltung mit einer Phasenregelschleife und einer Frequenzregelschleife wächst für einen Vergleich in einem Integrator der Strom progressiv mit der Schliesszeit bzw. mit dem Phasenfehler des betreffenden Zweiges eines Phasendiskriminators an. Mit z.B. steigendem Phasenfehler wird der Strom progressiv mit beliebigen oder auch quadratischen Kennlinien erhöht, was zu Folge hat, dass sich die effektive Diskriminatorsteilheit und damit die Schleifenfrequenz in Abhängigkeit vom Phasenfehler ständig ändert. Bei grossen Phasenfehlern ist die Regelgeschwindigkeit aufgrund der höheren Schleifenfrequenz gross, nimmt mit Verringerung des Phasenfehlers dann jedoch ab, wobei gleichzeitig die Referenzfrequenzunterdrückung wesentlich verbessert wird.

Eine Abstimmschaltung mit schaltungstechnisch geringem Aufwand ist mit einen quadratisch progressiver Phasendiskriminator mit Zusatzintegrator realisierbar.

Zudem kann eine Lock-Detekt-Schaltung für die Beschleunigung der PLL-Einstellzeit verwendet werden, bei welcher zunächst mit beidseitig reduzierten Teilerverhältnissen von Referenz- und Hauptteiler gearbeitet und nach dem Einrasten der Schleife in der Nähe der gewünschten Frequenz auf die exakten Teilerverhältnisse umgeschaltet wird, so dass nur noch der Restfehler auszuregeln ist. Im einfachsten Fall signalisiert die Lock-Detekt-Schaltung, dass der Phasenfehler unterhalb einer bestimmten Grösse liegt und kein Frequenzfehler vorliegt.

Mit einer schleichenden Teilerumschaltung kann durch geeignete Wahl derTeilerumschaltung erreicht werden, dass während des Regelvorgangs stets der Bereich der optimalen Regelsteilheit eingehalten wird. Anhand der Grösse des gewünschten Frequenzsprunges und der verwendeten Teilerfrequenz kann unter Berücksichtigung der Schleifendynamik bestimmt werden, welche Änderungen des Teilerverhältnisses möglich sind - unter Berücksichtigung des Prinzips der Teilerinitialisierung - ohne dass die

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Schleife ausrastet. Ausgehend von der Überlegung, dass ein zeitweiliges Ausrasten die Gesamteinstellzeit vergrössert, wird erfindungsgemäss das Teilerverhältnis derart in mehreren Schritten umgeschaltet, dass während des gesamten Ziehvorgangs die PLL eingerastet bleibt. Die PLL arbeitet während des Ziehvorgangs vorzugsweise im Bereich zwischen u und 2n, um die dort vorhandene höhere Regelsteilheit zu nutzen. Mittels sorgfältiger Optimierung kann infolgedessen die Gesamteinstellzeit verringert werden.

Für die Verkürzung der Einstellzeit kann vorzugsweise die Schleifenfrequenz während des Einstellvorgangs heraufgesetzt und nach erfolgter Einstellung wieder reduziert werden. Dabei wird das Hauptproblem, welches darin besteht, dass die mit kleiner Zeitkonstante eingerastete Schleife beim Umschalten auf die grössere Zeitkonstante gewöhnlich wieder ausrastet, danach erneut einrasten muss und damit der Zeitgewinn beim Einstellvorgang wieder zunichte gemacht wird, dadurch gelöst, dass die Schleifenumschaltung nach dem Einrasten nicht inmitten eines Vergleichsvorgangs stattfindet und ausserdem auf der Regelspannung keine Änderungen, insbesondere keine Stösse oder Sprünge auftreten, welche den erreichten Regelgleichgewichtszustand stören und damit zum Ausrasten führen können. Vorteilhaft wird dazu eine Teilerinitialisierung verwendet.

Bei der erfindungsgemässen Abstimmschaltung kann ein Doppelschleifen-Synthesizer bzw. virtueller Doppelschleifen-Synthesizer dazu benutzt werden, die gewünschte Frequenz als Summe zweier anderer Frequenzen zu generieren. Dadurch, dass die Vergleichsfrequenzen viel höher gewählt werden können, als es dem gewünschten Rasterabstand entspricht, sind beide Schleifen viel schneller. Nachfolgend wird die Erfindung anhand der Zeichnung näher erläutert.

In der Zeichnung zeigen zur Verdeutlichung der Erfindung:

Fig. 1 eine progressive Kennlinie als grafische Darstellung,

Fig. 2 einen Diskriminator mit progressiver Kennlinie,

Fig. 3 eine Schaltungsanordnung zur Erzeugung einer beliebigen progressiven Kennlinie,

Fig. 4 einen quadratisch progressiven Phasendiskriminator 5 mit Zusatzintegrator,

Fig. 5 einen Lock-Detektor,

Fig. 6 eine Darstellung zur Erläuterung des Prinzips einer «schleichenden» Teilerumschaltung, Fig. 7 einen Frequenz-Phasen-Diskriminator,

Fig. 8 einen Doppelschleifen-Synthesizer sowie Fig. 9 einen virtuellen Doppelschleifen-Synthesizer.

Fig. 1 zeigt qualitativ den Kennlinienverlauf eines erfindungsgemässen progressiven Phasendiskrimi-nators. Sie wird erreicht, indem nicht für jeden Vergleich im Integrator die Ladungsmenge Q=l*Tau wirksam wird, mit Strom l=const., sondern indem der Strom I selbst progressiv mit Tau bzw. dem Phasenfehler delta Phi wächst, im einfachsten Fall linear. Tau ist dabei die Schliesszeit des betreffenden Zweiges im Phasendiskriminator. Dann ergibt sich:

Fig. 2 zeigt einen Diskriminator mit quadratischer progressiver Kennlinie. Einem AND-Gatter 10 wird sowohl eine Vergleichsfrequenz fr, ein Freigabesignal FG, wie oben erläutert und das invertierte Ausgangssignal eines D-Flip-Flops 11 zugeführt. Der Ausgang des AND-Gatters 10 ist mit dem D-Eingang des D-Flip-Flops 11 verbunden. Als Taktsignale wird dem D-Flip-Flop 11 eine Taktfrequenz entsprechend 2n*fR zugeführt, mit fR gleich der Referenzfrequenz. Der nichtinvertierende Q-Ausgang des D-Flip-Flops 11 führt auf den Takteingang eines D-Flip-Flops 12 und auf einen Eingang eines OR-Gatters 21, dessen Ausgang mit dem Takteingang eines D-Flip-Flops 35 verbunden ist. Der invertierende Q-Ausgang des D-Flip-Flops 12 ist mit dem D-Eingang des D-Flip-Flops 12 verbunden. Dem D-Flip-Flop 12 schliessen sich weitere D-Flip-Flops 13, 14 an, die entsprechend geschaltet sind.

An den nichtinvertierenden Q-Ausgängen der D-Flip-Flops 12, 13, 14 ist ein Widerstandsnetzwerk in der Weise angeschlossen, dass vom Ausgang des D-Flip-Flops 12 ein Widerstand 15 über einen Widerstand 16 gegen Masse, vom Ausgang des D-Flip-Flops 13 ein Widerstand 18, 17 über den Widerstand 16 gegen Masse, vom Ausgang des D-Flip-Flops 14 ein Widerstand 20, 19 über die Widerstände 16, 17 gegen Masse führt. Der nichtinvertierende Q-Ausgang des D-Flip-Flops 14 führt zudem einerseits über einen steuerbaren Schalter 36 auf einen Integrator 37, an dessen Ausgang die VCO-Span-nung abgreifbar ist, andererseits auf einen Eingang eines AND-Gatters 33.

Entsprechend ist die D-Flip-Flop-Kette für die Vergleichsfrequenz fR aufgebaut mit einem AND-Gat-

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Tau r

Jldt 0

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=> Jl*Tau/TR dt =I*2Tau2/2TR 0

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ter 22, D-Flip-Flops 23 bis 26 und Widerständen 27 bis 32. Der nichtinvertierende Q-Eingang des D-Flip-Flops 26 führt ebenfalls auf einen Eingang des AND-Gatters 33. Die Widerstände 20, 32 sind miteinander mit dem den nichtinvertierenden Q-Ausgang der D-Flip-Flops 14, 26 abgewendeten Anschlüssen verbunden. Das Freigabesignal FG wird weiterhin dem D-Eingang des D-Flip-Flops 35 als auch über einen Inverter auf einen Eingang eines OR-Gatters 34 zugeführt. Ein weiterer Eingang des OR-Gatters 34 ist mit dem Ausgang des AND-Gatters 33 verbunden. Der Ausgang des OR-Gatters 34 liefert das Resetsignal R für alle D-Flip-Flops. Die Setzeingänge S der D-Flip-Flops 11 bis 14, 23 bis 26, 35 sind gegen Bezugspotential geschaltet. Der nichtinvertierende Q-Ausgang des D-Flip-Flops 35 liefert ein Umschaltsignal für den steuerbaren Schalter 36.

Bei diesem Ausführungsbeispiel werden mit steigendem Phasenfehler weitere Widerstände zugeschaltet. Besonders vorteilhaft arbeitet das Ausführungsbeispiel gemäss Fig. 1, wenn eine Taktfrequenz gewählt wird, die 2n*fR beträgt, sowie die Zuschaltung der Teilwiderstände mit einem Teilerabgriff 2n"1, 2n"2 usw. realisiert ist. Mit dieser Massnahme wird insbesondere eine Verringerung der als Schalter wirkenden D-Flip-Flops 11 bis 14, 23 bis 26 erzielt.

Fig. 3 zeigt eine Schaltungsanordnung zur Erzeugung einer beliebigen progressiven Kennlinie.

Anstelle der in Fig. 2 verwendeten D-Flip-Flops 11 bis 14, 23 bis 26 können Schieberegister 40, 41 verwendet werden, deren Ausgänge je über eine Diode auf ein Widerstandsnetzwerk 42 und eine gemeinsame Sammelleitung führen. Die Sammelleitung des Widerstandsnetzwerks 42 ist dann über den steuerbaren Schalter 36, dem ein Durchschaltsignal DS zugeführt wird, mit dem Integrator 37 verbunden.

Durch diese Schaltungsanordnung sind beliebige progressive Kennlinien möglich. Statt der Entkopplungsdioden können auch CMOS-Schalter oder ähnliches verwendet werden.

Mit den Ausführungsbeispielen nach Fig. 2 und Fig. 3 lassen sich ein besserer Kompromiss von Regelgeschwindigkeiten und Referenzfrequenzunterdrückung erreichen, als dies bei den bekannten Schaltungen möglich war, da sich die effektive Diskriminatorsteilheit und damit die Schleifenfrequenz in Abhängigkeit vom Phasenfehler ständig ändert. Bei grossen Phasenfehlern ist die Regelgeschwindigkeit aufgrund der höheren Schleifenfrequenz gross, nimmt mit Verringerung des Phasenfehlers dann jedoch ab, wobei gleichzeitig die Referenzfrequenzunterdrückung wesentlich verbessert wird.

Fig. 4 zeigt einen quadratisch progressiver Phasendiskriminator mit Zusatzintegrator. Dieses Ausführungsbeispiel gibt eine einfachere Ausführungsform der Schaltung gemäss Fig. 3 wieder. Aus einer nicht gezeichneten Eingangsschaltung, die beispielsweise zwei D-Flip-Flops enthalten kann, denen die Referenzfrequenz fR bzw. fj zugeführt und die an ihren nichtinvertierenden Q-Ausgängen die Signale Qt bzw. Qr liefern, werden die Signale Qt bzw. Qr Eingängen eines NOR-Gatters 60 zugeführt. Gleichzeitig dient das Signal Qt als Steuersignal für einen steuerbaren Schalter 70 und das Signal Qr als Steuersignal für einen steuerbaren Schalter 71. Der Schalter 70 ist mit einem Anschluss an Betriebsspannung +U, der Schalter 71 an Bezugspotential gelegt. Der zweite Anschluss des Schalters 70 ist über einen Widerstand 67 mit einem Anschluss eines steuerbaren Schalters 66 verbunden, der durch das Ausgangssignal des NOR-Gatters 60 steuerbar ist. Das Ausgangssignal des NOR-Gatters 60 wird weiter über einen Inverter 61 als Steuersignal einem steuerbaren Schalter 62 zugeführt, dessen Eingang mit einem Integrator 68 und dessen Ausgang über einem Widerstand 63 mit einem weiteren Integrator 64 verbunden ist. Der Ausgang des steuerbaren Schalters 66 führt über einen Widerstand 65 auf den Rückkopplungszweig des Integrators 68, während der Ausgang des Schalters 71 über einen Widerstand 69 mit dem invertierenden Eingang des Integrators 68 verbunden ist.

Die Schalter 70, 71 bestimmen die Polarität je nach der erforderlichen Regelrichtung, während der Schalter 66 für die Startbedingung sorgt, so dass die Regelung bei kleinem Phasenfehler mit einer minimalen Diskriminatorsteilheit erfolgt, während grössere Phasenfehler zu einer grösseren Diskriminatorsteilheit und einer Erhöhung der Regelgeschwindigkeit führen. In einer weiteren Ausgestaltung der Schaltung kann der Start mit einem festen Offset erfolgen.

Vorzugsweise kann mit einer weiteren Integration auch eine kubische Progression erzielt werden. Durch Hinzufügen weiterer Integratoren sind auch noch steilere Progressionen realisierbar. Vorteilhaft bietet der progressive Phasendiskriminator auch die Möglichkeit, das Problem der infolge breitbandigen Rauschens verringerten Einstellgenauigkeit von schnellen PLL-Schaltungen zu verringern.

Fig. 5 zeigt einen Lock-Detektor. Signale Qti und Qri, die aus der Referenz- und Vergleichsfrequenz erzeugt werden, führen auf Eingänge eines OR-Gatters 50, dessen Ausgangssignal sowohl mit einem Eingang eines AND-Gatters 54, einem D-Eingang eines D-Flip-Flops 55 als auch über einen Widerstand 51, einen nach Bezugspotential geschalteten Kondensator 52 und ein Zeitglied 53, die z.B. als zwei Inverter ausgebildet, mit einem zweiten Eingang des AND-Gatters 54 verbunden ist. Der Ausgang des AND-Gatters 54 ist mit dem Takteingang des D-Flip-Flops 55 verbunden.

Die Signale Qt2 und Qr2, die aus der Referenz- und Vergleichsfrequenz erzeugt wurden, werden über ein OR-Gatter 56 dem Setzeingang des D-Flip-Flops 55 zugeführt. Der Reset-Eingang des D-Flip-Flops 55 ist auf Bezugspotential gelegt. Am invertierenden Ausgang des D-Flip-Flops 55 ist ein Lock-Detekt-Signal abnehmbar.

Eine Lock-Detekt-Schaltung ist eine bekannte Beschleunigungsmethode für die PLL-Einstellzeit, bei welcher zunächst mit beidseitig reduzierten Teilerverhältnissen gearbeitet und nach dem Einrasten der Schleife in der Nähe der gewünschten Frequenz auf die exakten Teilerverhältnisse umgeschaltet wird,

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so dass nur noch der Restfehler auszuregeln ist. Im einfachsten Fall signalisiert die Lock-Detekt-Schal-tung, dass der Phasenfehler unterhalb einer bestimmten Grösse liegt und kein Frequenzfehler vorliegt.

Vorteilhaft ist eine Lock-Detekt-Schaltung für einen progressiven Phasendiskriminator verwendbar. Das D-Flip-Flop 55 wird immer dann gesetzt, wenn der Phasenfehler eine bestimmte Grösse überschritten hat oder eines der Frequenzfehler-Flip-Flops gesetzt ist. Die Vergleichszeit für das AND-Gatter 54 wird durch das Zeitglied 53 gewonnen und kann, falls erforderlich, durch eine zusätzliche Zeitkonstante aus Widerstand 51, Kondensator 52 gezielt vergrössert werden. Das Lock-Detekt-Signal ist also nur dann aktiv, wenn der Phasenfehler einen bestimmten Wert unterschreitet.

Fig. 6 zeigt das Prinzip einer «schleichenden» Teilerumschaltung. Anhand der Grösse des gewünschten Frequenzsprunges und der verwendeten Teilerfrequenz kann unter Berücksichtigung der Schleifendynamik bestimmt werden, welche Änderungen des Teilerverhältnisses möglich sind - unter Berücksichtigung des Prinzips der Teilerinitialisierung - ohne dass die Schleife ausrastet. Ausgehend von der Überlegung, dass ein zeitweiliges Ausrasten die Gesamteinstellzeit verzögert, wird erfindungs-gemäss das Teilerverhältnis derart in mehreren Schritten umgeschaltet, dass während des gesamten Ziehvorgangs die PLL eingerastet bleibt. Die PLL arbeitet während des Ziehvorgangs vorzugsweise im Bereich zwischen % und 2tc, um die dort höhere Regelsteilheit zu nutzen. Mittels sorgfältiger Optimierung kann infolgedessen die Gesamteinstellzeit verringert werden.

Wie Fig. 6 zu entnehmen ist, kann man durch geeignete Wahl der Teilerschritte und Zeitdauern dafür sorgen, dass während des Regelvorgangs im Bereich grösster Regelsteilheit gearbeitet wird.

Eine sehr effektive Methode wird bei dem nachfolgenden Schaltungsbeispiel in Fig. 7 für die Verkürzung der Einstellzeit verwendet. Es wird die Schleifengrenzfrequenz während des Einstellvorgangs heraufgesetzt und nach erfolgter Einstellung wieder reduziert. Dabei wird das Hauptproblem, welches darin besteht, dass die mit kleiner Zeitkonstante eingerastete Schleife beim Umschalten auf die grössere Zeitkonstante gewöhnlich wieder ausrastet, danach erneut einrasten muss und damit der Zeitgewinn beim Einstellvorgang wieder zunichte gemacht wird, dadurch gelöst, dass durch Schaltungsmassnahmen die Schleifenumschaltung nach dem Einrasten nicht inmitten eines Vergleichsvorgangs stattfindet und dass ausserdem auf der Regelspannung keine Änderungen, insbesondere keine Stösse oder Sprünge auftreten, welche den erreichten Regelgleichgewichtszustand stören und damit zum Ausrasten führen können. Vorteilhaft wird dazu eine Teilerinitialisierung verwendet.

Fig. 7 zeigt einen Frequenz-Phasen-Diskriminator mit Teilerinitialisierung und Umschaltung der Schleifenfrequenz. Die Vergleichsfrequenz fr wird den Takteingängen von D-Flip-Flops 80, 84 zugeführt. Die Setzeingänge der D-Flip-Flops 80, 84 sind gegen Bezugspotential geschaltet. Vom nichtinvertierenden Q-Ausgang des D-Flip-Flops 80 wird ein Signal Qu dem D-Eingang des D-Flip-Flops 84 und Eingängen eines AND-Gatters 104 und OR-Gattern 85, 103 zugeführt. Eingänge eines ÄND-Gatters 81 sind mit dem invertierenden Q-Ausgang des D-Flip-Flops 80, einem Freigabesignal FG sowie mit dem invertierenden Q-Ausgang eines D-Flip-Flops 87 verbunden. Der Ausgangs des AND-Gatters 81 führt einerseits direkt, andererseits über ein Zeitglied 83 mit einem Inverter auf ein AND-Gatter 82, dessen Ausgang über ein OR-Gatter 105 den Reset-Eingängen der D-Flip-Flops 80, 87 zugeführt wird. Weiterhin ist der Ausgang des AND-Gatters 82 mit Eingängen von OR-Gattern 90 und 92 verbunden. Das Ausgangssignal des AND-Gatters 82 stellt zudem ein Preset- bzw. Reset-Impuls R bzw. P zur Teilerinitialisierung eines nicht gezeichneten Teilers dar. Der nichtinvertierende Q-Ausgang des D-Flip-Flops 84 führt auf die anderen Eingänge der OR-Gatter 85, 92, wobei der Eingang des OR-Gatter 92 gleichzeitig Eingang eines AND-Gatters 91 ist. Der Ausgang des OR-Gatters 85 dient als Steuereingang eines steuerbaren, nach Versorgungsspannung geschalteten Schalters 86, dessen zweiter Kontakt mit einem weiteren steuerbaren Schalter 94 und über einen Widerstand 95 mit dessen zweitem Kontakt verbunden ist.

Der zweite Kontakt des Schalters 94 ist über einen Widerstand 97 mit dem invertierenden Eingang eines Integrator 96 gekoppelt, an dessen Ausgang die VCO-Spannung abgreifbar ist. Der Ausgang des AND-Gatters 91 ist mit einem Eingang des OR-Gatters 90 verbunden, dessen Ausgang auf die Reset-Eingänge der D-Flip-Flop 84, 88 führt. Der Ausgang des OR-Gatters 92 ist mit dem Reset-Eingang eines D-Flip-Flops 93 verbunden, der im Zweig der Referenzfrequenz fR liegt. Der Zweig der Referenzfrequenz fR ist entsprechend aufgebaut. Der nichtinvertierende Q-Ausgang des D-Flip-Flops 87 führt auf Eingänge des OR-Gatters 103, eines OR-Gatters 111, des AND-Gatters 104, dessen Ausgang mit dem OR-Gatter 105 verbunden ist, und dem D-Eingang des D-Flip-Flops 88. Der nichtinvertierende Q-Aus-gang des D-Flip-Flops 88 ist an den anderen Eingang des OR-Gatters 111 sowie an die Eingänge des OR-Gatters 92 und des AND-Gatters 91 geschaltet. Der Ausgang des OR-Gatters 103 ist direkt mit einem Eingang und über ein Zeitglied mit dem anderen Eingang eines AND-Gatters 89 sowie mit dem D-Eingang des D-Flip-Flops 93 verbunden. Der Ausgang des AND-Gatters 89 führt auf den Takteingang des D-Flip-Flops 93. An den Ausgang des OR-Gatters 92 ist der Reset-Eingang des D-Flip-Flops 93 geschaltet. Der Steuereingang des Schalters 94 wird durch den invertierenden Q-Ausgang des D-Flip-Flops 93 gesteuert, der weiter mit dem Steuereingang eines weiteren steuerbaren Schalters 99 verbunden ist. Den invertierenden Q-Ausgang des D-Flip-Flops 93 liefert das Lock-Detekt-Signal LD. Der Schalter 99 ist mit seinem einen Anschluss über einen Widerstand 98 mit dem invertierenden Eingang des Integrators 96 und über einen Widerstand 110 mit seinem zweiten Kontakt verbunden.

Dieser Kontakt liegt über einem steuerbaren Schalter 100, der durch das Ausgangssignal des OR-

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Gatters 111 gesteuert wird, gegen Bezugspotential. Die Setzeingänge der D-Flip-Flops liegen an Bezugspotential, die D-Eingänge der D-Flip-Flops 80, 87 sind auf logisch «1» gesetzt.

Das Freigabesignal FG wird erst wirksam, wenn die Signale Qn, Qri im Ruhezustand sind. Dann wird ein kurzer Reset- bzw. Preset-Impuls zur Teilerinitialisierung erzeugt, der auch den Diskriminator selbst initialisiert.

Fig. 8 zeigt einen Doppelschleifen-Synthesizer, der zwei PLL-Anordnungen zur Frequenzerzeugung enthält. Ein Quarzoszillator 128 liefert eine Bezugsfrequenz, die initialisierbaren Teilern 123, 132 zugeführt wird. Die Teiler 123, 132 sind durch ein Preset- bzw. Reset-Impuls R bzw. P steuerbar. Das Teilerverhältnis beträgt rriA:1. Folgend wird nur der obere Zweig A des Synthesizers beschrieben, da der untere Zweig B entsprechend aufgebaut ist. Die im Teiler 123 erzeugte Vergleichsfrequenz fRA wird einem Phasendiskriminator 122 zugeführt, dessen Ausgangssignal über einen Verstärker 127 und einen Tiefpass 126 eine Stellgrösse für einen VCO 120 bildet. Ein Ausgangssignal des VCO 120 wird über einem programmierbaren Teiler 121 mit einem Teilerverhältnis von nA:1 dem Phasendiskriminator 122 zugeführt. Der Teiler 121 ist durch ein Preset-Signal Pa initialisierbar. Das Teilerverhältnis na:1 ist programmierbar. Ein Ausgangssignal des VCO 120 des oberen Zweigs und eines VCO 129 des unteren Zweigs werden einem Phasendiskriminator 125 zugeführt, dessen Ausgangssignal über einen Bandpass 124 das Ausgangssignal des Doppelschleifen-Synthesizer bildet.

Der Doppelschleifen-Synthesizer kann dazu benutzt werden, um die gewünschte Frequenz als Summe zweier anderer Frequenzen zu generieren. Dadurch, dass die Vergleichsfrequenzen fRA und fRB des unteren Zweigs viel höher gewählt werden können, als es dem gewünschten Rasterabstand entspricht, können beide Schleifen auch viel schneller sein. Die einzige zu erfüllende Bedingung ist, dass der Betrag von | fra~frb | = fr gilt, wobei fR die ursprüngliche Vergleichs- bzw. Rasterfrequenz ist.

Weiter gilt:

fv = fvA + fvß = ( nA/mA + nß/mA) fo fv = nA*fRA + nB*fRB (1)

fv = nA*n* fR + (n+1)*nß*fR (2)

Für den Fall n = 10 ergibt sich daraus dann die Beziehung:

fv = [10(nA + nß) + ne] *fR (3)

mit:

n = Teilerverhältnis A = Index für oberen Zweig B = Index für unteren Zweig

Man sieht, dass durch passende Wahl der Teilerverhältnisse nA und nB jede beliebige vielfache Frequenz von fR erzeugt werden kann. Ist die Einstellzeit normalerweise in der Grössenordnung Te = 100 * Tr mit Tr = 1/fR angesiedelt, so kann man bei dieser Schaltungsanordnung mit 1/n dieses Wertes rechnen. Für eine Referenzfrequenz von 10 kHz ergibt sich infolgedessen eine Einstellzeit von ca. 1 ms und für 200 kHz demnach etwa 50 [is. Kombiniert mit den oben beschriebenen Ausführungsbeispielen lassen sich noch weitere Verkürzungen der Einstellzeit erreichen.

Fig. 9 zeigt einen virtuellen Doppelschleifen-Synthesizer, der ähnliche Ergebnisse wie der in Fig. 8 beschriebene Doppelschleifen-Synthesizer liefert, das jedoch mit schaltungstechnisch reduziertem Aufwand. Ein Quarzoszillator 146 liefert eine Bezugsfrequenz fo, die einem initialisierbaren Teiler 145 zugeführt wird. Der Teiler 145 hat zwei Teilerverhältnisse nA und ne, die über ein Signal 2nd selektierbar sind. Mit dem Preset-Impuls P ist das Teilerverhältnis nA initialisiert und gestartet, das aus dem Ausgangssignal des Teilers 145 abgeleitete Signal 2nd initialisiert und startet das Teilerverhältnis nß. Das Ausgangssignal des Teilers 145 wird dem Takteingang eines D-Flip-Flops 144 zugeführt, dessen invertierender Q-Ausgang auf den D-Eingang führt und dessen Setzeingang gegen Bezugspotential geschaltet ist. Der nichtinvertierender Q-Ausgang des Flip-Flops 144 führt auf einen Phasendiskriminator 143. An den zweiten Eingang des Phasendiskriminators 143 liegt ein analoger Schaltungsaufbau an, mit einem Teiler 141, einem D-Flip-Flop 142 und einem VCO 140 als Vergleichsfrequenzquelle. Der Ausgang des Phasendiskriminators 143 führt über einen Verstärker 148 und einen Tiefpass 147 auf den Eingang des VCO 140, dessen zweiter Ausgang die VCO-Frequenz bildet. Die Teiler 141, 145, die D-Flip-Flops 142 und 144 und der Phasendiskriminator 143 sind durch denselben Preset-Impuls P initialisierbar.

Die beiden D-Flip-Flops 142 und 144 dienen der Addition der beiden Teilerverhältnisse in den verschiedenen Ästen. Als Gleichgewichtsbedingung der eingerasteten PLL gilt Bedingung (1). Durch passende Wahl der Teilerverhältnisse lassen sich wieder die in (2) und (3) gezeigten Zusammenhänge erreichen.

Auch beim virtuellen Doppelschleifen-Synthesizer lässt sich demnach die VCO-Frequenz fv als beliebige Vielfache der Vergleichs- bzw. Rasterfrequenz fR darstellen, sofern fv » fR gilt und die Bezugsfrequenz fQ des Quarzoszillators 146 als ganzzahlige Vielfache von nfv und (n+1)fv darstellbar ist. Die Schleifenvergleichsfrequenz liegt bei fRA und fRB, also beispielsweise 10*fR und 11*fR. Die Schleifenein-schwingzeit Ts ergibt sich dann überschlägig zu:

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TS = 100*T RA + 100*TRB = 10*TR

Entsprechend ist die wirksame Einstellzeit gegenüber dem oben beschriebenen Doppelschleifen-Syn-thesizer mit Addition der beiden VCO-Frequenzen etwa doppelt so gross, jedoch ist der Aufwand nahezu halbiert.

Insbesondere kann das Prinzip des virtuellen Doppelschleifen-Synthesizers auch mit den anderen beschriebenen Schaltungsvarianten kombiniert werden. Die Teiler können prinzipiell komplizierterer Art sein, z.B. Swallow-Counter oder ähnliches enthalten.

Claims

Patentansprüche

1. Abstimmschaltung mit einem Referenzoszillator, dessen Bezugsfrequenz über einen ersten Teiler zusammen mit der über einen weiteren Teiler geteilten oder ungeteilten Vergleichsfrequenz eines spannungsgesteuerten Oszillators einem kombinierten digitalen Phasen- und Frequenzdiskriminator zugeführt ist, dem ein Integrator nachgeschaltet ist, dessen Ausgangssignal am Eingang des spannungsgesteuerten Oszillators anliegt, dadurch gekennzeichnet, dass der Eingangsstrom des Integrators (37) progressiv mit der Schliesszeit (Tau) bzw. mit dem Phasenfehler (delta Phi) aus dem Ausgang des kombinierten digitalen Phasen- und Frequenzdiskriminators (11 bis 14, 23 bis 26) wächst.

2. Abstimmschaltung nach Anspruch 1, dadurch gekennzeichnet, dass zur Einstellung eines progressiven Stroms Widerstandsnetzwerke (15-20; 27-32) verwendet werden.

3. Abstimmschaltung nach Anspruch 2, dadurch gekennzeichnet, dass als Widerstandsnetzwerk ein R/2R-Netzwerk verwendet wird.

4. Abstimmschaltung nach Anspruch 2, dadurch gekennzeichnet, dass die Zuschaltung von Teilwiderständen des Widerstandsnetzwerks (42) mit 2exp(n-m) realisiert ist.

5. Abstimmschaltung nach Anspruch 1, dadurch gekennzeichnet, dass als kombinierter Phasen- und Frequenzdiskriminator Schieberegister (40, 41) verwendet werden, deren Ausgänge je über ein Entkopplungsmittel über Widerstandsnetzwerke (15-20; 27-32 oder 42) auf eine Sammelleitung führen, die mit einem Eingang des Integrators (37) verbunden ist.

6. Abstimmschaltung nach Anspruch 5, dadurch gekennzeichnet, dass die Entkopplungsmittel Dioden oder CMOS-Schalter sind.

7. Abstimmschaltung nach einem der Ansprüche 2 bis 6, dadurch gekennzeichnet, dass dem Integrator (37) ein steuerbarer Schalter (36) vorgeschaltet ist.

8. Abstimmschaltung nach Anspruch 7, dadurch gekennzeichnet, dass der steuerbare Schalter (36) durch ein aus einem Freigabesignal (FG) abgeleitetes Signal steuerbar ist.

9. Abstimmschaltung nach Anspruch 8, dadurch gekennzeichnet, dass das Freigabesignal (FG) nach Beendigung eines laufenden Vergleichs veränderbar ist.

10. Abstimmschaltung nach einem der Ansprüche 1 bis 9, dadurch gekennzeichnet, dass eine quadratische, kubische oder eine beliebige Progression mit Mitteln (64, 68; Fig. 4) zur doppelten Integration erzeugt wird.

11. Abstimmschaltung nach einem der Ansprüche 1 bis 10, dadurch gekennzeichnet, dass zur Verkürzung der Einstellzeit eine Lock-Detekt-Schaltungsanordnung verwendet wird.

12. Abstimmschaltung nach einem der Ansprüche 1 bis 11, dadurch gekennzeichnet, dass mittels initialisierbarer Teiler aus einer Bezugsfrequenz fo eine Referenzfrequenz fR und aus einer VCO-Frequenz fv eine Vergleichsfrequenz fr erzeugt werden, dass die Teilerverhältnisse in mehreren Schritten veränderbar sind, und dass während des gesamten Ziehvorgangs die Teilerverhältnisse mehrfach umgeschaltet werden und die Abstimmschaltung eingerastet bleibt, wobei die Abstimmschaltung vorzugsweise im Bereich von Phasenfehlern zwischen n und 2% arbeitet.

13. Abstimmschaltung nach Anspruch 12, dadurch gekennzeichnet, dass Mittel (81-83) ein Preset-oder Reset-Impuls (R, P) aus dem Freigabesignal (FG) ableiten, und dass der Preset- oder Reset-Im-puls (R, P) zur Teilerinitialisierung und/oder zur Diskriminatorinitialisierung (84, 88) herangezogen wird.

14. Abstimmschaltung nach einem der Ansprüche 1 bis 13, dadurch gekennzeichnet, dass eine Bezugsfrequenz fa einem initialisierbaren Teiler (145) zugeführt wird, dass der Teiler (145) zwei Teilerver-häitnisse nA und nß aufweist, die über ein Signal 2nd selektierbar sind, dass mit dem Preset-Impuls (P) das erste Teilerverhältnis nA und das aus dem Ausgangssignal des Teilers (145) abgeleitete Signal 2nd das zweite Teilerverhältnis nß initialisiert und startet, dass das Ausgangssignal des Teilers (145) einem Takteingang eines D-Flip-Flops (144) zugeführt wird, dessen invertierender Q-Ausgang auf den D-Eingang führt und dessen Setzeingang gegen Bezugspotential geschaltet ist, dass der nichtinvertierende Q-Ausgang des Flip-Flops (144) auf einen Phasendiskriminator (143) führt, an dessen zweiten Eingang ein programmierbarer initialisierbarer Teiler (141), ein entsprechendes D-Flip-Flop (142) und eine VCO-Schaltung (140) als Vergleichsfrequenzquelle geschaltet sind, dass der Ausgang des Phasendiskriminators (143) über einen Verstärker (148) und einen Tiefpass (147) auf den Eingang der VCO-Schaltung (140) führt, und dass die Teiler (141, 145), die D-Flip-Flops (142, 144) und der Phasendiskriminator (143) durch den Preset-Impuls P initialisierbar sind und dass die Referenzfrequenzen fRA, fRB zu dem gewünschten Rasterabstand fR die Gleichung fR = | fRA—fRB | erfüllen.

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