CH669060A5

CH669060A5 - Dispositif de decodage d'une information digitale codee.

Info

Publication number: CH669060A5
Application number: CH1197/86A
Authority: CH
Inventors: Masoto Tanaka; Shunsuke Furukawa
Original assignee: Sony Corp
Priority date: 1979-12-28
Filing date: 1980-12-29
Publication date: 1989-02-15
Also published as: AU6567080A; CH659555A5; GB2067055B; GB2067055A; ES8206120A1; FR2472884A1; ES8304729A1; DE3049293C2; SE8009086L; NL192759B; BE886845A; IT8026958A0; NL8007078A; DE3049293A1; IT1150074B; SE450801B; NL192759C; US4369472A; ES508808A0; FR2472884B1

Description

DESCRIPTION

La présente invention concerne un dispositif de décodage d'une information digitale avec des transitions, la séparation entre des transitions consécutives correspondant à un nombre déterminé de bits d'une valeur binaire déterminée définissant une cellule de largeur T. Le signal codé est plus particulièrement utilisable pour l'enregistrement direct sur un milieu d'enregistrement tel qu'une bande magnétique, un disque rotatif et similaire.

Les milieux d'enregistrement et différents types de transmissions de données ont des caractéristiques telles que le signal digital dit «brut» n'est pas facilement enregistré et reproduit ou transmis et reçu avec une fidélité suffisante. Pour éviter la distorsion et des pertes d'information, diverses techniques de codage ont été proposées dans lesquelles les «1» et «0» binaires sont convertis en une forme codée adéquate qui est alors enregistrée et transmise plus ou moins fidèlement.

On connaît déjà un procédé dans lequel un mot de m bits est converti en un mot de n bits. Le brevet US N° 4 323 931 (demande US SN. 705,199, déposée le 14 juillet 1976) décrit un exemple d'une telle conversion pour un système 3PM (trois positions de modulation), avec m=3 et n=6. Dans ce système, la conversion est exécutée de manière qu'au moins deux niveaux logiques «0» soient présents entre les niveaux logiques « 1 » adjacents, de sorte que la distance minimum ou l'intervalle entre deux transitions soit de 3. Si T est la période du groupe de bits d'un mot, l'intervalle de transition minimum, Tmin, et l'intervalle de transition maximum, Tmax, dans le cas du système 3PM, sont respectivement Tmin = 1,5T et Tmax = 6T. En fait, il est désirable que l'intervalle de transition minimum, Tmin, soit long dans le cas d'une forte densité de données et que l'intervalle de transition maximum, Tmax, soit court, afin de faciliter la reproduction à l'aide d'un signal d'horloge du côté récepteur ou reproducteur. Le système 3PM a l'avantage que Tmin est long en comparaison d'autres systèmes, mais il présente l'inconvénient que Tmax est grand, de sorte qu'il n'est pas toujours adapté à fonctionner avec un signal d'horloge produit à partir des données reproduites.

L'objet de la présente invention est un dispositif de décodage d'un signal digital codé éliminant les inconvénients des systèmes connus, fonctionnant avec une densité de données semblables à celles du système 3PM, mais dans lequel l'intervalle de transition maximum est raccourci en comparaison de celui de ce système 3PM.

Pour atteindre le but proposé, le dispositif de décodage est décrit dans les revendications 1 et 5.

D'autres propriétés et avantages de l'invention apparaîtront à l'étude de la description ci-après, donnée à titre d'exemple et à l'aide du dessin dans lequel:

les figures 1A à 1K, 2A à 2H et 3A à 31 sont des diagrammes montrant la règle de conversion d'un code binaire dans la première forme d'exécution de l'invention,

la figure 4 est un schéma-bloc du codeur exécutant la conversion de code des figures 1 à 3,

la figure 5 est une table montrant le contenu d'une mémoire ROM (reed only memory) utilisé dans le codeur de la figure 4,

les figures 6A à 6C sont des diagrammes montrant les relations temporelles de deux signaux d'horloge et d'une impulsion utilisée dans le codeur de la figure 4,

les figures 7A et 7B sont des diagrammes illustrant le signal de synchronisation de trame dans la première forme d'exécution de l'invention,

la figure 8 est un schéma-bloc d'un décodeur convertissant dans la forme primitive les données codées par le codeur de la figure 4, la figure 9 est un diagramme montrant la règle de conversion d'une deuxième forme d'exécution du procédé de conversion selon l'invention,

les figures 10A à 10K et les figures 11A, 11 A', IIB, 11B' et 11C à 11K sont des diagrammes montrant la règle de conversion de la deuxième forme d'exécution de l'invention,

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la figure 12 est un schéma-bloc montrant un exemple du codeur effectuant la conversion de code selon la règle des figures 10 et 11,

la figure 13 est un diagramme montrant le signal de synchronisation de trame de la deuxième forme d'exécution de l'invention, et la figure 14 est un schéma-bloc montrant un exemple du décodeur convertissant dans la forme primitive les données codées par le codeur de la figure 12.

Pour plus de clarté, le procédé de codage des informations est expliqué en détail ci-après, de même qu'un circuit de codage pour la mise en œuvre du procédé.

Selon la présente invention, lorsque le bit d'une donnée d'entrée codée binaire change d'une seconde valeur à une première valeur, une transition est produite à un premier point de référence du groupe de bits de la donnée d'entrée. Dans la description suivante, il est admis que la première valeur est un niveau élevé « 1 ». La seconde valeur est un niveau bas «0». Le premier point de référence du groupe de bits est le centre de celui-ci et le second point de référence du groupe de bits est la limite entre les groupes de bits adjacents. Toutefois, même si les conditions mentionnées ci-dessus sont interchangées, elles restent entièrement équivalentes.

La règle de conversion indiquée ci-dessus est semblable à celle d'un NRZI (non-return-to-zero information). Par conséquent, il apparaît, en considération du cas où les niveaux « 1 » se succèdent, que, en raison de la règle énoncée ci-dessus, Tmin = T et que, si les niveaux «0» se succèdent, Tmax n'est pas limité. Selon la présente invention, lorsque les niveaux « 1 » se succèdent, la règle de conversion est modifiée de manière que l'on ait Tmin = 1,5T et, lorsque les «0» se succèdent, la règle est modifiée de manière à limiter Tmax à 4,5T ou à 4T par exemple.

Une première forme d'exécution préférée de l'invention va maintenant être décrite ci-dessous. Les figures 1,2 et 3 montrent une règle de conversion selon l'invention. Les diagrammes en fonction du temps des figures mentionnées montrent respectivement les données d'entrée, les formes d'ondes de transmission converties et les données converties. Les données converties sont telles que l'inversion ou la transition se produise sur le flanc avant du groupe de bits de 0,5T dans le cas où les niveaux « 1 » se succèdent.

Comme indiqué en figure 1A, dans le cas d'une entrée 010, la transition apparaît au centre du bit 1, comme indiqué ci-dessus. Lorsque les niveaux 1 se succèdent par paires, comme dans le cas d'une entrée 0110 (figure 1B), la transition est produite au centre du premier bit « 1 » ainsi qu'au flanc arrière du « 1 » suivant. A cet instant, l'intervalle de transition entre les transitions adjacentes est de 1,5T (=Tmin). Lorsque les niveaux « 1 » se succèdent par trois, comme dans le cas d'une entrée 01110 (figure 1C), la transition est produite au centre du premier « 1 » et au flanc arrière du troisième «1». A cet instant, l'intervalle de transition est de 2,5T. Le processus dans lequel les «1» se succèdent par 2 ou 3 bits est admis comme fondamental. Lorsque les « 1 » se succèdent par plus de 2 ou de 3, la donnée est divisée tous les 2 ou 3 bits et un processus de conversion similaire à celui indiqué ci-dessus est appliqué à chaque unité de la donnée divisée. Dans cet exemple, les données sont fondamentalement divisées en unités de 2 bits.

Comme indiqué dans les figures 1D, 1F, IH et 1J, lorsque les «1» se succèdent par 4 ou par des nombres pairs plus grands que 4, et que la donnée d'entrée peut être divisée tous les 2 bits sans reste, l'intervalle de transition pour l'unité des deux premiers bits est 1,5T et l'intervalle de transition pour toutes les autres unités de 2 bits est 2T. Comme indiqué dans la figure 1E, lorsque les «1» se succèdent par 5, la donnée d'entrée est divisée en unités de 2 et de 3 bits. Ainsi, l'intervalle de transition des unités de 2 bits est 1,5T et celui des unités de 3bits est de 3T. Comme indiqué dans les figures IG, II et 1K, lorsque les « 1 » se succèdent par nombres impairs plus grands que 7, les données sont divisées en une ou plusieurs unités de 2 bits et en une unité de 3 bits.

Comme le montre cet exemple de l'invention, si les données sont traitées de manière que les « 1 » successifs soient divisés en unités de 2 bits à partir du premier « 1 » et que la dernière unité est de 2 ou de

3 bits, la règle de conversion est telle qu'elle comprenne toutes les configurations successives et que la transition soit produite sur le flanc arrière du dernier « 1 » de chaque unité. Dans ce cas, l'intervalle de transition de la première unité de 2 bits dans la configuration des 5 « 1 » successifs est 1,5T comme indiqué en figure 1B, celui des unités médianes et de la dernière unité de 2 bits est 2T et celui de l'unité de 3 bits est 3T.

Au lieu de diviser la donnée d'entrée comprenant des « 1 » successifs tous les 2 bits, comme illustré en figure 1, il est aussi possible de [o la diviser tous les 3 bits. Dans ce cas, si des « 1 » se succèdent en nombres multiples de 3 bits, les données peuvent être divisées tous les 3 bits sans reste et dans les autres cas, les données sont divisées de manière qu'il n'y ait pas de reste de 1 bit. Par exemple, si les « 1 » se succèdent par 8, la dernière unité comprendra 2 bits. Si les « 1 » se 15 succèdent par 4, 7, etc., ils sont divisés de manière que la dernière et l'avant-dernière unité comprennent chacune 2 bits et la conversion peut être exécutée de manière similaire à celle exposée plus haut pour chaque unité de 2 ou de 3 bits.

En outre, dans le cas où les « 1 » se succèdent dans une configura-20 tion de données, un procédé peut être utilisé de manière que la configuration soit divisée alternativement en unités de 2 ou de 3 bits. En d'autres termes, il est suffisant que la donnée ayant des «1» successifs soit divisée en unités de 2 ou de 3 bits. De cette manière, l'intervalle de transition minimum, Tmin, peut être choisi de 1,5T. 25 Examinons maintenant les figures 2 et 3 d'après lesquelles une règle de conversion peut être établie pour s'appliquer à une configuration de données, dans laquelle les «0» se succèdent, c'est-à-dire dans laquelle l'intervalle de transition maximum, Tmax, peut être limité à 4,5T. Dans le cas d'une configuration de données dans 30 laquelle les 2 bits précédant les «0» successifs sont 01, les données sont converties comme indiqué en figure 2. Dans le cas où la confi-guration des données est telle que les 2 bits précédant les «0» successifs sont 11, les données sont converties comme indiqué en figure 3. Comme on le verra au cours de la description, dans le cas où lès 2 35 bits sont 01, une transition est produite au centre du bit 1, alors que dans le cas où les 2 bits sont 11, une transition est produite sur le flanc arrière du dernier «1». En conséquence, lorsqu'un «0» seul existe, comme dans les cas suivants: 0101 et 1101, la transition est produite au centre du « 1 » venant après le «0» comme indiqué dans 40 les figures 2A et 3A, respectivement.

Lorsque les «0» se succèdent en nombres plus grands que 2, la prochaine transition est produite de manière qu'elle soit distante de la précédente de 3,5T ou de plus de 3,5T, par exemple qu'elle apparaisse à la frontière de groupes de bits espacés par exemple de 3,5T 45 et de plus de 1,5T à partir du premier « 1 » apparaissant après le « 1 » du groupe 01 de 2 bits précédant les «0» successifs. Par exemple, dans le cas où la donnée d'entrée est 01001 et 010001, comme dans "les figures 2B et 2C, la condition mentionnée ci-dessus n'étant pas satisfaite, la prochaine transition est produite au centre du « 1 » ap-50 paraissant après le dernier des «0» successifs. Dans le cas où, après 01, des «0» se succèdent par 4, 5 et 6, comme indiqué dans les figures 2D, 2E et 2F, et puisque la condition indiquée plus haut est satisfaite, la prochaine transition est produite dans une position espacée de la précédente de 3,5T. Dans le cas où, après 01, des «0» 55 se succèdent par 7, comme indiqué en figure 2G, la prochaine transition (la deuxième) est produite à une distance de 3,5T de la première. Dans ce cas, si une nouvelle transition (la troisième) est produite à une distance de 3,5T de la précédente (la deuxième), la distance entre la troisième et une quatrième transition n'est que de T. 60 En conséquence et pour éviter cet inconvénient, la troisième transition est produite à une distance de 4,5T de la troisième. Dans le cas où, après 01, des «0» se succèdent par 8, comme indiqué en figure 2H, deux transitions sont produites le long de la suite des «0». Ce qui précède montre que l'intervalle de transition maximum, Tmax, 65 est de 4,5T.

Dans le cas où, après 11, des «0» se succèdent, une règle semblable est utilisée pour traiter les données d'entrée. Dans le cas où,

après 11, des «0» se succèdent par 2 ou 3, comme indiqué dans les

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figures 3B et 3C, l'intervalle de transition est respectivement de 2,5T et 3,5T. Dans le cas où, après 11, des «0» se succèdent par 4, comme indiqué en figure 3D, si une transition (la deuxième) est produite à une distance de 3,5T de la première, il ne reste qu'un intervalle de durée T entre cette deuxième transition et le centre du premier bit «1» venant après le dernier «0». Pour éviter cet inconvénient, la deuxième transition n'est pas produite avec un intervalle de 3,5T. Dans ce cas, l'intervalle de transition est produit de largeur maximum 4,5T. Dans le cas où, après 11, les «0» se succèdent par 5, 6 ou 7, comme indiqué dans les figures 3E, 3F et 3 G, les (deuxièmes) transitions sont produites avec un intervalle de 4T par rapport à la première et les troisièmes transitions sont produites au centre du bit « 1 », venant après le dernier «0», avec des intervalles respectifs de

I,5T, 2,5T et 3,5T. Dans le cas de la figure 3H où, après 11, des «0» se succèdent par 8, l'intervalle entre la deuxième et la troisième transition est plus grand que 3,5T. Dans ce cas, la troisième transition est produite à un intervalle maximum de 4,5T. Dans le cas où, après

II, des «0» se succèdent par 9, comme indiqué en figure 31, une deuxième transition est produite à un intervalle de 4T de la première et une troisième transition est produite à une distance de 4T de la deuxième.

Ce qui précède montre que si n'importe quel nombre de «0» se succèdent, après 01 et 11, l'intervalle de transition maximum Tmax est limité à 4,5T. Cet intervalle est produit dans le cas des figures 2G, 3D et 3H. Il faut noter que les intervalles Tmax n'apparaissent jamais en succession de plus de 2.

Dans l'exemple ci-dessus, et dans le but de distinguer l'intervalle standard avec lequel la transition est produite lors d'une succession de «0» et lors d'une succession de «1, cet intervalle standard est choisi de 3,5T. Il est toutefois possible de choisir l'intervalle standard de longueur plus grande que 3,5T. Dans ce cas, la valeur de Tmax doit être changée. Si l'intervalle standard est choisi de 4T ou de 4,5T, Tmax devient 5,5T, alors que si l'intervalle standard est choisi de 5T ou de 5,5T, Tmax devient 6T. Il est aussi possible de ne pas limiter l'intervalle standard et de le modifier en fonction d'un cas où, par exemple, le nombre maximum de «0» successifs peut être estimé au préalable, afin d'éviter qu'un intervalle de transition excédant 4,5T soit produit.

La figure 4 montre un premier exemple d'un codeur réalisant la conversion de code étudiée dans les figures 1 à 3.

Le codeur 1 comprend un registre de transfert 2 de 3 bits ax, a2 et a3. Le registre de transfert 2 reçoit séquentiellement, à partir d'une borne d'entrée de données 3, les données à convertir introduites par un signal d'horloge CPj appliqué à une borne 4. Un bit de la donnée d'entrée sur la borne 3 est introduit dans le registre 2 lors du flanc montant de l'impulsion d'horloge de décalage CPt indiquée en figure 6A. Le contenu du registre 2 n'est pas modifié jusqu'au moment de l'apparition du flanc montant de la prochaine impulsion de décalage ŒV Cette période correspond à un cycle d'opération ECC du codeur 1.

Dans les données mémorisées dans le registre 2, à chaque instant, aj correspond à une donnée convertie, a2 à une donnée à convertir immédiatement et a3 à une donnée qui sera convertie lors du prochain cycle. Les données de 3 bits &1, a2 et a3 et une sortie x d'un circuit logique 11 qui sera décrit plus loin sont appliquées comme signal d'adresse de 4 bits à une mémoire ROM (read only memory) 5. Dans la mémoire 5, sont mémorisées des données converties de 2 bits (v. table figure 5) et la mémoire 5 délivre les données converties de 2 bits, bt et b2, correspondant à la donnée d'entrée a2 en réponse au signal d'adresse. Les données converties de la mémoire 5 sont envoyées en parallèle dans un registre de transfert 6 de 2 bits par le flanc montant d'une impulsion de charge LD appliquée à une borne 7 avec les relations temporelles indiquées en figure 6C. Le contenu du registre 6 est envoyé dans un registre de transfert 8 de 8 bits par un signal d'horloge CP2 venant d'une borne 9 avec une fréquence double de celle du signal CP^ comme indiqué en figure 6B. Le contenu du registre 8 est déivré en série à une borne de sortie de données 10.

Comme indiqué en figure 6, lorsque le contenu du registre 6 a été transféré dans le registre 8 par l'impulsion d'horloge CP2 et que le registre 6 est vide, les données converties bx et b2 sont chargées dans le registre 6 par l'impulsion de charge LD. Les données de 8 bits, 5 A, B, C, D, E, F, G et H dans le registre 8 et le premier bit at du registre 2 sont envoyés en parallèle au circuit logique 11 qui détermine un bit x du signal d'adresse selon l'équation logique suivante:

x=(A+B) • (C+D) • (Ë+F)-(G+H) - +(G+H) • a,.

L'opération décrite ci-dessus est répétée séquentiellement et la borne 10 délivre les données de sortie selon la règle établie plus haut.

Le codeur 1 de la figure 4 n'est indiqué qu'à titre d'exemple et d'autres formes d'exécution peuvent être envisagées.

Par exemple, un circuit logique peut être utilisé en lieu et place de la mémoire 5. Ce circuit logique est tel qu'il délivre les sorties b1 et b2 selon les relations logiques suivantes:

^ = x-at -(a2 -f a3) + x-ix-a2 b2 — ax ' a2

Dans le cas où la sortie du codeur 1 décrit ci-dessus est enregis-

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trée sur un disque semblable à un disque vidéo, un signal de synchronisation de trame FS est ajouté au signal de sortie du codeur. Puisqu'un signal de synchronisation d'une troisième valeur, différente de la valeur binaire des données, ne peut pas être ajouté au disque vidéo dans les dispositions d'enregistrement et de reproduction magnétiques, le signal FS de synchronisation de trame doit être inséré dans la suite des données. Si l'intervalle maximum de transition Tmax (4,5T dans cet exemple) est détecté, l'extraction du but de synchronisation du côté de la reproduction est possible par le fait que l'intervalle Tmax de 4,5T a sa première transition en coïncidence avec la frontière entre les groupes de bits des données et sa dernière transition en coïncidence avec le centre du groupe de bits des données. Le signal FS doit avoir une configuration de bits telle qu'il puisse être détecté, même s'il est inséré dans la suite des données ou une configuration de bits telle que, en l'absence d'erreur de transmission, il n'apparaisse jamais dans les données. Dans la règle de conversion de code indiquée plus haut, il existe une configuration de bits dans laquelle les intervalles maximum de transition se succèdent par 2 ou par un nombre plus grand que 2 afin de satisfaire la condition ci-dessus. Toutefois, puisque dans ce cas la suite des données est continue, il est nécessaire que les données situées avant et après les configurations de bits successives puissent être converties sans contradiction selon la règle mentionnée plus haut. En conséquence, et comme indiqué en figure 7A, une période ou un intervalle de temps de 12T (ou 11T) est assignée pour le signal FS de synchronisation de trame. A l'intérieur de cet intervalle, il est prévu un signal FS de synchronisation trame ayant 2 intervalles de transitions successives, chacun de 4,5T. Dans ce cas, puisque la position de transition dans le signal FS est dans une relation prédéterminée par rapport aux groupes de bits des données, il n'existe pas seulement une synchronisation de trame mais aussi une synchronisation de bits.

La figure 8 montre un exemple d'un décodeur selon l'invention. Le décodeur 12 est formé d'un registre de transfert 14 à 11 bits recevant les données par une borne d'entrée 13, d'un circuit logique 15 et d'un circuit bistable (latch) 16 avec une borne de sortie 17. Les données de sortie décodées sont délivrées à la borne 17. Le registre 14 accepte bit par bit les données d'entrée sur la borne 13 à l'aide d'une impulsion de décalage CP3 d'une période de 0,5T, délivrée par la borne 18. Le circuit logique 15 reçoit 10 des 11 bits Cx à Cn du registre 14, à l'exception du bit C10 et délivre une sortie Y selon la relation logique suivante:

Y = C6+C5-(C9+C„-C8) + (C4+C3)-(C7+C9) + (C2+C1).-C7

Le circuit 16 mémorise la sortie Y du circuit logique 15 en 65 réponse à une impulsion CP4 appliquée par l'intermédiaire d'une borne 19. La période T /les impulsions CP4 est double de celle des impulsions CP3. Dans ce cas, l'impulsion CP4 est produite en synchronisme de manière que la frontière entre les groupes de bits de la

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donnée à reproduire coïncide avec les limites entre C2 et C3, C4 et Cs, C6 et C7, C8 et C9 et Ci0 et Cu.

Avec le codeur 1 de la figure 4, les deux bits bx et b2 de sortie sont délivrés par la mémoire 5 en correspondance avec le bit a2 des données d'entrée. Si le décodeur 12 est adapté au codeur 1, les deux bits C5 et C6 du registre 14 correspondent aux bits bj et b2 et le bit délivré à la sortie 17 est le bit a2.

Différentes modifications peuvent être introduites dans le décodeur 12 de la figure 8. Par exemple, le circuit logique 15 et le circuit 16 peuvent être remplacés par une mémoire ROM.

Comme exemple du fonctionnement du décodeur 12, admettons que le signal indiqué en figure 2G a été enregistré. Les données digitales originales (100000001) sont ainsi représentées par le signal dans lequel une transition de premier type est produite au milieu d'un intervalle de largeur T, la transition suivante est séparée de la première par 3,5T et une transition finale de premier type est espacée de la transition intermédiaire par 4,5T. Ce signal codé est en outre converti par des moyens conventionnels (non représentés) en bits codés du type indiqué dans les figures 1 A, 2A, 3A et 7B, où une transition est représentée par un bit de valeur 1 dont la durée est de 0,5T.

Ainsi, il est visible que les bits de données codées qui représentent le signal de la figure 2G comprennent un bit 1 dans la seconde moitié d'un premier intervalle de cellule de largeur T, un bit 1 dans la première moitié du cinquième intervalle de cellule suivant et un bit 1 dans la seconde moitié du neuvième intervalle de cellule suivant. Vu autrement, admettons que les impulsions d'horloge CP3 sont produites aux temps tO, tl, t2,... tl6, tl7, tl8,... t22. Les bits des données codées ont alors une valeur 1 dans les intervalles tl-t2, t8-t9 et tl7-tl8.

Les impulsions d'horloge CP4 sont produites à une cadence de moitié de celle des impulsions CP3 et elles sont synchronisées par le signal de synchronisation de trame FS de manière qu'elles soient produites aux temps tO, t2, t4,... tl8, t20, t22.

Au temps tO, un bit 0 est transféré dans l'étage Cl 1 du registre de transfert 14. Au temps ti, le bit 1 est transféré dans cet étage. Ce bit 1 est transféré dans l'étage C10 au temps t2, dans l'étage C9 au temps t3, dans l'étage C8 au temps t4, dans l'étage C7 au temps t5 et dans l'étage C6 au temps t6. L'équation pour Y indiquée plus haut montre qu'une sortie Y = 1 est produite par le circuit logique 15 lorsqu'un bit 1 est transféré dans l'étage C6. Ainsi, un bit 1 est produit à la sortie Y pendant l'intervalle de temps t6-t7. Au temps t7, le bit 1 dans l'étage C6 est transféré dans l'étage C5 et au temps t8 le bit 1 est transféré de l'étage C5 dans l'étage C4. A ce même instant t8, le prochain bit 1 est transféré dans l'étage Cl 1 et le processus de transfert mentionné ci-dessus est répété.

A partir de l'équation pour Y, on voit qu'une valeur 1 est produite à la sortie Y au temps tl3, c'est-à-dire au temps où le bit 1 suivant qui a été transféré dans l'étage Cil est transféré dans l'étage C6. Ensuite, une valeur 1 est produite à la sortie Y au temps t22.

Cela est en réponse au dernier bit 1 qui a été transféré dans l'étage Cl 1 au temps tl7, ce dernier bit étant transféré de manière séquentielle jusqu'à ce qu'il atteigne l'étage C6. Ainsi, une valeur 1 est produite à la sortie Y aux temps t6, tl3 et t22.

La sortie binaire 1 sert à positionner le circuit 16 (latch) de manière que sa sortie prenne la valeur 1 à l'arrivée d'une impulsion d'horloge CP4. Lorsque la sortie Y est de valeur 0, le circuit 16 est remis à zéro en réponse aux impulsions CP4. En conséquence, dans l'exemple choisi, le circuit 16 est positionné en réponse aux valeurs 1 de la sortie Y au temps t6 et ensuite, le circuit 16 est remis à zéro aux temps t8, tlO, tl2, tl4, tl6, tl8 et t20. A la prochaine impulsion CP4 qui apparaît au temps t22, la sortie Y est de nouveau de valeur 1, de sorte que le circuit 16 est positionné. Cela montre que le circuit 16 recouvre le signal de données digitales (0100000001) à la sortie 17. Il s'agit bien des données indiquées en figure 2G.

La présente invention s'applique aux cas où le nombre des « 1 » successifs dans la configuration des données d'entrée peut être détecté préalablement comme étant un nombre pair ou impair. En d'autres termes, et comme indiqué dans l'exemple de la figure 1, la configuration de données est divisée sans reste de manière que les « 1 » successifs en nombre plus grand que 4 soient divisés à partir du premier en unités de 2 bits afin que la dernière unité soit de 2 ou de 3 bits. Ainsi, dans le cas où la dernière unité est de 3 bits, l'intervalle de transition est de 3T. Pour permettre de distinguer l'intervalle standard de cet intervalle de transition, dans le cas d'une succession de «0», cet intervalle standard est choisi de 3,5T.

Si l'on peut détecter au préalable que le nombre de « 1 » successifs est un nombre impair, l'intervalle de transition peut être rendu égal à 2,5T en assignant d'abord des unités de 3 bits, ce qui permet d'éviter la production d'un intervalle de transition de 3T. La figure 9 montre un exemple où l'idée ci-dessus est appliquée à un cas où les « 1 » se succèdent par 11, comme dans le cas de la figure 1K. Dans le cas de la figure 9, la première unité est choisie de 3 bits et les unités restantes sont toutes choisies de 2 bits, de sorte que le premier intervalle de transition a une valeur de 2,5T.

Si un nombre pair de «1» se succèdent, la conversion est faite de manière semblable à celle de la figure 1. L'intervalle standard de transition dans le cas de «0» successifs peut alors être raccourci de 3,5T à 3T. De cette manière, l'intervalle de transition maximum peut être raccourci de 4,5T à 4T. Cela n'est applicable que si le circuit codeur comprend une mémoire tampon permettant de détecter si le nombre de « 1 » successifs est pair ou impair. En réalité, il n'existe pas de cas où les « 1 » se succèdent indéfiniment, la succession des « 1 » étant toujours limitée à un certain nombre défini. Cela permet de choisir une mémoire tampon dont la capacité correspond à ce nombre défini. Toutefois, lorsqu'il est impossible d'estimer au préalable les données, une mémoire tampon d'une capacité infinie est nécessaire.

Pour résoudre ce problème, l'invention propose une deuxième forme d'exécution dans laquelle l'intervalle de transition maximum mentionné plus haut est indépendant des données et la capacité d'une mémoire tampon est relativement faible. Lorsqu'une séquence de « 1 » ou de «0» apparaît, les derniers bits, par exemple les cinq derniers, sont examinés de manière à savoir si la séquence est paire ou impaire afin de permettre le contrôle d'une position de transition.

Les figures 10A à 10C montrent un cas particulier où une transition semblable à celle du premier exemple est produite. Lorsque les « 1 » se succèdent en nombre plus grand que 4, cette configuration est divisée tous les deux bits à la frontière des groupes de bits. Lorsqu'un reste apparaît lors de la division de la configuration, les cinq bits avant le premier «0» apparaissant après le dernier bit « 1 » dans la séquence des « 1 » sont divisés à la frontière entre trois bits et les deux bits suivants et une transition est produite à la frontière entre les groupes de bits, après la division. En conséquence, dans le cas où un nombre pair de « 1 » se succèdent, il se produit une transition semblable à celle du premier exemple.

Dans le cas où les « 1 » se succèdent par 5, comme indiqué en figure 10E, la configuration de données est divisée en 3 bits et 2 bits selon la règle ci-dessus, de sorte que l'intervalle de transition de la première unité de 3 bits est de 2,5T et que celui de l'unité suivante de 2 bits est de 2T. En outre, dans les cas où les « 1 » se succèdent par 7, 9 et 11 comme dans les figures 10G, 101 et 10K, si la configuration de données est divisée tous les deux bits, il se produit un reste. En conséquence, les cinq bits précédant le premier «0» apparaissant après le dernier « 1 » sont divisés à la frontière entre 3 et 2 bits et la transition est produite à cette frontière.

De cette manière, l'intervalle de transition minimum Tmin vaut 1,5T. L'intervalle de transition maximum apparaissant dans la suite des « 1 » est 3T. Dans ce cas, il faut noter que, puisque l'intervalle de transition de 3T (ou 2,5T) est produit dans les trois premiers des cinq derniers bits (ou du total des bits) dans la configuration où les « 1 » se succèdent, l'intervalle de transition après celui de 3T (ou 2,5T) est obligatoirement de 2T. En conséquence, l'intervalle de transition de 3,5T peut être utilisé comme intervalle standard pour les configurations où des «0» se succèdent et l'intervalle de transition maximum, Tmax, peut être limité à 4T.

5

10

15

20

25

30

35

40

45

50

55

60

65

669060

6

Dans le cas où les «0» se succèdent par 1 ou 2, comme indiqué dans les figures IIA, IIA', IIB et 11B', une transition similaire à celle du premier exemple est produite. Dans le cas où les «0» se succèdent par plus que 3, une transition est produite à la frontière des groupes de bits de manière qu'elle soit espacée de la transition précédente de plus de 3T, par exemple 3,5T, et espacée de plus de 1,5T du centre du « 1 » apparaissant après le dernier «0».

Dans les figures 11C et suivantes sont représentées des configurations de données dans lesquelles les deux bits avant la suite des «0» sont 01 et des configurations (indiquées en pointillé) dans lesquelles les mêmes deux bits sont 11.

Comme indiqué en figure 11C, lorsque les «0» se succèdent par 3, la condition ci-dessus n'est pas satisfaite, de sorte qu'une transition est produite au centre du premier bit « 1 » suivant. Lorsqu'un seul « 1 » existe avant les «0», l'intervalle de transition est de 3,5T, mais lorsque des « 1 » successifs existent, l'intervalle de transition devient 4T, correspondant à l'intervalle de transition Tmax qui n'apparaît que dans ce cas.

Comme indiqué dans les figures 11D, 1 IE et 11F, lorsque des «0» se succèdent par plus que 4, la condition est satisfaite et par conséquent une transition est produite dans une position espacée de la précédente de 3,5T (ou 3T dans le cas des «1» successifs). Lorsque des «0» se succèdent par plus que 7, comme indiqué dans les figures 1 IG, 1 IH et 1II, une première transition est produite avec un intervalle de 3,5T (ou 3T) à partir du premier «1 » et la prochaine transition est produite avec un intervalle de 3T. De manière similaire, et comme indiqué dans les figures 11J et 11K, une transition est produite chaque 3T et l'ajustement est exécuté dans les derniers bits.

Comme décrit ci-dessus, même si les «0» se succèdent en nombre quelconque, l'intervalle de transition maximum, Tmax, est limité à 4T. Comme on le voit dans la figure 11, l'intervalle de transition de 3T apparaît à la fois lorsque des «0» et des «1» se succèdent. En conséquence, on peut considérer, lors du décodage, que la succession des «0» ne peut pas être distinguée de celle des «1 ». Toutefois, dans le cas de la succession des «0», l'intervalle de transition de 2T n'apparaît jamais après l'intervalle de transition de 3T, mais par contre, les autres intervalles de transition tels que 1,5T, 2,5T, 3T, 3,5T, eux, apparaissent. Au contraire, dans le cas où des «1» se succèdent, l'intervalle de transition de 2T apparaît obligatoirement après l'intervalle de transition de 3T, comme expliqué ci-dessus. En conséquence, en utilisant la différence relevée ci-dessus, les suites de «0» et de « 1 » peuvent être décodées.

Un autre exemple de codeur exécutant la conversion de code ci-dessus est décrit en figure 12. Le codeur 21 comprend un registre de transfert 22 de cinq bits au lieu du registre 2 de trois bits du décodeur de la figure 4. Le registre 22 mémorise les données d'entrée sur la borne 23 en réponse à un signal d'horloge CPX appliqué par l'intermédiaire de la borne 24. Les 5 bits ax, a2, a3, a4 et a5 du registre 22 ainsi qu'une sortie x d'un circuit logique 31 sont envoyés en parallèle à un circuit logique 25 utilisé en lieu et place de la mémoire ROM 5 de la figure 4. Le circuit logique 25 produit deux bits, bx et b2, de sortie à partir des six bits d'entrée selon les équations logiques suivantes, c'est-à-dire qu'il convertit le bit a2 des cinq bits du registre 22 en deux bits bx et b2.

bx = x • at • a2+x • ax • (a2+a3 • a4 • a5)

b2 = 57- a2

Les deux bits de sortie bx et b2 sont introduits dans un registre de transfert 26 par une impulsion de charge LD appliquée par l'intermédiaire d'une borne 27. Le contenu du registre 26 est introduit séquentiellement dans un registre de transfert 28 de huit bits à l'aide d'une impulsion d'horloge CP2 appliquée à partir d'une borne 29 et les données converties sont délivrées par le registre 28 à une borne 30. Les contenus des étages A, B, C, D, E, F et G (à l'exception du contenu de l'étage Ç) du registre 28, ainsi que le bit ax du registre 22,

sont appliqués à un circuit logique 31 qui délivre un signal de sortie x selon la relation logique suivante:

x = (A+B)-(D+Ë)-(F+G)-i7 + (F+G)-ai

Les données d'entrée sont codées successivement selon la relation ci-dessus. Les impulsions d'horloge CPX et CP2 ainsi que l'impulsion de charge LD sont les mêmes que celles indiquées en figure 6.

Différentes modifications du codeur 21 peuvent être envisagées. Par exemple, et comme dans le codeur 1 de la figure 4, une mémoire ROM peut être utilisée à la place du circuit logique 25.

Comme dans le premier exemple, et en l'absence d'erreur de transmission, une configuration de bits n'apparaissant jamais dans les données peut être sélectionnée comme signal de synchronisation. Une telle configuration est indiquée en figure 13 dans laquelle un intervalle de transition de 3,5T suit un intervalle de 4T et un intervalle de 2T suit l'intervalle de 3,5T. Comme indiqué précédemment, l'intervalle de transition maximum, Tmax = 4T, n'apparaît que dans le cas de la figure 11C. Cet intervalle commence et se termine au centre de groupes de bits. En conséquence, la transition terminant l'intervalle de 3,5T coïncide avec la frontière entre groupes et bits et une transition de 2T n'apparaît plus par la suite.

La figure 14 montre une deuxième forme d'exécution d'un décodeur. Le décodeur 32 comprend un registre de transfert 34 de 15 bits recevant des données reproduites codées à partir d'une borne 33. Les données décodées apparaissent sur une borne de sortie 37 d'un circuit bistable 36 (latch). Le registre 34 accepte bit par bit les données reproduites en réponse à une impulsion d'horloge CP3 (d'une période de 0,5T), appliquée parTintermêdfaire d'une borne 38 et le circuit logique 35 reçoit 12 des 15 bits du registre 34, à l'exception des bits C j o, CI2 et CI4 et délivre un signal de sortie- y selon la relation logique suivante:

y = c6+c5 • C8 - Cx ! - Cxs+C9 - (Cs- c13,+Q+C5) + c7 ' (Cx • Cxx +C2+C3,-t-C4)

Le circuit bistable 36 mémorise le signal y à l'aide d'une impulsion d'horloge CP4 appliquée à partir d'une borne 39. La période T de l'impulsion CP4 est double de celle de CP3 et elle est produite avec une relation de temps telle que la frontière entre les groupes de bits des données reproduites coïncide avec la limite entre les bits C2 et C3, C4 et C5, C6 et C7, C8 et C9, Cxo et CX1, C12 et CX3 et Cx4 et

CX5-

Dans le codeur 21 de la figure 12, les deux bits de sortie bx et b2 sont produits par le circuit logique 25 en réponse au bit a2 des données d'entrée. Ainsi, si le décodeur 32 est adapté au codeur 21, les deux bits C5 et C6 du registre 34 sont identiques aux bits bx et b2 et le bit délivré à la borne de sortie 37 est le bit a2.

Il est possible d'introduire différentes modifications dans le décodeur 32. Par exemple, une mémoire ROM peut être utilisée à la place du circuit logique 35 et du circuit 36.

Comme il a été montré par la description des différents exemples de l'invention, le code binaire peut être converti ou codé de manière que l'intervalle des transitions minimum soit de 1,5T et que l'intervalle de transition maximum soit de 4,5T ou de 4T. En conséquence, le système fonctionne avec une densité de données substantiellement égale à celle du système 3PM et l'invention permet de réaliser un intervalle et transition maximum plus court que 6T.

Lorsqu'une valeur susceptible d'être distinguée des données n'est pas utilisée pour le signal de synchronisation comme dans un disque audio PCM (puise code modulation) utilisant un disque vidéo, il est nécessaire de réaliser la synchronisation de la reproduction à partir d'une suite de données du côté reproducteur. Selon l'invention, puisque l'intervalle de transition maximum est raccourci, le système décrit est applicable à un tel cas. Il peut toutefois se produire un cas tel que l'intervalle de transition de 6T ou plus, produit par des fluctuations de la base de temps, etc., est contenu dans les données reproduites, mais cela ne pose pas de problème.

Il est apparent que diverses modifications peuvent être envisagées sans sortir du cadre de l'invention.

5

10

15

20

25

30

35

40

45

50

55

6Q

65

R

4 feuilles dessins

Claims

669 060

1. Dispositif de décodage d'une information digitale sous forme binaire, formée de bits consécutifs d'une première (1) et d'une seconde (0) valeur, chaque bit définissant une cellule de largeur T donnée, ladite information étant codée par le fait que l'on produit une première transition à chaque fois que dans l'information digitale apparaît un bit de la première valeur (1) à la suite d'un bit de la seconde valeur (0), et que l'on produit une seconde transition tous les deux ou trois bits consécutifs de la première valeur ou en correspondance de points de l'information digitale tels qu'une seconde transition est séparée de la transition précédente par au moins 3T et au maximum 4,5T et de la première transition suivante par au moins 1,5T lorsque cette information digitale présente plusieurs bits consécutifs de la seconde valeur (0), le dispositif étant caractérisé en ce qu'il comprend des moyens (13, 14,18) recevant les données à décoder ayant une valeur « 1 » correspondant à la transition et une valeur «0» correspondant à l'absence de transition, les données étant reçues avec une période de 0,5T et transférées dans les moyens (14) avec une période de 0,5T, des moyens (15) pour obtenir à partir des données transférées une valeur Y satisfaisant à la relation:

Y = C6+C5-(C9+CU-C8) + (C4+C3)-(C7+C9) +

(Ci+Cj) • C7, Ci â Cn désignant dans l'ordre d'avancement les valeurs de bits respectifs de séries de onze bits des données à décoder sélectionnés par transfert, et des moyens (16,17,19) pour dériver séquentiellement à chaque période T le bit de valeur Y.

2. Dispositif selon la revendication 1, caractérisé en ce que les moyens recevant les données à décoder sont un registre de transfert (14, 34) recevant les données à décoder sur une borne d'entrée (13, 33) en synchronisme avec des impulsions d'horloge (CP3) délivrées à une borne (18, 38), les étages individuels du registre de transfert (14, 34) occupés par les bits de la première et de la seconde valeur donnant une mesure de la séparation entre les transitions consécutives.

2

REVENDICATIONS

3. Dispositif selon la revendication 2, caractérisé en ce que les moyens (15,35) délivrant la valeur transférée (Y) sont un circuit logique ou une mémoire non effaçable.

4. Dispositif selon la revendication 3, caractérisé en ce que les impulsions ont une période égale à la moitié de l'intervalle T correspondant à la largeur d'une cellule de bit et en ce que la séparation attendue entre les transitions est un nombre entier de périodes des impulsions d'horloge (CP3).

5. Dispositif de décodage d'une information digitale sous forme binaire, formée de bits consécutifs d'une première (1) et d'une seconde (0) valeur, chaque bit définissant une cellule de largeur T donnée, ladite information étant codée par le fait que l'on produit une première transition à chaque fois que dans l'information digitale apparaît un bit de la première valeur (1) à la suite d'un bit de la seconde valeur (0), et que l'on produit une seconde transition tous les deux ou trois bits consécutifs de la première valeur ou en correspondance de points de l'information digitale tels qu'une seconde transition est séparée de la transition précédente par au moins 3T et au maximum 4,5T et de la première transition suivante par au moins 1,5T lorsque cette information digitale présente plusieurs bits consécutifs de la seconde valeur (0), le dispositif étant caractérisé en ce qu'il comprend des moyens (33, 34, 38) recevant les données à décoder ayant une valeur «1» correspondant à la transition et une valeur «0» correspondant à l'absence de transition, les données étant reçues avec une période de 0,5T et transférées dans les moyens (34) avec une période de 0,5T, des moyens (35) pour obtenir à partir des données transférées une valeur Y satisfaisant à la relation:

Y = C6+C5 • C8 • Cu • Ci5+C9 ■ (C3 • C13+C4+C5) +

C7 - (C! • Cj ! + C2 + C3 + C4), Cx à C15 désignant dans l'ordre d'avancement les valeurs de bits respectifs de séries de quinze bits des données à décoder sélectionnés par transfert, et des moyens (36, 37, 39) pour dériver séquentiellement à chaque période T le bit de valeur Y.