BRPI0413984B1

BRPI0413984B1 - Sincronização de bit em um dispositivo de comunicações

Info

Publication number: BRPI0413984B1
Application number: BRPI0413984-4A
Authority: BR
Inventors: Tang Kai
Original assignee: Qualcomm Incorporated
Priority date: 2003-08-28
Filing date: 2004-08-25
Publication date: 2018-02-14
Also published as: US20070147483A1; WO2005048521A1; KR100884705B1; US7248624B2; IL173978A0; BRPI0413984A; KR20060126914A

Abstract

"sincronização de bits em um dispositivo de comunicações". são descritos sistemas e técnicas relacionados a comunicações. os sistemas e técnicas envolvem a sincronização a um sinal possuindo uma pluralidade de bits por computação da energia para uma pluralidade de porções de sinal com diferentes desvios de fase, geração de uma relação da porção de sinal com a energia computada mais elevada para a porção de sinal com a segunda maior energia computada e computação da relação para um limite para determinar se a porção de sinal com a energia computada mais alta pode ser utilizada para determinar a temporização de bits.

Description

(54) Título: SINCRONIZAÇÃO DE BIT EM UM DISPOSITIVO DE COMUNICAÇÕES (51) Int.CI.: H04L 7/02; H04B 1/707; G01S 1/00 (30) Prioridade Unionista: 28/08/2003 US 10/650,866 (73) Titular(es): QUALCOMM INCORPORATED (72) Inventor(es): KAI TANG

SINCRONIZAÇÃO DE BITS EM UM DISPOSITIVO DE COMUNICAÇÕES

FUNDAMENTOS

A presente invenção está de um modo geral relacionada às comunicações e mais especificamente a vários sistemas e técnicas para sincronizar um receptor a um fluxo de bits de dados portada em uma transmissão de sinal. Fundamentos

O Sistema de Posicionamento Global (GPS) constitui parte de um sistema de navegação baseado em satélites desenvolvido pelo Departamento da Defesa dos EUA. Ele provê cobertura global com navegação de precisão sob várias condições ambientais. Em um GPS completamente operacional, toda a superfície da terra está coberta por 24 satélites, que orbitam a terra em 12 horas. Tais satélites estão dispostos em seis planos orbitais, cada um contendo quatro satélites. Os planos orbitais estão espaçados por 60° entre si e estão inclinados aproximadamente a 55° em relação ao plano equatorial.

Cada satélite GPS transmite duas portadoras com espalhamento espectral na banda L. A primeira portadora de banda L (Ll) é modulada por dois códigos de ruído pseudoaleatório (PN), um código de aquisição grosseiro (código C/A) e um código de precisão (código P). A segunda portadora de banda L (L2) é modulada apenas pelo código P. Os receptores de navegação civis utilizam apenas o código C/A na portadora Ll. O código C/A pertence a uma família conhecida como códigos Goid.

Os códigos Gold são códigos relativamente curtos, com uma taxa de chips de 1,023 MHz e um comprimento de 1023 chips, se repetindo, portanto a cada um milissegundo. Um ciclo de 1023 chips é denominado como um quadro PN. Cada satélite GPS transmite um sinal com um código Gold exclusivo. Superposto ao código Gold, a 50 bits por

2/14 segundo, encontra-se um sinal binário chaveado por deslocamento de fase (BPSK) com fronteiras de bits alinhadas com o início de um quadro PN. O sinal de 50 Hz contém as efemérides de satélites, o almanaque para todos os outros satélites, parâmetros de erro de relógio e o status do satélite.

receptor GPS possuí um relógio que está sincronizado com os relógios dos satélites. Cada relógio de satélite é utilizado para iniciar uma transmissão de um sinal GPS espalhado pelo código Gold apropriado. Ao mesmo tempo, o relógio .do receptor GPS começa a gerar os mesmos códigos Gold. Quando o sinal GPS proveniente de qualquer satélite chega ao receptor GPS, o código Gold utilizado para espalhar o sinal GPS estará atrasado em relação ao código Gold gerado localmente. O receptor GPS determina tal atraso através de um processo de aquisição pelo deslocamento no tempo do código Gold gerado localmente até que ele esteja alinhado com o sinal GPS. O ajuste de tempo necessário para colocar os dois em alinhamento representa o pseudo-alcance do satélite. O termo pseudo-alcance é utilizado, pois ele contém um desvio (offset) correspondente ao erro no relógio do receptor GPS. Após obter quatro ou mais pseudo-alcances a partir de quatro ou mais satélites, o receptor GPS, com o conhecimento dos dados de satélites, pode obter uma solução de navegação para determinar sua localização exata sobre a terra.

Os dados de satélites podem ser recuperados a partir do sinal GPS através de um processo de correlação. O processo de correlação implica em multiplicar sucessivas partes de um milissegundo do sinal GPS pelo código Gold gerado localmente e integrar o produto. Os resultados de correlação podem ser acumulados durante um período de bits de 20 milissegundos e detectados em fase para determinar cada valor de bit. Normalmente, o receptor GPS não possui conhecimento prévio da temporização dos bits e, portanto

3/14 existe uma ambiguidade sobre quais 20 resultados de correlação devem ser acumulados. Caso os resultados de correlação sejam acumulados através de uma fronteira de bits com uma transição de bits, a capacidade do receptor GPS de detectar o valor de bit pode ser significativamente degradada. Assim sendo, existe uma demanda por um processo robusto para resolver a temporização de bits de uma forma confiável. O método deve ser adaptativo a condições ambientais mutáveis e aplicável a várias tecnologias.

SUMÁRIO

Em um aspecto da presente invenção, um método para sincronização de um sinal possuindo uma pluralidade de bits inclui computar a energia para uma pluralidade de partes de sinal com diferentes desvios (offsets) de fase, gerar uma relação da parte de sinal com a energia computada mais alta com a parte de sinal com a segunda energia computada mais alta e comparar a relação com um limite para determinar se a parte de sinal com a energia computada mais alta pode ser utilizada para determinar a temporização de bits.

Em outro aspecto da presente invenção, um equipamento de comunicações inclui um receptor configurado para receber um sinal possuindo uma pluralidade de bits e um módulo de sincronização configurado para computar a energia para uma pluralidade de partes de sinal com diferentes desvios de fase, gerar uma relação da parte de sinal com a energia computada mais alta com a parte de sinal com a segunda energia computada mais alta e comparar a relação com um limite para determinar se a parte de sinal com a energia computada mais alta pode ser utilizada para determinar a temporização de bits.

Em mais outro aspecto da presente invenção, um módulo de sincronização para um sinal possuindo uma pluralidade de bits inclui mecanismos para computar a energia para uma pluralidade de partes de sinal, cada uma

4/14 possuindo um desvio de fase diferente, mecanismos para gerar uma relação da parte de sinal com a energia computada mais alta com a parte de sinal com a segunda energia computada mais alta e mecanismos para comparar a relação com um limite para determinar se a parte de sinal com a energia computada mais alta pode ser utilizada para determinar a temporização de bits.

Deve ficar claro que outras modalidades da presente invenção ficarão prontamente claras para os versados na técnica através da descrição detalhada que se segue, em que são apresentadas e descritas apenas modalidades exemplares da invenção como ilustração. Como será notado, a invenção é capaz de outras e diferentes modalidades e seus vários detalhes são capazes de modificação em vários outros aspectos, sempre sem constituir um afastamento do espírito e escopo da presente invenção. Assim sendo, os desenhos e descrição detalhada devem ser considerados como sendo de natureza ilustrativa e não restritiva.

BREVE DESCRIÇÃO DOS DESENHOS

Aspectos da presente invenção estão ilustrados

como exemplo e não	limitação nos	desenhos anexos, nos
quais:
A Figura 1	é	um	diagrama	de blocos conceituai
ilustrando um exemplo	de	um	receptor	GPS;
A Figura 2	é	um	diagrama	de blocos conceituai
ilustrando um exemplo	de	um	módulo de	sincronização para um

dispositivo de comunicações, tal· como um receptor GPS ou similar; e

A Figura 3 é um diagrama de blocos conceituai ilustrando um exemplo de um filtro boxcar para um módulo de sincronização.

5/14

DESCRIÇÃO DETALHADA

A descrição detalhada apresentada a seguir em conexão com os desenhos anexos se destina a ser uma descrição de várias modalidades da presente invenção e não tenciona representar as únicas modalidades em que a presente invenção pode ser praticada. Cada modalidade apresentada na presente descrição é provida meramente como um exemplo ou ilustração da presente invenção e não deve ser necessariamente considerada como preferida ou vantajosa em relação a outras modalidades. A descrição detalhada inclui detalhes específicos com o propósito de prover uma completa compreensão da presente invenção. No entanto, ficará claro para os versados na técnica que a presente invenção pode ser praticada sem tais detalhes específicos. Em alguns casos, estruturas e dispositivos bem conhecidos são apresentados em forma de diagrama de blocos de modo a evitar ocultar os conceitos da presente invenção. Acrônimos e outras terminologias descritivas podem ser utilizados meramente por conveniência e maior clareza e não se destinam a limitar o escopo da invenção.

Na descrição detalhada que se segue, vários aspectos da presente invenção serão descritos no contexto de um receptor GPS. Apesar de tais aspectos inventivos poderem ser bem adequados para uso com o presente pedido, os versados na técnica notarão prontamente que tais aspectos da invenção podem ser igualmente aplicados a vários outros sistemas de comunicação. Assim sendo, qualquer referência a um receptor GPS se destina apenas a ilustrar os aspectos da invenção, devendo ficar claro que tais aspectos da invenção possuem uma ampla gama de aplicações.

Um diagrama de blocos conceituai ilustrando uma modalidade de um receptor GPS é apresentado na Eigura 1. O receptor GPS 102 pode ser configurado na forma de um sistema em quadratura complexo, no entanto, para facilidade

6/14 de explanação, o receptor GPS 102 é apresentado funcionalmente na Figura 1 sem referência a canais separados I (em fase) e Q (em quadratura) . Uma antena 104 pode ser utilizada para acoplar sinais GPS que se propagam pelo espaço livre ao receptor GPS 102. O receptor GPS 102 pode incluir um front end analógico (AFE) 106 possuindo qualquer número de estágios de amplificador e filtros para intensificar o nível de sinal e reduzir o ruído do front end. 0 AFE 10 6 pode ser utilizado para produzir sinais de banda base com base em uma estrutura de conversão heteródina ou direta. Os sinais de banda base podem ser convertidos para um sinal digital por um conversor analógico/digital (ADC) 108. O sinal digital contém os dados provenientes dos vários satélites espalhados com os códigos Gold apropriados.

Um demodulador 110 pode ser utilizado para recuperar os dados dos satélites. 0 demodulador 110 pode ser configurado com processadores paralelos (não mostrados), cada um dedicado a demodular um sinal GPS proveniente de um satélite diferente. Alternativamente, a demodulação dos vários sinais GPS pode ser efetuada de uma forma serial por compartilhamento temporal dos mesmos recursos de processamento. De qualquer forma, o demodulador 110 pode ser utilizado para adquirir cada sinal GPS visível e desespalhar cada sinal GPS adquirido.

A aquisição de um sinal GPS pode ser conseguida por correlação do sinal digital proveniente do ADC 108 com o código Gold apropriado. Pelo ajuste da temporização relativa de um código Gold gerado localmente em relação ao sinal digital proveniente do ADC 108, e pela observação do resulnado da correlação, o demodulador 110 pode determinar o atraso de tempo do sinal GPS em relação ao relógio do receptor GPS (não mostrado) . O retardo de tempo pode ser utilizado para ajustar o relógio do receptor GPS para determinar o pseudo-alcance para o satélite. Múltiplas

7/14 hipóteses de freqüência podem ser requeridas durante a fase de aquisição para estimar a freqüência Doppler. Uma função de rastreamento pode ser efetuada pelo demodulador 110 para ajustar o relógio local (não mostrado) para manter um resultado de correlação elevado.

Durante a fase de rastreamento, o demodulador 110 pode ser utilizado para acumular os resultados de correlação de um milissegundo para produzir um sinal BPSK de 50 Hz. Isto pode ser conseguido por acumulação sucessiva de 20 resultados de correlação consecutivos e conversão de cada acumulação de 2 0 milissegundos em um sinal BPSK com base no resultado acumulado. Um módulo de sincronização 114 pode ser utilizado para acionar cada acumulação. O sinal BPSK de 50 Hz pode a seguir ser desmapeado em um sinal de 50 Hz contendo os dados de satélites. Os dados de satélites podem ser providos para um processador de posição 112. O processador de posição 112 pode utilizar os dados de satélites e os pseudo-alcances provenientes dos vários satélites para computar uma solução de navegação.

O módulo de sincronização 114 pode ser utilizado para extrair informações de temporização de bits a partir do sinal GPS. As informações de temporização de bits podem ser utilizadas pelo módulo de sincronização 114 para controlar o demodulador 110 para impedir a acumulação dos resultados de correlação através das fronteiras de bits. Mais especificamente, o módulo de sincronização 114 pode ser utilizado para produzir um estrobo 114a nas fronteiras de bits a partir dos resultados de correlação 110a gerados no demodulador 110. O estrobo 114a pode ser utilizado pelo demodulador 110 para acionar uma nova seqüência de acumulação.

Na Figura 2 é apresenrado um diagrama de blocos conceituai ilustrando um exemplo de um módulo de sincronização. Os resultados de correlação de um milissegundo provenientes do demodulador 110 (ver Figura 1)

8/14 podem ser providos a um filtro boxcar 202. Funcionalmente, o filtro boxcar 202 pode ser considerado como uma linha de retardo com derivador alimentando um adicionador complexo. Uma representação funcional do filtro boxcar é apresentada na Figura 3. A linha de retardo com derivador 302 pode ser montada a partir de 20 elementos de retardo dispostos em série. Em operação, os resultados de correlação provenientes do demodulador 110 (ver Figura 1) podem ser seqüencialmente deslocados através da linha de retardo com derivador 302 a uma taxa de 1 kHz. A saída dos elementos de retardo podem ser coerentemente integradas (somadas) utilizando-se um adicionador complexo 304 para produzir uma soma coerente através de uma amostra de 20 milissegundos do sinal BPSK.

Fazendo novamente referência à Figura 2, a soma coerente produzida pelo filtro boxcar 202 pode ser provida a um detector de potência 204. 0 detector de potência 204 pode ser utilizado para converter a soma coerente de uma seqüência complexa com informações de magnitude e fase em uma estimativa de potência. 0 detector de potência 204 pode efetuar tal função através de um processo de multiplicação que toma o produto I² + Q² da soma coerente. O resultado do filtro boxcar 202 funcionando em conjunto com o detector de potência 204 é o de produzir uma seqüência de estimativas de potência, cada uma representando a energia acumulada através de uma diferente parte de 20 milissegundos do sinal BPSK. Uma vez que existem 20 quadros PN por bit e as fronteiras de bits estão alinhadas com o início de um quadro PN, cada 20 estimativas de potência consecutivas produzidas pelo detector de potência 204 irão resultar em uma estimativa de potência para uma parte de 20 milissegundos do sinal BPSK que não cruza as fronteiras de bits. Tal parte de 20 milissegundos está temporalmente alinhada com o fluxo de bits de dados e pode ser utilizada para sincronização de bits.

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Pode ser empregada uma metodologia pelo módulo de sincronização para identificar a parte de 20 miiissegundos do sinal BPSK que está temporalmente alinhada com o fluxo de bits de dados. Isto pode ser conseguido pela avaliação de 20 estimativas de potência consecutivas (20 hipóteses de posição de bits) e seleção daquela com a maior energia. Esta pode constituir uma abordagem confiável em um ambiente livre de ruído caso ocorra uma transição de bits na fronteira de bits. No entanto, de forma prática, tal estratégia deve ser modificada para estimar o ruído, bem como o fato de que uma transição de bit não ocorre necessariamente em cada fronteira de bit. Portanto, cada uma das estimativas consecutivas de potência deve ser acumulada através de um período de observação que se estende através de múltiplas fronteiras de bits. Quanto mais longo o período de observação, mais alta a probabilidade de detecção correta das fronteiras de bits devido a mais transições de bits. Além disso, um período de observação mais longo pode prover imunidade ao ruído aumentada.

As estimativas de potência para cada uma das 20 hipóteses de posição de bits podem ser acumuladas em uma largura de banda de 50 Hz com um integrador de banda estreita 206. O integrador de banda estreita 206 pode ser implementado com 20 integradores de desvio de tempo de banda estreita 208 operando em paralelo. A saída de cada integrador forma uma estimativa de potência de banda estreita (NBP) para a sua correspondente hipótese de posição de bit. Um demultiplexador 210 pode ser utilizado para comutar a estimativa de potência proveniente do detector de potência 204 para o integrador 208 apropriado. Alternativamente, um único integrador de banda estreita em combinação com uma memória pode ser utilizado de uma maneira temporalmente compartilhada para gerar as estimativas NBP.

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Uma estimativa de potência de banda larga (WBP) pode ser também computada para cada uma das 20 hipóteses de posição de bits. Um detector de potência 211 pode ser utilizado para converter os resultados de correlação provenientes do demodulador 110 (ver Figura 1) em um produto I² + Q² (isto é, uma estimativa de potência sem informações de fase). A saída do detector de potência 211 pode ser utilizada para alimentar um integrador de banda larga 212, o qual acumula as estimativas de potência em uma largura de banda de 1 kHz para cada uma das 20 hipóteses de posição de bits durante seu respectivo período de observação. De maneira similar ao integrador de banda estreita 206, o integrador de banda larga 212 pode também ser implementado por meio de 20 integradores de desvio de tempo (não mostrados) , cada um possuindo uma saída formando uma estimativa WBP para sua correspondente hipótese de posição de bits. Em várias modalidades do módulo de sincronização, em que o período de observação é muito maior do que o desvio de tempo de 1 milissegundo, um único integrador de banda larga (não mostrado) pode ser utilizado para economizar recursos de processamento. Em tal caso, a mesma estimativa WBP pode ser utilizada para cada uma das 20 hipóteses de posição de bits. Em qualquer dos casos, as estimativas NBP e WBP podem ser providas a um módulo computacional 214 para computar uma estimativa de SNR para cada hipótese de posição de bits e determinar a temporização de bits.

Os valores esperados das estimativas NBP e WBP para qualquer dada hipótese de posição de bits podem ser representados pelas seguintes equações:

NBP = N_bit	(400A² + 40σ²)	(D
WBP - N_bit	(20A² + 40σ²)	(2)
em que: N_bit é o	período de observação	em termos de bits

de dados;

11/14

A é a amplitude do sinal BPSK no resultado de

correlação de 1 milissegundo; σ é a variância	e
do ruído	no	resultado	de
correlação de 1 milissegundo.
0 módulo computacional 214	pode ser	configurado para
computar uma estimativa de	SNR para	cada uma das	20
hipóteses de posição de bits	a partir	das	equações (1)	e

(2) . A estimativa de SNR pode ser computada para qualquer dada hipótese de posição de bits a partir da seguinte equação:

SNR = A²/2σ² = (NBP - WBP)/(20WBP - NBP) (3)

Dependendo da duração do periodo de observação, os desvios de freqüência devido a variação e deslocamentos Doppler no sinal GPS poderíam influenciar a precisão das estimativas de SNR. No receptor GPS descrito até aqui, a função de rastreamento no demodulador 110 (ver Figura 1) pode ser utilizada para remover tais desvios. No entanto, nos receptores GPS sem uma função de rastreamento, o módulo de sincronização pode estar configurado para compensar quaisquer desvios de freqüência para assegurar a precisão das estimativas de SNR durante períodos de observação mais longos. Isto pode ser conseguido estendendo-se a operação do módulo de sincronização para uma busca bidimensional em posição de bits e freqüência.

A função de compensação de freqüência pode ser implementada de várias maneiras. Como exemplo, o módulo de sincronização 114 (ver Figura 1) pode ser configurado para computar as 20 estimativas de SNR para as várias hipóteses de posições de bit em múltiplos desvios de freqüência. A estimativa de SNR de pico deve ser encontrada na faixa de freqüências que está mais próxima ao desvio de freqüência real. As 20 estimativas de SNR provenientes de tal faixa de freqüências podem ser utilizadas para avaliar cada hipótese de posição de bit. As estimativas de SNR provenientes de

12/14 todas as outras faixas de freqüência podem ser descartadas, O medulo de sincronização 114 (ver Figura 1) pode implementar tal função por meio de um filtro boxear para cada faixa de freqüência. O resultado de correlação proveniente do demodulador 110 (ver Figura 1) pode ser rotacionado em uma quantidade diferente antes de ser alimentado para cada filtro boxear. Uma combinação em série compreendendo um detector de potência, um demultiplexador e um integrador de banda estreita pode ser provida na saida de cada filtro boxear. As saídas provenientes dos integradores de banda estreita podem ser providas para o módulo computacional para selecionar a faixa de freqüências apropriado e computar as estimativas de SNR para as 20 hipóteses de posição de bits.

Uma vez computadas as estimativas de SNR para as 20 hipóteses de posição de bits, o módulo de sincronização pode a seguir identificar a estimativa de SNR máxima. A estimativa de SNR deve ser a máxima para a integração corretamente em fase com as posições de bits. A estimativa de SNR máxima pode então ser avaliada para determinar se ela é um indicador confiável da temporização de bits. Uma forma de efetuar tal determinação é a de examinar a relação da estimativa de SNR máxima para a segunda maior estimativa de SNR. Caso a relação seja maior do que um limite, então as fronteiras de bits podem ser resolvidas a partir da estimativa de SNR máxima. Caso, por outro lado, a relação seja menor do que o limite, a estimativa de SNR máxima pode ser considerada como não confiável e nenhuma decisão ser tomada. Tal estratégia pode reduzir erros de decisão na temporização de bits causados por ruído e/ou um baixo número de transições de bits durante o período de observação.

O limite pode ser selecionado com base em compromissos de desempenho entre a taxa de erros em sincronização de bits e um aumento no retardo para resolver

13/14 as fronteiras de bits devido a um certo número de rejeições. O limite pode ser determinado com base na relação portadora/densidade de ruído (C/No), no período de observação N_bit e na taxa de erros alvo. Em um ambiente de sinal fraco (isto é, baixa C/No) o período de observação pode ser estendido e o valor limite reduzido. Isto deve resultar em uma taxa de erros reduzida, sem um correspondente aumento na taxa de rejeição. Em certas modalidades do módulo de sincronização empregando compensação de freqüência, aumentos adicionais de desempenho podem ser obtidos pelo aumento do número de faixas de freqüências. Um aumento nas faixas de frequências pode permitir um decréscimo adicional no limite ou uma redução do período de observação. Em qualquer dos casos, os versados na técnica serão prontamente capazes de avaliar os compromissos de desempenho para ajustar o limite ideal para qualquer aplicação específica.

Os vários exemplos de blocos lógicos, módulos e circuitos aqui descritos em conexão com as modalidades aqui apresentadas podem ser implementados ou efetivados por meio de um processador de uso geral, um processador de sinais digitais (DSP) , um circuito integrado de aplicação específica (ASIC), arranjos de portas programáveis em campo (FPGA) ou outros dispositivos lógicos programáveis, portas individuais ou lógica de transistores, componentes de hardware individuais, ou quaisquer combinações de tais projetadas para efetuar as funções aqui descritas. Um processador de uso geral pode ser um microprocessador, porém como alternativa o processador pode ser qualquer processador, controlador, microcontrolador, ou máquina de estado convencionais. Um processador pode também ser implementado na forma de uma combinação de dispositivos de computação, por exemplo, uma combinação de um DSP e um microprocessador, uma pluralidade de microprocessadores, um

14/14 ou mais microprocessadores em conjunto com um núcleo DSP, ou qualquer outra configuração similar.

Os métodos ou algoritmos descritos em conexão com as modalidades aqui apresentadas podem ser efetivadas diretamente em hardware, em um módulo de software executado por um processador, ou em uma combinação de ambos. Um módulo de software pode residir em uma memória RAM, memória flash, memória ROM, memória EPROM, memória EEPROM, registradores, disco rígido, um disco removível, um CD-ROM, ou qualquer outra forma de meio de armazenamento conhecido pelos versados na técnica. Um exemplo de meio de armazenamento pode ser acoplado ao processador de tal forma que o processador possa ler informações provenientes do, e gravar informações no, meio de armazenamento. Como alternativa, o meio de armazenamento pode estar integrado ao processador. O processador e o meio de armazenamento podem residir em um ASIC. O ASIC pode residir em um dispositivo de comunicações ou outro local. Como alternativa, o processador e o meio de armazenamento podem residir na forma de componentes individuais em um dispositivo de comunicações ou em outro local em uma rede de acesso.

A descrição acima das modalidades preferidas é provida para permitir que os versados na técnica criem ou façam uso da presente invenção. As diferentes modificações dessas modalidades ficarão prontamente claras para os versados na técnica e os princípios genéricos aqui definidos podem ser aplicados a outras modalidades sem divergir do espírito ou do escopo da invenção. Dessa forma, a presente invenção não deve ser limitada às modalidades aqui apresentadas, devendo receber o escopo mais amplo, consistente com os princípios e características novos aqui descritos.

Claims

REIVINDICAÇÕES

1. Equipamento de comunicações, caracterizado pelo fato de que compreende:

uma seção de receptor configurada para receber um sinal possuindo uma pluralidade de bits;

um módulo de sincronização acoplado à seção de receptor, o módulo de sincronização configurado para computar energia para uma pluralidade de partes de sinal de desvios de fase diferentes, gerar uma relação a partir da parte de sinal com a energia computada mais alta e a parte de sinal com a segunda energia computada mais alta, e comparar a relação a um limite para determinar se a parte de sinal com a energia computada mais alta pode ser utilizada para determinar temporização de bits;

em que cada um dentre os bits possui um período de bits, e cada uma dentre as partes de sinal compreende uma pluralidade de sub-partes, cada uma dentre as subpartes possuindo um período de tempo igual ao período de bits, e em que o módulo de sincronização é configurado adicionalmente para determinar a temporização de bits sincronizando às sub-partes da parte de sinal com a energia computada mais alta caso a relação exceda o limite; e um processador de posição, em que o módulo de sincronização é configurado adicionalmente para sincronizar às sub-partes da parte de sinal com a energia computada mais alta provendo um estrobo para o processador de posição no início de cada uma dentre tais sub-partes.
2. Equipamento de comunicações, de acordo com a reivindicação 1, caracterizado pelo fato de que o módulo de sincronização é configurado adicionalmente para computar a energia para cada uma dentre as partes de sinal efetuando uma integração coerente sobre cada uma dentre as respectivas sub-partes e combinando os respectivos resultados de integração.

2/2
3. Equipamento de comunicações, de acordo com a reivindicação 2, caracterizado pelo fato de que o número de sub-partes em cada uma dentre as partes de sinal é o mesmo, e em que o módulo de sincronização é configurado adicionaimente para ajustar o limite como uma função daquele número.
4. Equipamento de comunicações, de acordo com a reivindicação 1, caracterizado pelo fato de que cada um dentre os bits é espalhado com um código repetido uma pluralidade de vezes sobre o período de bits, o equipamento de comunicações compreendendo adicionaimente um demodulador configurado para desespalhar os bits antes da energia para cada uma dentre as partes de sinal ser computada pelo módulo de sincronização.
5. Equipamento de comunicações, de acordo com a reivindicação 4, caracterizado pelo fato de que o código compreende um período de repetição de código, o período de bits sendo um múltiplo do período de repetição de código, e em que o desvio de fase das partes de sinal é igual ao período de repetição de código.
6. Equipamento de comunicações, de acordo com a reivindicação 5, caracterizado pelo fato de que o número das partes de sinal é igual ao número de vezes que o código é repetido sobre o período de bits.

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