BR112019025157A2

BR112019025157A2 - Método e aparelho de codificação

Info

Publication number: BR112019025157A2
Application number: BR112019025157-0A
Authority: BR
Inventors: Huang Lingchen; Dai Shengchen; Xu Chen; Qiao Yunfei; Li Rong
Original assignee: Huawei Technologies Co., Ltd.
Priority date: 2017-09-08
Filing date: 2018-05-04
Publication date: 2020-03-24
Also published as: CN108234081B; EP3474474A1; BR122020003958B1; JP2020533855A; CN107659381A; AU2018328362B2; BR112019025157B1; EP3910830B1; JP6846572B2; EP3474474B1; EP3910830A1; CN108234081A; BR122020003958A2; RU2728527C1; KR20200040842A; EP3474474A4; CN107659381B; AU2018328362A1; MX2020002647A; WO2019047544A1

Abstract

este pedido fornece um método e aparelho de codificação. o método inclui: realizar codificação de crc em a bits de informações a serem codificados com base em um polinômio de crc, para obter uma primeira sequência de bits, em que a primeira sequência de bits inclui l bits de crc e a bits de informações, l=11; e realizar codificação polar na primeira sequência de bits. com base em um polinômio de crc aperfeiçoado, codificação que satisfaz uma exigência de far é implantada.

Description

“MÉTODO E APARELHO DE CODIFICAÇÃO”

CAMPO DA TÉCNICA [0001] Este pedido refere-se ao campo de tecnologias de comunicações e, em particular, a um método e aparelho de codificação.

FUNDAMENTOS [0002] Em um sistema de comunicações, a codificação de canal normalmente é realizada para aperfeiçoar a confiabilidade de transmissão de dados e assegurar a qualidade de comunicação. Atualmente, um sistema de comunicações móveis 5G inclui três cenários de aplicação principais: banda larga móvel aprimorada (eMBB), comunicações de baixa latência ultraconfiáveis (URLLC), e comunicações do tipo máquina maciças (mMTC), novas exigências são apresentadas para comunicação de dados, e um código polar (polar) é um primeiro método de codificação de canal que pode ser rigorosamente comprovado como tendo atingido uma capacidade de canal, e pode ser aplicável a um sistema de comunicações 5G e a um futuro sistema de comunicações.

SUMÁRIO [0003] Este pedido fornece um método e um aparelho de codificação.

[0004] De acordo com um primeiro aspecto, este pedido fornece um método de codificação, incluindo:

realizar, por uma extremidade de transmissão com base em um polinômio de verificação de redundância cíclica (CRC), codificação de CRC em A bits de informações a serem codificados, para obter uma primeira sequência de bits, onde a primeira sequência de bits inclui L bits de CRC e A bits de informações, L e A são números inteiros positivos, L=11, e o polinômio de CRC é qualquer um dentre os seguintes polinômios:

D^A11+D^A10+D^A9+D^A5+1;

D^A11+D^A7+D^A6+D^A2+1;

D^A11+D^A10+D^A9+D^A6+D^A4+D^A2+1;

D^A11+D^A10+D^A9+D^A7+D^A5+D+1;

D^A11+D^A9+D^A8+D^A6+D^A5+D+1;

D^A11+D^A10+D^A9+D^A8+D^A7+D^A5+D^A4+D+1;

D^A11+D^A10+D^A3+D+1;

D^A11+D^A5+D^A3+D+1;

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D^A11+D^A10+D^A9+D^A8+D^A6+D^A5+D^A3+D+1;

D^A11+D^A10+D^A8+D^A7+D^A6+D^A5+D^A3+D+1;

D^A11+D^A9+D^A7+D^A6+D^A5+D^A4+D^A3+D+1;

D^A11+D^A10+D^A9+D^A7+D^A6+D^A3+D^A2+D+1; ou

D^A11+D^A8+D^A6+D^A5+D^A4+D^A3+D^A2+D+1; e realizar codificação polar na primeira sequência de bits.

[0005] Usando esta maneira de codificação, uma exigência de FAR pode ser atendida, para assegurar que a comunicação seja realizada normalmente.

[0006] Em um projeto possível, o polinômio de CRC é implantado usando um registrador de deslocamento.

[0007] Em um projeto possível, os L bits de CRC na primeira sequência de bits estão localizados após os A bits de informações a serem codificados.

[0008] Em um projeto possível, a extremidade de transmissão envia a primeira sequência de bits codificados de modo polar.

[0009] Em um projeto possível, o método de codificação pode ser implantado usando hardware, por exemplo, implantado usando um circuito ou um ou mais circuitos integrados. O método de codificação pode alternativamente ser implantado usando software. Por exemplo, um ou mais processadores realizam o método de codificação pela leitura de uma instrução armazenada em uma memória. O um ou mais processadores podem ser integrados em um chip, ou podem ser distribuídos em uma pluralidade de chips. O método de codificação pode alternativamente ser parcialmente implantado usando hardware e parcialmente implantado usando software. Por exemplo, um processador realiza a etapa de realizar, com base em um polinômio de verificação de redundância cíclica (CRC), codificação de CRC nos A bits de informações a serem codificados, para obter uma primeira sequência de bits, pela leitura de uma instrução armazenada em uma memória, e a etapa de realizar a codificação polar na primeira sequência de bits é implantada usando um circuito lógico ou um acelerador. Certamente, durante a implantação específica, pessoas versadas na técnica podem alternativamente usar uma combinação das maneiras supracitadas.

[0010] Em um projeto possível, a extremidade de transmissão é uma

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3/21 estação de base ou um terminal.

[0011] De acordo com um segundo aspecto, este pedido fornece um aparelho de codificação, incluindo:

um primeiro módulo de codificação, configurado para realizar, com base em um polinômio de verificação de redundância cíclica (CRC), codificação de CRC em A bits de informações a serem codificados, para obter uma primeira sequência de bits, onde a primeira sequência de bits inclui L bits de CRC e A bits de informações, L e A são números inteiros positivos, L=11, e o polinômio de CRC é qualquer um dentre os seguintes polinômios:

D^A11+D^A10+D^A9+D^A5+1;

D^A11+D^A7+D^A6+D^A2+1;

D^A11+D^A10+D^A9+D^A6+D^A4+D^A2+1;

D^A11+D^A10+D^A9+D^A7+D^A5+D+1;

D^A11+D^A9+D^A8+D^A6+D^A5+D+1;

D^A11+D^A10+D^A9+D^A8+D^A7+D^A5+D^A4+D+1;

D^A11+D^A10+D^A3+D+1;

D^A11+D^A5+D^A3+D+1;

D^A11+D^A10+D^A9+D^A8+D^A6+D^A5+D^A3+D+1;

D^A11+D^A10+D^A8+D^A7+D^A6+D^A5+D^A3+D+1;

D^A11+D^A9+D^A7+D^A6+D^A5+D^A4+D^A3+D+1;

D^A11+D^A10+D^A9+D^A7+D^A6+D^A3+D^A2+D+1; ou

D^A11+D^A8+D^A6+D^A5+D^A4+D^A3+D^A2+D+1; e um segundo módulo de codificação, configurado para realizar codificação polar na primeira sequência de bits.

[0012] Em um projeto possível, o polinômio de CRC é implantado usando um registrador de deslocamento.

[0013] Em um projeto possível, os L bits de CRC na primeira sequência de bits estão localizados após os A bits de informações a serem codificados.

[0014] Em um projeto possível, o aparelho inclui adicionalmente um módulo de envio, configurado para enviar a primeira sequência de bits codificados de modo polar.

[0015] Em um projeto possível, o aparelho é uma estação de base ou um terminal.

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4/21 [0016] De acordo com um terceiro aspecto, este pedido fornece um aparelho de codificação, incluindo um processador. O processador é configurado para:

realizar, com base em um polinômio de verificação de redundância cíclica (CRC), codificação de CRC nos A bits de informações a serem codificados, para obter uma primeira sequência de bits, onde a primeira sequência de bits inclui L bits de CRC e A bits de informações, LeA são números inteiros positivos, L=11, e o polinômio de CRC é qualquer um dentre os seguintes polinômios:

D^A11+D^A10+D^A9+D^A5+1;

D^A11+D^A7+D^A6+D^A2+1;

D^A11+D^A10+D^A9+D^A6+D^A4+D^A2+1;

D^A11+D^A10+D^A9+D^A7+D^A5+D+1;

D^A11+D^A9+D^A8+D^A6+D^A5+D+1;

D^A11+D^A10+D^A9+D^A8+D^A7+D^A5+D^A4+D+1;

D^A11+D^A10+D^A3+D+1;

D^A11+D^A5+D^A3+D+1;

D^A11+D^A10+D^A9+D^A8+D^A6+D^A5+D^A3+D+1;

D^A11+D^A10+D^A8+D^A7+D^A6+D^A5+D^A3+D+1;

D^A11+D^A9+D^A7+D^A6+D^A5+D^A4+D^A3+D+1;

D^A11+D^A10+D^A9+D^A7+D^A6+D^A3+D^A2+D+1; ou

[0017] Em um projeto possível, o aparelho de codificação inclui adicionalmente uma memória, e a memória é configurada para armazenar uma instrução de programa.

[0018] Em um projeto possível, o polinômio de CRC é implantado usando um registrador de deslocamento.

[0019] Em um projeto possível, os L bits de CRC na primeira sequência de bits estão localizados após os A bits de informações a serem codificados.

[0020] Em um projeto possível, o aparelho é uma estação de base ou um terminal.

[0021] A memória pode estar dentro do processador ou fora do

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5/21 processador. O processador pode ser integrado no terminal ou estação de base.

[0022] O processador pode ser um circuito, um ou mais circuitos integrados, ou um ou mais chips dedicados. O processador pode alternativamente ser um chip de propósito geral, e quando a instrução de programa usada para implantar o método de codificação é carregada no processador, a função de codificação supracitada pode ser implantada. O processador pode alternativamente ser uma combinação de um ou mais dentre um circuito, um circuito integrado, um chip dedicado, e um chip de propósito geral.

[0023] De acordo com um quarto aspecto, este pedido fornece um aparelho de codificação, incluindo:

uma interface de entrada, configurada para obter uma sequência de bits a serem codificados;

um circuito lógico, configurado para realizar o método de acordo com qualquer um dentre o primeiro aspecto e os possíveis projetos do primeiro aspecto com base na sequência de bits a serem codificados obtida, para obter bits codificados; e uma interface de saída, configurada para emitir os bits codificados.

[0024] Em um projeto possível, o aparelho é uma estação de base ou um terminal.

[0025] De acordo com um quinto aspecto, este pedido fornece um dispositivo de comunicações, incluindo o aparelho de codificação fornecido no terceiro aspecto e os possíveis projetos do terceiro aspecto e um transceptor, onde o transceptor é configurado para enviar bits codificados pelo aparelho de codificação.

[0026] Em um projeto possível, o dispositivo de comunicações é uma estação de base ou um terminal.

[0027] De acordo com um sexto aspecto, este pedido fornece uma mídia de armazenamento legível, incluindo um programa de computador. O programa de computador é usado para implantar o método de codificação fornecido em qualquer um dentre o primeiro aspecto e os possíveis projetos do primeiro aspecto.

[0028] De acordo com um sétimo aspecto, este pedido fornece um

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6/21 produto de programa. O produto de programa inclui um programa de computador. O programa de computador é armazenado em uma mídia de armazenamento legível. Pelo menos um processador de um aparelho de codificação pode ler o programa de computador a partir da mídia de armazenamento legível, e o pelo menos um processador executa o programa de computador, de modo que o aparelho de codificação realize o método de codificação no primeiro aspecto e os possíveis projetos do primeiro aspecto.

[0029] Depois que o polinômio de CRC fornecido neste pedido é usado, uma exigência de FAR de um sistema pode ser atendida, para assegurar que a comunicação seja normalmente realizada.

BREVE DESCRIÇÃO DOS DESENHOS [0030] A Figura 1(a) e a Figura 1(b) são diagramas arquitetônicos esquemáticos de um sistema de comunicações aplicado a uma modalidade deste pedido;

[0031] A Figura 2 é um fluxograma esquemático de um sistema de comunicações;

[0032] A Figura 3 é um fluxograma de uma modalidade de um método de codificação de acordo com este pedido;

[0033] Figura 4 é um diagrama esquemático de uma maneira de codificação de CRC;

[0034] A Figura 5 é um primeiro diagrama estrutural esquemático de um aparelho de codificação de acordo com uma modalidade deste pedido;

[0035] A Figura 6 é um segundo diagrama estrutural esquemático de um aparelho de codificação de acordo com uma modalidade deste pedido;

[0036] A Figura 7 é um terceiro diagrama estrutural esquemático de um aparelho de codificação de acordo com uma modalidade deste pedido;

[0037] A Figura 8 é um primeiro diagrama estrutural esquemático de um aparelho de decodificação de acordo com uma modalidade deste pedido;

[0038] A Figura 9 é um segundo diagrama estrutural esquemático de um aparelho de decodificação de acordo com uma modalidade deste pedido;

[0039] A Figura 10 é um terceiro diagrama estrutural esquemático de um aparelho de decodificação de acordo com uma modalidade deste pedido; e [0040] A Figura 11 é um diagrama estrutural esquemático de um dispositivo de rede e um terminal de acordo com uma modalidade deste pedido.

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DESCRIÇÃO DE MODALIDADES [0041] Um código polar é um código de bloco linear. Uma matriz geradora do código polar é ^v. Um processo de codificação do código polar é %i = «! w_{t um vetor} de linha binária cujo comprimento é ^N (a

0

F, = , . , , , G ² 1 1 ®(log₂(ZV)) saber, um comprimento de codigo). ^w= ² , onde ^{L J} e ² é definido como um produto de Kronecker (Kronecker) de ^log2^ _mat_rj_zes L xi^N são bits codificados (também referidos como uma palavra de código), onde

N os bits codificados são obtidos após ^M1 ser multiplicado pela matriz geradora ^N, e um processo de multiplicação é o processo de codificação. No processo

N de codificação do código polar, alguns bits de ^M1 são usados para portar informações e são referidos como bits de informações, e um conjunto de índices dos bits de informações é marcado como ^A ; e outros bits de ¹ são definidos em valores fixos sobre os quais uma extremidade de recebimento e uma extremidade de transmissão concordam antecipadamente, e são referidos como bits congelados, e um conjunto de índices dos bits congelados é representado usando um conjunto complementar A de ^A . Um bit congelado normalmente é definido em 0. Desde que a extremidade de recebimento e a extremidade de transmissão concordem antecipadamente, uma sequência de bits congelados pode ser arbitrariamente configurada.

[0042] Para aperfeiçoar adicionalmente o desempenho de codificação de um sistema, um código externo tendo uma capacidade de verificação, por exemplo, um código de verificação de redundância cíclica (em inglês: Cyclic Redundancy Check, CRC), pode ser concatenado com o código polar. Quando uma maneira de decodificação tal como decodificação de lista de cancelamento em série (Serial Cancellation List) é usada, a seleção normalmente é realizada em trajetórias restantes com base em verificação de redundância cíclica depois que a decodificação termina, de modo a aperfeiçoar o desempenho de codificação de canal do sistema. Quando o código polar é usado para um canal de controle, além de uma taxa de erro de bloco (block error rate, BLER) que é um indicador técnico normal, um indicador de taxa de alarme falso (false alarm

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8/21 rate, FAR abreviadamente) precisa adicionalmente ser atendido. Por exemplo, se uma quantidade de bits de CRC é L, é usada uma maneira de decodificação tal como decodificação de lista de cancelamento em série, verificação de redundância cíclica é usada depois que a decodificação termina, e T trajetórias de trajetórias restantes são verificadas, geralmente é exigida uma FAR menor que (2^A(-L+log2( 7))). Deve ser notado que a seleção em um valor Tnão depende de um polinômio de verificação de redundância cíclica e de um comprimento, mas depende de complexidade de implantação de decodificação, do desempenho da decodificação, e semelhantes. Portanto, precisa ser considerado como encontrar uma maneira apropriada de concatenar um código de verificação CRC e um código polar de acordo com uma exigência de FAR. Este pedido enfatiza a determinação de um polinômio de CRC apropriado com base em um valor de L, de modo a atender uma exigência de sistema, e assegurar que a comunicação seja realizada normalmente.

[0043] Modalidades deste pedido podem ser aplicadas a um sistema de comunicações sem fio. Deve ser notado que o sistema de comunicações sem fio mencionado nas modalidades deste pedido inclui, porém, sem limitação: um sistema de Evolução de Longo Prazo (Long Term Evolution, LTE) e três cenários principais de aplicação de um sistema de comunicações móveis 5G de próxima geração: banda larga móvel aprimorada (Enhanced Mobile Broad Band, eMBB), URLLC, e comunicações do tipo máquina maciças (Massive Machine-Type Communications, mMTC). Alternativamente, o sistema de comunicações sem fio pode ser um sistema de comunicações dispositivo a dispositivo (Device to Device, D2D), um outro sistema de comunicações, um sistema de comunicações futuro, ou semelhantes.

[0044] Um aparelho de comunicações relacionado a este pedido pode ser configurado em um dispositivo de comunicações, e o dispositivo de comunicações inclui principalmente um dispositivo de rede ou um dispositivo terminal. Se uma extremidade de transmissão neste pedido é um dispositivo de rede, uma extremidade de recebimento é um dispositivo terminal; ou se uma extremidade de transmissão neste pedido é um dispositivo terminal, uma extremidade de recebimento é um dispositivo de rede.

[0045] Em uma modalidade deste pedido, como mostrado na Figura 1(a), um sistema de comunicações 100 inclui um dispositivo de rede 110 e um

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9/21 terminal 112. Quando a rede de comunicações sem fio 100 inclui uma rede principal, o dispositivo de rede 110 pode ser adicionalmente conectado à rede principal. O dispositivo de rede 110 pode se comunicar adicionalmente com uma rede IP 200 tal como a Internet (internet), uma rede IP privada, ou uma outra rede de dados. Um dispositivo de rede fornece um serviço para um terminal dentro da cobertura. Por exemplo, referindo-se à Figura 1 (a), o dispositivo de rede 110 fornece acesso sem fio a um ou mais terminais dentro da cobertura do dispositivo de rede 110. Além disso, uma área sobreposta pode existir dentro da cobertura de dispositivos de rede tais como o dispositivo de rede 110 e um dispositivo de rede 120. Os dispositivos de rede podem se comunicar adicionalmente um com o outro. Por exemplo, o dispositivo de rede 110 pode se comunicar com o dispositivo de rede 120.

[0046] Quando o dispositivo de rede 110 ou o terminal 112 envia informações ou dados, um método de codificação descrito nas modalidades deste pedido pode ser usado. Portanto, para conveniência da descrição, nesta modalidade deste pedido, o sistema de comunicações 100 é simplificado para um sistema que inclui uma extremidade de transmissão 101 e uma extremidade de recebimento 102, como mostrado na Figura 1(b). A extremidade de transmissão 101 pode ser o dispositivo de rede 110, e a extremidade de recebimento 102 é o terminal 112; ou a extremidade de transmissão 101 é o terminal 112, e a extremidade de recebimento 102 é o dispositivo de rede 110. O dispositivo de rede 110 pode ser um dispositivo configurado para se comunicar com o dispositivo terminal. Por exemplo, o dispositivo de rede 110 pode ser um NodeB evoluído (Evolved Node B, eNB ou eNodeB) em um sistema LTE, um dispositivo de lado de rede em uma rede 5G, um dispositivo de lado de rede que se comunica com um terminal em uma outra rede, ou um dispositivo de lado de rede em uma rede futura. Alternativamente, o dispositivo de rede pode ser uma estação de retransmissão, um ponto de acesso, um dispositivo dentro de veículo, ou semelhantes. Em um sistema de comunicações dispositivo a dispositivo (Device to Device, D2D), o dispositivo de rede pode ser um terminal desempenhando um papel de uma estação de base. O terminal pode incluir vários dispositivos que cabem na mão, dispositivos dentro de veículos, dispositivos que podem ser vestidos, ou dispositivos de computação tendo uma função de comunicações sem fio, ou um outro dispositivo de processamento

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10/21 conectado a um modem sem fio, e várias formas de equipamento de usuário (user equipment, UE), estações móveis (mobile station, MS) e semelhantes.

[0047] Um processo de codificação relacionado a este pedido é basicamente: realizar verificação CRC nas informações a serem codificadas; se necessário, realizar uma operação tal como intercalação em uma sequência de bits verificada por CRC; e depois realizar codificação polar. Além disso, uma ou mais dentre, incluindo, porém, sem limitação, correspondência de taxa, modulação, conversão de digital para analógico, e conversão de frequência podem ser realizadas adicionalmente, com base em um comprimento do código alvo M, em bits codificados obtidos após codificação polar.

[0048] A Figura 2 é um fluxograma esquemático de um sistema de comunicações. Como mostrado na Figura 2, em uma extremidade de transmissão, uma origem de sinal passa seguidamente por codificação de origem de sinal, codificação de canal, correspondência de taxa (uma etapa opcional), e modulação, e depois envio. Em uma extremidade de recebimento, a origem de sinal passa seguidamente por demodulação, descorrespondência de taxa (uma etapa opcional), decodificação de canal, e decodificação de origem de sinal, e é emitida para um coletor de sinal. As modalidades deste pedido estão relacionadas principalmente à codificação de canal e à decodificação de canal (resumidamente referidas como codificação e decodificação de canal) e são descritas abaixo usando exemplos específicos. Um código polar concatenado com a verificação CRC pode ser usado para codificação e decodificação de canal nas modalidades deste pedido.

[0049] Este pedido fornece um método e um aparelho de codificação, de modo a atender uma exigência de FAR. O método e o aparelho relacionados a este pedido são aplicáveis tanto a um canal de controle quanto a um canal de dados, e são aplicáveis tanto a enlace ascendente quanto a enlace descendente. O método e aparelho de codificação fornecidos neste pedido são descritos em detalhe abaixo com referência aos desenhos anexos.

[0050] A Figura 3 é um fluxograma de uma modalidade de um método de codificação de acordo com este pedido. Como mostrado na Figura 3, esta modalidade é realizada por uma extremidade de transmissão, e o método desta modalidade pode incluir as etapas a seguir.

[0051] S101. A extremidade de transmissão realiza codificação de

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CRC em A bits de informações a serem codificados com base em um polinômio de CRC, para obter uma primeira sequência de bits, onde a primeira sequência de bits inclui L bits de CRC e A bits de informações, e L e A são números inteiros positivos. L também é normalmente referido como um comprimento de CRC.

[0052] Considerando uma exigência de FAR, quando Z_=11, o polinômio de CRC é qualquer um dentre os seguintes polinômios:

D^A11+D^A10+D^A9+D^A5+1;

D^A11+D^A7+D^A6+D^A2+1;

D^A11+D^A10+D^A9+D^A6+D^A4+D^A2+1;

D^A11+D^A10+D^A9+D^A7+D^A5+D+1;

D^A11+D^A9+D^A8+D^A6+D^A5+D+1;

D^A11+D^A10+D^A9+D^A8+D^A7+D^A5+D^A4+D+1;

D^A11+D^A10+D^A3+D+1;

D^A11+D^A5+D^A3+D+1;

D^A11+D^A10+D^A9+D^A8+D^A6+D^A5+D^A3+D+1;

D^A11+D^A10+D^A8+D^A7+D^A6+D^A5+D^A3+D+1;

D^A11+D^A9+D^A7+D^A6+D^A5+D^A4+D^A3+D+1;

D^A11+D^A10+D^A9+D^A7+D^A6+D^A3+D^A2+D+1; ou

D^A11+D^A8+D^A6+D^A5+D^A4+D^A3+D^A2+D+1.

[0053] Um processo específico de realizar codificação de CRC com base em um polinômio selecionado é o mesmo que a codificação de CRC geral corrente.

[0054] Especificamente, após receber os A bits de informações a serem codificados, a extremidade de transmissão adiciona os L bits de CRC com base no polinômio de CRC, para obter a primeira sequência de bits.

[0055] Os A bits de informações a serem codificados podem ser obtidos classificando-se os bits de informações a serem enviados em ordem crescente ou decrescente, ou podem ser obtidos realizando-se outro processamento nos bits de informações. Não há limitação quanto a isso no presente documento.

[0056] Uma implantação da codificação de CRC está em uma forma de um registrador de deslocamento. Por exemplo, a Figura 4 mostra uma maneira comumente usada de implantar codificação de CRC em uma forma de um registrador de deslocamento (resumidamente referido como registrador).

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Uma derivação de retorno do registrador é determinada por um polinômio de CRC D^A4+D^A2+1, e o conteúdo do registrador é inicializado em um valor predefinido. Durante a codificação, os bits de informações a serem codificados são deslocados de um lado para o interior do registrador, bit por bit, e uma operação OR exclusiva de bit é realizada na derivação de retorno e em um status de registrador correspondente, de modo que o status do registrador mude. Depois que todos os bits a serem codificados são deslocados para o interior do registrador, bits 0 cuja quantidade é igual a uma quantidade de bits do comprimento CRC são deslocados para o interior do registrador, então o status do registrador é lido, e o status do registrador é usado como um bit de CRC, e é usado como uma palavra de código de codificação de CRC. Os L bits de CRC na primeira sequência de bits podem estar localizados após os A bits de informações a serem codificados, podem estar localizados antes dos A bits de informações a serem codificados, ou podem estar localizados em qualquer localização sobre a qual uma extremidade de recebimento e a extremidade de transmissão concordem.

[0057] S102. A extremidade de transmissão intercala a primeira sequência de bits, para obter uma segunda sequência de bits.

[0058] Na etapa de intercalação, alguns bits na primeira sequência de bits podem ser intercalados, ou todos os bits na primeira sequência de bits podem ser intercalados. Deve ser notado que esta etapa é uma etapa opcional: esta etapa é necessária apenas quando uma localização de um bit de informações e/ou um bit de verificação CRC precisa ser ajustada; e se a localização do bit de informações e/ou do bit de verificação CRC não precisa ser ajustada, essa etapa poderá ser omitida em um processo de codificação efetivo, e nesse caso, a segunda sequência de bits na etapa S103 é a primeira sequência de bits. Um esquema de intercalação específico não é conteúdo deste pedido, e detalhes não são descritos.

[0059] S103. A extremidade de transmissão realiza codificação polar na segunda sequência de bits, para obter uma terceira sequência de bits. Quando a etapa S102 é omitida, esta etapa é: a extremidade de transmissão realiza codificação polar na primeira sequência de bits, para obter uma terceira sequência de bits.

[0060] Um método de codificação polar existente pode ser usado

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13/21 como um método de codificação para realizar, pela extremidade de transmissão, codificação polar na segunda sequência de bits. Detalhes não são descritos no presente documento.

[0061] S104 (não mostrada na figura). A extremidade de transmissão realiza algumas das ou todas as etapas de, incluindo, porém, sem limitação, correspondência de taxa, modulação, conversão de analógico para digital, e conversão de frequência na terceira sequência de bits e então envia a terceira sequência de bits.

[0062] Deve ser notado que a etapa de correspondência de taxa na etapa S104 é opcional. Se um comprimento de código de codificação é igual a um comprimento de um código alvo, a correspondência de taxa não é necessária. Esta modalidade da presente invenção não enfatiza a etapa S104. Portanto, os detalhes não são descritos no presente documento. Por exemplo, em uma possível implantação, pessoas versadas na técnica podem fazer referência a práticas na técnica anterior.

[0063] Com base no método de codificação fornecido nesta modalidade, a extremidade de transmissão realiza codificação de CRC nos A bits de informações a serem codificados com base no polinômio de CRC fornecido neste pedido, para obter a primeira sequência de bits, e então realiza intercalação (se necessário) e codificação polar na primeira sequência de bits. Portanto, depois que a CRC é concatenada, a maneira de codificação polar usada pode atender a exigência de FAR.

[0064] Deve ser notado que, depois de receber os bits de informações a serem decodificados, a extremidade de recebimento (um lado de decodificador) também precisa realizar verificação de CRC com base no mesmo polinômio de CRC. Detalhes não são descritos no presente documento.

[0065] Nesta modalidade deste pedido, uma operação de decodificação na extremidade de decodificador é de modo geral: receber uma sequência a ser decodificada, e realizar decodificação polar na sequência a ser decodificada obtida com base em um polinômio de CRC.

[0066] Com base em uma ideia inventiva igual à do método de codificação mostrado na Figura 3, como mostrado na Figura 5, uma modalidade deste pedido fornece adicionalmente um aparelho 700. O aparelho de codificação 700 é configurado para realizar o método de codificação mostrado

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14/21 na Figura 3. Algumas das ou todas as etapas do método de codificação mostradas na Figura 3 podem ser realizadas usando hardware ou usando software. Quando algumas das ou todas as etapas do método de codificação mostradas na Figura 3 são realizadas usando hardware, o aparelho de codificação 700 inclui: uma interface de entrada 701, configurada para obter uma sequência bits a serem codificados; um circuito lógico 702, configurado para realizar o método de codificação mostrado na Figura 3 onde, para detalhes, deve-se fazer referência à descrição na modalidade de método supracitada, e detalhes não são descritos no presente documento novamente; e uma interface de saída 703, configurada para emitir uma sequência de bits codificados.

[0067] Opcionalmente, durante a implantação específica, o aparelho de codificação 700 pode ser um chip ou um circuito integrado.

[0068] Opcionalmente, quando algumas das ou todas as etapas do método de codificação da modalidade supracitada são realizadas usando software, como mostrado na Figura 6, um aparelho de codificação 800 inclui: uma memória 801, configurada para armazenar um programa; e um processador 802, configurado para executar o programa armazenado na memória 801. Quando o programa é executado, o aparelho de codificação 800 realiza o método de codificação fornecido na modalidade na Figura 3.

[0069] Opcionalmente, a memória 801 pode ser uma unidade fisicamente independente, ou pode ser integrada em conjunto com o processador 802.

[0070] Opcionalmente, quando algumas das ou todas as etapas do método de codificação da modalidade na Figura 3 são realizados usando software, o aparelho de codificação 800 pode incluir apenas o processador 802. A memória 801 configurada para armazenar o programa está localizada fora do aparelho de codificação 800, e o processador 802 é conectado à memória 801 usando um circuito ou um fio, e é configurado para ler e executar o programa armazenado na memória 801.

[0071] O processador 802 pode ser uma unidade de processamento central (central processing unit, CPU), um processador de rede (network processor, NP) ou uma combinação de uma CPU e um NP.

[0072] O processador 802 pode adicionalmente incluir um chip de hardware. O chip de hardware pode ser um circuito integrado de aplicação

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15/21 específica (application-specific integrated circuit, ASIC), um dispositivo lógico programável (programmable logic device, PLD) ou uma combinação dos mesmos. O PLD pode ser um dispositivo lógico programável complexo (complex programmable logic device, CPLD), um arranjo de porta programável em campo (field-programmable gate array, FPGA), lógica de arranjo genérico (generic array logic, GAL) ou qualquer combinação dos mesmos.

[0073] A memória 801 pode incluir uma memória volátil (volatile memory), por exemplo, uma memória de acesso aleatório (random access memory, RAM). Alternativamente, a memória 801 pode incluir uma memória não volátil (non-volatile memory), por exemplo, uma memória flash (flash memory), uma unidade de disco rígido (hard disk drive, HDD) ou uma unidade de estado sólido (solid state drive, SSD). Alternativamente, a memória 801 pode incluir uma combinação dos tipos de memórias supracitados.

[0074] Com base em uma ideia inventiva igual àquela do método de codificação mostrado na Figura 3, como mostrado na Figura 7, uma modalidade deste pedido fornece adicionalmente um diagrama estrutural esquemático de uma modalidade de um aparelho de codificação. O aparelho pode incluir: um primeiro módulo de codificação 901, um módulo de intercalação 902, e um segundo módulo de codificação 903. O primeiro módulo de codificação 901 é configurado para realizar verificação de redundância cíclica CRC em A bits de informações a serem codificados com base em um CRC polinômio, para obter uma primeira sequência de bits, onde a primeira sequência de bits inclui L bits de CRC e A bits de informações, LeA são números inteiros positivos, L=11, e o polinômio de CRC é qualquer um dentre os polinômios seguintes:

D^A11+D^A10+D^A9+D^A5+1;

D^A11+D^A7+D^A6+D^A2+1;

D^A11+D^A10+D^A9+D^A6+D^A4+D^A2+1;

D^A11+D^A10+D^A9+D^A7+D^A5+D+1;

D^A11+D^A9+D^A8+D^A6+D^A5+D+1;

D^A11+D^A10+D^A9+D^A8+D^A7+D^A5+D^A4+D+1;

D^A11+D^A10+D^A3+D+1;

D^A11+D^A5+D^A3+D+1;

D^A11+D^A10+D^A9+D^A8+D^A6+D^A5+D^A3+D+1;

D^A11+D^A10+D^A8+D^A7+D^A6+D^A5+D^A3+D+1;

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16/21

D^A11+D^A9+D^A7+D^A6+D^A5+D^A4+D^A3+D+1;

D^A11+D^A10+D^A9+D^A7+D^A6+D^A3+D^A2+D+1; ou

D^A11+D^A8+D^A6+D^A5+D^A4+D^A3+D^A2+D+1.

[0075] Normalmente, o polinômio de CRC usado para codificação de CRC é implantado usando um registrador de deslocamento. Os L bits de CRC na primeira sequência de bits podem estar localizados após os A bits de informações a serem codificados, podem estar localizados antes dos A bits de informações a serem codificados, ou podem estar localizados em qualquer localização sobre a qual uma extremidade de recebimento e uma extremidade de transmissão concordem. O módulo de intercalação 902 é um módulo opcional, e é configurado para realizar uma operação de intercalação na primeira sequência de bits, para obter uma segunda sequência de bits. Este módulo é necessário apenas quando uma localização de um bit de informações e/ou um bit de verificação CRC precisa ser ajustada de uma maneira tal como CRC distribuída. Se a localização do bit de informações e/ou do bit de verificação CRC não precisa ser ajustada, esse módulo pode ser omitido em um processo de codificação efetivo, e nesse caso, a segunda sequência de bits é a primeira sequência de bits. O segundo módulo de codificação 903 é configurado para realizar codificação polar na segunda sequência de bits, e quando não há módulo de intercalação 902, o segundo módulo de codificação 903 é configurado para realizar codificação polar na primeira sequência de bits.

[0076] Deve ser notado que módulos tais como um módulo de correspondência de taxa, um módulo de modulação, e um módulo de envio não estão desenhados na Figura 7. O módulo de envio é configurado para enviar uma sequência codificada e, certamente, antes que a sequência codificada seja enviada, operações tais como correspondência de taxa (se necessário) e modulação precisam ser adicionalmente realizadas.

[0077] Com base em uma ideia inventiva igual ao método de decodificação fornecido na modalidade supracitada, como mostrado na Figura 8, uma modalidade deste pedido fornece adicionalmente um aparelho de decodificação 1000. O aparelho de decodificação 1000 pode ser configurado para realizar o método de decodificação fornecido na modalidade deste pedido, e o aparelho de decodificação 1000 inclui:

um módulo de obtenção 1001, configurado para obter uma sequência

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17/21 de bits a serem decodificados; e um módulo de decodificação 1002, configurado para realizar uma operação de decodificação na sequência de bits a serem decodificados de acordo com um método de decodificação, onde o método de decodificação é determinado com base em um polinômio de CRC e um método de codificação polar.

[0078] Com base em uma ideia inventiva igual ao método de decodificação fornecido na modalidade supracitada, como mostrado na Figura 9, uma modalidade deste pedido fornece adicionalmente um aparelho de decodificação 1100. O aparelho de decodificação 1100 é configurado para realizar o método de decodificação supracitado. Algumas das ou todas as etapas do método de decodificação supracitado podem ser realizadas usando hardware ou usando software. Quando algumas das ou todas as etapas do método de decodificação supracitado são realizadas usando hardware, o aparelho de decodificação 1100 inclui: uma interface de entrada 1101, configurada para obter uma sequência de bits a serem decodificados; um circuito lógico 1102, configurado para realizar o método de decodificação supracitado; e uma interface de saída 1103, configurada para emitir uma sequência decodificada.

[0079] Opcionalmente, durante a implantação específica, o aparelho de decodificação 1100 pode ser um chip ou um circuito integrado.

[0080] Opcionalmente, quando algumas das ou todas as etapas do método de decodificação da modalidade supracitada são realizadas usando software, como mostrado na Figura 10, um aparelho de decodificação 1200 inclui: uma memória 1201, configurada para armazenar um programa; e um processador 1202, configurado para executar o programa armazenado na memória 1201. Quando o programa é executado, o aparelho de decodificação 1200 realiza o método de decodificação fornecido na modalidade supracitada.

[0081] Opcionalmente, a memória 1201 pode ser uma unidade independente fisicamente ou pode ser integrada em conjunto com o processador 1202.

[0082] Opcionalmente, quando algumas das ou todas as etapas do método de decodificação da modalidade supracitada são realizadas usando software, o aparelho de decodificação 1200 pode incluir apenas o processador 1202. A memória 1201 configurada para armazenar o programa está localizada

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18/21 fora do aparelho de decodificação 1200, e o processador 1202 é conectado à memória 1201 usando um circuito ou um fio, e é configurado para ler e executar o programa armazenado na memória 1201.

[0083] O processador 1202 pode ser uma unidade de processamento central (central processing unit, CPU), um processador de rede (network processor, NP) ou uma combinação de uma CPU e um NP.

[0084] O processador 1202 pode adicionalmente incluir um chip de hardware. O chip de hardware pode ser um circuito integrado de aplicação específica (application-specific integrated circuit, ASIC), um dispositivo lógico programável (programmable logic device, PLD), ou uma combinação dos mesmos. O PLD pode ser um dispositivo lógico programável complexo (complex programmable logic device, CPLD), um arranjo de portas programável em campo (field-programmable gate array, FPGA), lógica de arranjo genérico (generic array logic, GAL) ou qualquer combinação dos mesmos.

[0085] A memória 1201 pode incluir uma memória volátil (volatile memory), por exemplo, uma memória de acesso aleatório (random access memory, RAM). Alternativamente, a memória 1201 pode incluir uma memória não volátil (non-volatile memory), por exemplo, uma memória flash (flash memory), uma unidade de disco rígido (hard disk drive, HDD), ou uma unidade de estado sólido (solid-state drive, SSD). Alternativamente, a memória 1201 pode incluir uma combinação dos tipos de memórias supracitados.

[0086] Uma modalidade deste pedido fornece adicionalmente um dispositivo de rede. Com referência à Figura 11, o aparelho de codificação e/ou o aparelho de decodificação supracitados podem ser instalados no dispositivo de rede 110. Além do aparelho de codificação e do aparelho de decodificação supracitados, o dispositivo de rede 110 pode adicionalmente incluir um transceptor 1302. Uma sequência de bits codificados pelo aparelho de codificação passa por mudanças ou processamento subsequentes e é então enviada pelo transceptor 1302 para um terminal 112, ou o transceptor 1302 é adicionalmente configurado para receber informações ou dados de um terminal 112. As informações ou dados passam por uma série de processamentos e são convertidos em uma sequência a ser decodificada, e a sequência a ser decodificada é processada pelo aparelho de decodificação para obter uma sequência decodificada. O dispositivo de rede 110 pode adicionalmente incluir

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19/21 uma interface de rede 1304, configurada para se comunicar com um outro dispositivo de rede.

[0087] Da mesma forma, o aparelho de codificação e/ou aparelho de decodificação acima pode ser configurado no terminal 112. Além do aparelho de codificação e/ou aparelho de decodificação supracitado, o terminal 112 pode incluir adicionalmente um transceptor 1312. Uma sequência de bits codificados pelo aparelho de codificação passa por mudanças ou processamento subsequentes (incluindo, porém, sem limitação, alguns ou todos dentre correspondência de taxa, modulação, conversão de digital para analógica, e conversão de frequência) e é então enviada pelo transceptor 1312 para o dispositivo de rede 110, ou o transceptor 1312 é adicionalmente configurado para receber informações ou dados do dispositivo de rede 110. As informações ou dados passam por uma série de processamentos (incluindo, porém, sem limitação, alguns ou todos dentre conversão de frequência, conversão de analógico para digital, demodulação, e descorrespondência de taxa) e são convertidos em uma sequência a ser decodificada, e a sequência a ser decodificada é processada pelo aparelho de decodificação para obter uma sequência decodificada. O terminal 112 pode adicionalmente incluir uma interface de entrada/saída de usuário 1314, configurada para receber informações inseridas por um usuário. As informações que precisam ser enviadas para o dispositivo de rede 110 precisam ser processadas por um codificador e então enviadas pelo transceptor 1312 para o dispositivo de rede 110. Após passar por processamento subsequente, dados decodificados por um decodificador podem ser apresentados ao usuário usando a interface de entrada/saída 1314.

[0088] Uma modalidade deste pedido fornece adicionalmente uma mídia de armazenamento de computador que armazena um programa de computador. O programa de computador é usado para realizar o método de codificação mostrado na Figura 3 e a modalidade supracitada e o método de decodificação fornecido na modalidade supracitada.

[0089] Uma modalidade deste pedido fornece adicionalmente um aparelho de codificação polar, incluindo qualquer um dentre os aparelhos de codificação na Figura 5 à Figura 7 e qualquer um dentre os aparelhos de decodificação na Figura 8 à Figura 10.

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20/21 [0090] Uma modalidade deste pedido fornece adicionalmente um produto de programa de computador incluindo uma instrução. Quando a instrução roda em um computador, o computador realiza o método de codificação mostrado na Figura 3, e o método de decodificação fornecido na modalidade supracitada.

[0091] Pessoas versadas na técnica devem entender que as modalidades deste pedido podem ser fornecidas como um método, um sistema ou um produto de programa de computador. Portanto, este pedido pode usar uma forma de modalidades apenas de hardware, modalidades apenas de software, ou modalidades com uma combinação de software e hardware. Além disso, este pedido pode usar uma forma de um produto de programa de computador que é implantado em uma ou mais mídias de armazenamento utilizáveis por computador (incluindo, porém, sem limitação, uma memória de disco, um CD-ROM e uma memória óptica) que incluem código do programa utilizável por computador.

[0092] Este pedido é descrito com referência aos fluxogramas e/ou diagramas de blocos do método, do dispositivo (sistema) e do produto de programa de computador de acordo com as modalidades deste pedido. Deve ser entendido que instruções de programa de computador podem ser usadas para implantar cada processo e/ou cada bloco nos fluxogramas e/ou nos diagramas de blocos e uma combinação de um processo e/ou um bloco nos fluxogramas e/ou nos diagramas de blocos. Essas instruções de programa de computador podem ser fornecidas para um computador de propósito geral, um computador dedicado, um processador inserido, ou um processador de qualquer outro dispositivo de processamento de dados programável para gerar uma máquina, de modo que as instruções executadas por um computador ou um processador de qualquer outro dispositivo de processamento de dados programável gere um aparelho para implantar uma função específica em um ou mais processos nos fluxogramas e/ou em um ou mais blocos nos diagramas de blocos.

[0093] Essas instruções do programa de computador podem ser armazenadas em uma memória legível por computador que pode instruir o computador ou qualquer outro dispositivo de processamento de dados programável a trabalhar de maneira específica, de modo que as instruções armazenadas na memória legível do computador gerem um artefato que inclua

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21/21 um aparelho de instrução. O aparelho de instrução implanta uma função específica em um ou mais processos nos fluxogramas e/ou em um ou mais blocos nos diagramas de blocos.

[0094] Estas instruções de programa de computador podem ser carregadas em um computador ou no outro dispositivo de processamento de dados programável, de modo que uma série de operações e etapas sejam realizadas no computador ou no outro dispositivo programável, gerando assim um processamento implantado por computador. Portanto, as instruções executadas no computador ou no outro dispositivo programável fornecem etapas para implantar uma função específica em um ou mais processos nos fluxogramas e/ou em um ou mais blocos nos diagramas de blocos.

[0095] Embora algumas modalidades desta aplicação tenham sido descritas, pessoas versadas na técnica podem fazer mudanças e modificações nessas modalidades uma vez que aprendam o conceito inventivo básico. Portanto, as reivindicações a seguir se destinam a ser interpretadas de modo a cobrir as modalidades preferidas e todas as mudanças e modificações abrangidas pelo escopo deste pedido.

[0096] Obviamente, pessoas versadas na técnica podem fazer várias modificações e variações nas modalidades deste pedido sem se afastar do escopo das modalidades deste pedido. Este pedido destina-se a cobrir essas modificações e variações, desde que estejam abrangidas pelo escopo de proteção definido pelas reivindicações a seguir e suas tecnologias equivalentes.

Claims

REIVINDICAÇÕES

1. Método de codificação, CARACTERIZADO pelo fato de que compreende:

realizar, por uma extremidade de transmissão com base em um polinômio de verificação de redundância cíclica (CRC), codificação de CRC em A bits de informações a serem codificados, para obter uma sequência de bits codificados por CRC, em que a sequência de bits codificados por CRC compreende L bits de CRC e os A bits de informações a serem codificados, L e A são números inteiros positivos, L=11, e o polinômio de CRC é:

D^A11+D^A10+D^A9+D^A5+1; e realizar, pela extremidade de transmissão, codificação polar na sequência de bits codificados por CRC para obter uma sequência de bits codificados de modo polar.
2. Método, de acordo com a reivindicação 1, CARACTERIZADO pelo fato de que o polinômio de CRC é implantado usando um registrador de deslocamento.
3. Método, de acordo com a reivindicação 1 ou 2, CARACTERIZADO pelo fato de que os L bits de CRC na sequência de bits codificados por CRC estão localizados após os A bits de informações a serem codificados.
4. Método, de acordo com qualquer uma das reivindicações 1 a 3, CARACTERIZADO pelo fato de que o método compreende adicionalmente:

enviar, pela extremidade de transmissão, a sequência de bits codificados de modo polar.
5. Método, de acordo com a reivindicação 4, CARACTERIZADO pelo fato de que antes de enviar a sequência de bits codificados de modo polar, a extremidade de transmissão realiza correspondência de taxa na sequência de bits codificados de modo polar com base em um comprimento de código alvo.
6. Método, de acordo com qualquer uma das reivindicações 1 a 5, CARACTERIZADO pelo fato de que a extremidade de transmissão é uma estação de base ou um terminal.
7. Aparelho de codificação, CARACTERIZADO pelo fato de que compreende:

um primeiro módulo de codificação, configurado para realizar, com base em um polinômio de verificação de redundância cíclica (CRC), codificação

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2/4 de CRC em A bits de informações a serem codificados, para obter uma sequência de bits codificados por CRC, em que a sequência de bits codificados por CRC compreende L bits de CRC e os A bits de informações a serem codificados, L e A são números inteiros positivos, L=11, e o polinômio de CRC é:

D^A11+D^A10+D^A9+D^A5+1; e um segundo módulo de codificação, configurado para realizar codificação polar na sequência de bits codificados por CRC para obter uma sequência de bits codificados de modo polar.
8. Aparelho, de acordo com a reivindicação 7, CARACTERIZADO pelo fato de que o aparelho compreende adicionalmente um registrador de deslocamento, e o polinômio de CRC é implantado usando o registrador de deslocamento.
9. Aparelho, de acordo com a reivindicação 7 ou 8, CARACTERIZADO pelo fato de que os L bits de CRC na sequência de bits codificados por CRC estão localizados após os A bits de informações a serem codificados.
10. Aparelho, de acordo com qualquer uma das reivindicações 7 a 9, CARACTERIZADO pelo fato de que o aparelho compreende adicionalmente um módulo de envio, configurado para enviar a sequência de bits codificados de modo polar.
11. Aparelho, de acordo com a reivindicação 10, CARACTERIZADO pelo fato de que antes de enviar a sequência de bits codificados de modo polar, o aparelho realiza correspondência de taxa na sequência de bits codificados de modo polar com base em um comprimento de código alvo.
12. Aparelho, de acordo com qualquer uma das reivindicações 7 a 11, CARACTERIZADO pelo fato de que o aparelho é uma estação de base ou um terminal.
13. Aparelho de codificação, CARACTERIZADO pelo fato de que compreende um processador e uma memória, em que a memória é configurada para armazenar uma instrução de programa, em que quando a instrução é executada pelo processador, o processador é configurado para:

realizar, com base em um polinômio de verificação de redundância cíclica (CRC), codificação de CRC em A bits de informações a serem

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3/4 codificados, para obter uma sequência de bits codificados por CRC, em que a sequência de bits codificados por CRC compreende L bits de CRC e os A bits de informações a serem codificados, L e A são números inteiros positivos, L=11, e o polinômio de CRC é:

D^A11+D^A10+D^A9+D^A5+1; e realizar codificação polar na sequência de bits codificados por CRC para obter uma sequência de bits codificados de modo polar.
14. Aparelho, de acordo com a reivindicação 13, CARACTERIZADO pelo fato de que o polinômio de CRC é implantado usando um registrador de deslocamento.
15. Aparelho, de acordo com a reivindicação 13, CARACTERIZADO pelo fato de que os L bits de CRC na sequência de bits codificados por CRC estão localizados após os A bits de informações a serem codificados.
16. Aparelho, de acordo com qualquer uma das reivindicações 13 a 15, CARACTERIZADO pelo fato de que o aparelho é uma estação de base ou um terminal.
17. Aparelho de codificação, CARACTERIZADO pelo fato de que compreende:

uma interface de entrada, configurada para obter A bits de informações a serem codificados;

um circuito lógico, configurado para:

realizar, com base em um polinômio de verificação de redundância cíclica (CRC), codificação de CRC em A bits de informações a serem codificados, para obter uma sequência de bits codificados por CRC, em que a sequência de bits codificados por CRC compreende L bits de CRC e os A bits de informações a serem codificados, L e A são números inteiros positivos, L=11, e o polinômio de CRC é:

D^A11+D^A10+D^A9+D^A5+1; e realizar codificação polar na sequência de bits codificados por CRC para obter uma sequência de bits codificados de modo polar; e uma interface de saída, configurada para emitir a sequência de bits codificados de modo polar.
18. Aparelho, de acordo com a reivindicação 17, CARACTERIZADO pelo fato de que o polinômio de CRC é implantado usando um registrador de

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4/4 deslocamento.
19. Aparelho, de acordo com a reivindicação 17 ou 18, CARACTERIZADO pelo fato de que os L bits de CRC na sequência de bits codificados por CRC estão localizados após os A bits de informações a serem codificados.
20. Mídia de armazenamento legível por computador, CARACTERIZADA pelo fato de que a mídia de armazenamento é configurada para armazenar um programa de computador, e quando o programa de computador é rodado por um dispositivo de comunicações, o método conforme definido em qualquer uma das reivindicações 1 a 5 é realizado.