BR102013026254A2 - Ligação à prova de falhas tolerante a faltas - Google Patents

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Abstract

LIGAÇÃO À PROVA DE FALHAS TOLERANTE A FALTAS A presente invenção refere-se, geralmente, a uma pluralidade de comutadores de estado sólido com dimensões periféricas variantes conectada em série entre uma fonte de energia e uma carga. Um circuito integrado de teste detecta uma condição de sobretensão através de uma ou mais das dimensões periféricas variantes e abre ou fecha a uma ou mais das dimensões periféricas variantes, de acordo com uma tensão medida através de pelo menos um comutador de estado sólido de uma pluralidade de comutadores de estado sólido.

Description

Relatório Descritivo da Patente de Invenção para "LIGAÇÃO À PROVA DE FALHAS TOLERANTE A FALTAS".
CAMPO TÉCNICO O campo das modalidades aqui apresentadas é direcionado para um controlador de potência de estado sólido projetado para operar em um estado à prova de falhas ou tolerante a faltas.
ANTECEDENTES O disjuntor de conexão fusível foi desenvolvido no início dos a-nos oitenta para obter alívio na separação de fios elétricos em sistemas eletrônicos de veículos. A intenção original era evitar a propagação de danos aos fios elétricos para os fios adjacentes se um disjuntor estivesse em mau funcionamento em uma posição fechada e falhasse em abrir em uma falha. Um modo de falha em disjuntores antigos com contatos de cádmio prata ou de tungstênio prata era unir ou ser bloqueado de abrir em uma forte corrente de falta. Além disso, em um controlador de potência de estado sólido (SSPC), estes fusíveis à prova de falhas só podem servir uma característica nominal térmica que causa problemas de integração de fiação, limitando a escolha de qual conector ou pino um fio elétrico de carga virá.
A fim de ganhar a maior economia de peso de fio elétrico da a-plicação da tecnologia do controlador de potência de estado sólido (SSPC), uma nova abordagem a desenhos à prova de falhas deve ser concebida que não dependa de um dispositivo de fusível físico. As soluções atuais usam fusíveis como proteção à prova de falhas para uma condição de transistor de efeito de campo (FET) em curto-circuito. Alguns SSPCs não têm proteção de retaguarda (Conjunto de Distribuição de Energia Secundária (SPDA) no MMA (Avião Multimissão)). Existe uma necessidade de permitir que um circuito continue funcionando, mesmo que haja um FET em curto-circuito, em que um verificador integrado (BIT) irá relatar a falha do FET em curto-circuito para um computador de manutenção na próxima inicialização. É em relação a estas e outras considerações que a descrição aqui é apresentada. SUMÁRIO
Deve ser apreciado, que este sumário é fornecido para introduzir uma seleção de conceitos de uma forma simplificada, conceitos que são adicionalmente descritos abaixo na Descrição Detalhada. Este sumário não pretende ser utilizado para limitar o escopo do tema reivindicado.
Em uma modalidade aqui descrita, uma ligação à prova de falhas, incluindo uma pluralidade de comutadores de estado sólido com dimensões periféricas variantes, por exemplo, dimensionalidade periférica de porta, dreno e/ou fonte dos comutadores de estado sólido, por exemplo, periferia de porta de 5????, periferia de porta de 1 mm, periferia de porta de 100mm, periferia de porta de 10.OOOmm,..., dos comutadores de estado sólido, incluindo transistores de efeito de campo (FETS), que estão relacionados com a capacidade de manipulação de corrente ou tensão, conectados em série entre uma fonte de energia e uma carga, e um circuito integrado de teste que detecta uma condição de sobretensão através de uma ou mais das dimensões periféricas variantes e abre ou fecha a uma ou mais das dimensões periféricas variantes, de acordo com uma tensão medida através de pelo menos um comutador de estado sólido de uma pluralidade de comutadores de estado sólido.
Em outra modalidade aqui descrita, uma ligação à prova de falhas inclui uma pluralidade de ramos conectadas em paralelo entre uma fonte de energia e uma carga, em que cada uma da pluralidade de ramos contém uma pluralidade de comutadores de estado sólido de dimensões periféricas variantes, por exemplo, dimensionalidade periférica de porta, dreno e/ou fonte, por exemplo, periferia de porta de 5????, periferia de porta de 1mm, periferia de porta de 100mm, periferia de porta de 10.OOOmm,..., dos comutadores de estado sólido, incluindo transistores de efeito de campo (FETS), que estão relacionados com a capacidade de manipulação de corrente ou tensão, conectados em série entre uma fonte de energia e uma carga, e um circuito integrado de teste que detecta uma condição de sobretensão através de uma ou mais das dimensões periféricas variantes e abre ou fecha a uma ou mais das dimensões periféricas variantes, de acordo com uma tensão medida através de pelo menos um comutador de estado sólido de uma pluralidade de comutadores de estado sólido.
Em outra modalidade aqui descrita, um método para operar uma ligação à prova de falhas inclui prover uma pluralidade de comutadores de estado sólido de dimensões periféricas variantes, por exemplo, dimensiona-lidade periférica de porta, dreno e/ou fonte, por exemplo, periferia de porta de 5???, periferia de porta de 1mm, periferia de porta de 100mm, periferia de porta de lO.OOOmm,..., dos comutadores de estado sólido, incluindo transistores de efeito de campo (FETS), que estão relacionados com a capacidade de manipulação de corrente ou tensão, conectados em série entre uma fonte de energia e uma carga, e um circuito integrado de teste que detecta uma condição de sobretensão através de uma ou mais das dimensões periféricas variantes e abre ou fecha a uma ou mais das dimensões periféricas variantes, de acordo com uma tensão medida através de pelo menos um comuta-dor de estado sólido de uma pluralidade de comutadores de estado sólido. Um primeiro de uma pluralidade de comutadores de estado sólido é aberto quando um segundo de uma pluralidade de comutadores de estado sólido falha em um estado fechado. Depois disso, um sinal é enviado para cada porta da pluralidade de comutadores de estado sólido para estar em um estado aberto e uma carga é aplicada para o controlador de potência de estado sólido por meio de um circuito integrado de teste. O método então detecta se uma tensão está presente sobre o pelo menos um da pluralidade de comutadores de estado sólido para confirmar que pelo menos um da pluralidade de comutadores de estado sólido falhou em um estado fechado. Por exemplo, uma ou mais da(s) ligação(ões) à prova de falhas descrita(s) pode(m) ser utilizada(s) para uma aplicação de veículo móvel para prover capacidade de comutação de proteção térmica variável para a proteção de um ou mais componentes, por exemplo, amplificadores de baixo ruído, amplificadores de alto ganho, receptores, transceptores, antenas, amplificadores de potência e similares, bem como módulos de eletrônicos integrados que contêm um ou mais componentes.
As características, funções e vantagens que foram discutidas podem ser alcançadas de forma independente em diferentes modalidades da presente descrição ou podem ser combinadas ainda em outras modalida- des, mais detalhes das quais podem ser vistos com referência à descrição seguinte e desenhos.
De acordo com um aspecto da presente descrição, é provida uma ligação à prova de falhas que compreende uma pluralidade de comuta-dores de estado sólido de dimensões periféricas variantes, conectados em série entre uma fonte de energia e uma carga, e um circuito integrado de teste que detecta uma condição de sobretensão através de uma ou mais das dimensões periféricas variantes e abre ou fecha a uma ou mais das dimensões periféricas variantes, de acordo com uma tensão medida através de pelo menos um comutador de estado sólido da pluralidade de comutadores de estado sólido.
Vantajosamente, a pluralidade de comutadores de estado sólido compreende transistores de efeito de campo (FET).
Com vantagem, o circuito integrado de teste inclui um transistor de efeito de campo (FET) que fornece uma carga para um controlador de potência de estado sólido.
Com vantagem, o circuito integrado de teste inclui um sensor de tensão entre uma carga e pelo menos um comutador de estado sólido.
Vantajosamente, um primeiro comutador de estado sólido da pluralidade de comutadores de estado sólido é configurado para permanecer em uma posição aberta quando o segundo comutador de estado sólido da pluralidade de comutadores de estado sólido falha em uma posição fechada.
De preferência, o primeiro e segundo comutadores de estado sólido são configurados em suas portas para estar em uma configuração desligada ou aberta.
De preferência, quando um segundo comutador de estado sólido falha, o circuito integrado de teste é configurado para fornecer uma carga para um controlador de potência de estado sólido e determinar se uma tensão está presente sobre o segundo comutador de estado sólido falho.
De preferência, um primeiro comutador de estado sólido da pluralidade de comutadores de estado sólido é configurado para permanecer em uma posição aberta quando um segundo comutador de estado sólido da pluralidade de comutadores de estado sólido falha em uma posição fechada.
De preferência, o primeiro comutador de estado sólido sendo configurado em sua porta para estar em uma configuração ligada ou fechada, e o segundo comutador de estado sólido sendo configurado em sua porta para estar em uma configuração desligada ou aberta.
De preferência, o circuito integrado de teste é configurado para fornecer uma carga para um controlador de potência de estado sólido e determinar se uma tensão está presente sobre o segundo comutador de estado sólido falho.
De acordo com outro aspecto da presente invenção, é provida uma ligação à prova de falhas para um veículo móvel para prover capacidade de comutação de proteção térmica variável para a proteção de um ou mais componentes no veículo móvel, a ligação à prova de falhas compreendendo uma pluralidade de ramos conectadas em paralelo entre uma fonte de energia e uma carga, em que cada uma da pluralidade de ramos contém uma pluralidade de comutadores de estado sólido com um ou mais dimensões periféricas variantes conectadas em série entre a fonte de energia e a carga, e um circuito integrado de teste que detecta uma condição de sobre-tensão através de uma ou mais das dimensões periféricas variantes e abre ou fecha a uma ou mais das dimensões periféricas variantes, de acordo com uma tensão medida através de pelo menos um comutador de estado sólido de uma pluralidade de comutadores de estado sólido.
Vantajosamente, a pluralidade de comutadores de estado sólido compreende uma pluralidade de transistores de efeito de campo (FETs).
De preferência, o circuito integrado de teste compreende um transistor de efeito de campo (FET) que fornece uma carga para um controlador de potência de estado sólido e um sensor de tensão entre uma carga e pelo menos um comutador de estado sólido.
De preferência, o primeiro comutador de estado sólido da pluralidade de comutadores de estado sólido é configurado para permanecer na posição aberta quando um segundo comutador de estado sólido da pluralidade de comutadores de estado sólido falha em uma posição fechada.
De preferência, o primeiro e segundo comutadores de estado sólido são configurados em suas portas para estar em uma configuração desligada ou aberta.
De preferência, o circuito integrado de teste é configurado para fornecer uma carga para um controlador de potência de estado sólido e determinar se está presente uma tensão sobre o segundo comutador de estado sólido falho.
De preferência, o segundo comutador de estado sólido da pluralidade de comutadores de estado sólido é configurado para permanecer na posição aberta quando um primeiro comutador de estado sólido da pluralidade de comutadores de estado sólido falha em uma posição fechada.
De preferência, o primeiro comutador de estado sólido sendo configurado em sua porta para estar em uma configuração ligada ou fechada, e o segundo comutador de estado sólido sendo configurado em sua porta para estar em uma configuração desligada ou aberta.
De preferência, o circuito integrado de teste é configurado para fornecer uma carga para um controlador de potência de estado sólido e determinar se uma tensão está presente sobre o segundo comutador de estado sólido falho.
De acordo com ainda outro aspecto da presente descrição é provido um método para operar uma ligação à prova de falhas que compreende prover uma pluralidade de comutadores de estado sólido conectados em série entre uma fonte de energia e uma carga, prover um circuito integrado de teste que detecta uma tensão entre pelo menos um comutador de estado sólido de uma pluralidade de comutadores de estado sólido com um ou mais dimensões periféricas variantes, enviar um sinal para cada uma das portas da pluralidade de comutadores de estado sólido para estar em um estado aberto, aplicar uma carga para um controlador de potência de estado sólido por meio de um circuito integrado de teste e detectar se uma condição de sobretensão através de uma ou mais das dimensões periféricas variantes e abrir ou fechar a uma ou mais das dimensões periféricas variantes, de a-cordo com uma medida está presente em pelo menos um da pluralidade de comutadores de estado sólido para confirmar que pelo menos um da pluralidade de comutadores de estados sólidos falhou em um estado fechado e abrir um primeiro da pluralidade de comutadores de estado sólido quando um segundo da pluralidade de comutadores de estado sólido falha em um estado fechado.
BREVE DESCRICÃO DOS DESENHOS
As modalidades aqui apresentadas serão completamente compreendidas a partir da descrição detalhada e os desenhos anexos, em que: a FIG. 1 ilustra um diagrama esquemático de uma modalidade de uma ligação à prova de falhas aqui descrita; a FIG. 2 ilustra um diagrama esquemático de outra modalidade de uma ligação à prova de falhas aqui descrita; a FIG. 3A ilustra um diagrama esquemático de um primeiro co-mutador de estado sólido configurado para permanecer em uma posição aberta quando um segundo comutador de estado sólido falha em uma posição fechada; a FIG. 3B ilustra um diagrama esquemático de um segundo comutador de estado sólido configurado para permanecer em uma posição aberta quando um primeiro comutador de estado sólido falha em uma posição fechada; e a FIG. 4 ilustra um método de uma modalidade para a operação de uma ligação à prova de falhas.
DESCRICÃO DETALHADA
Ligações à prova de falhas incluindo controladores de potência de estado sólido (SSPC) são dispositivos semicondutores que controlam a energia (tensão e/ou corrente) sendo fornecida para uma carga. Eles desempenham funções de supervisão e de diagnóstico a fim de identificar condições de sobrecarga e evitar curtos-circuitos. Existem vários tipos básicos de SSPC, a saber: os controladores de CA concebidos para comutar tensões de corrente alternada (CA); os controladores de CC concebidos para comutar tensões de corrente contínua (CC); e controladores de CA/CC concebidos para comutar tanto as tensões de CA como as tensões de CC. Con- troladores analógicos usam tensão variável, corrente ou algum outro método de controle analógico. Microcontroladores requerem programação a partir de dispositivos externos e são sistemas de computador completos em um chip que normalmente combinam uma unidade lógica aritmética (ULA), a memória, o temporizador/contadores, porta seriada, entrada/saída (E/S) e um osci-lador de relógio. SSPCs podem ser programados por um computador ou a-través de um método de programação especializado ou patenteado.
Especificações para SSPC incluem tensão de queda de ação, tensão de entrada, tensão de carga e corrente de carga máxima. Tensão de queda de ação (tensão em que deve liberar, tensão de desligar) é a tensão aplicada à entrada em que ou abaixo da que a saída entra no estado DESLIGADO. Tensão de entrada (tensão em que deve operar, tensão de começo de operação, tensão de ligar) é o intervalo de tensões que, quando aplicada nos terminais de entrada, mantém a condição de LIGADO no terminal de saída. Tensão de carga (tensão de comutação máxima, tensão de linha) é o intervalo de tensões de alimentação de saída sobre as quais o SSPC normalmente opera. Corrente de carga máxima (faixa de tensão de comutação máxima, comutação de corrente máxima) é a corrente contínua máxima permitida entre terminais de saída do SSPC, sob condições específicas de dissipação de calor e de temperatura e ambiente. Outras especificações para controladores de potência de estado sólido (SSPC) incluem o número de canais de entrada e a faixa de corrente de entrada.
Com o avanço de novos semicondutores de intervalo de banda larga, a capacidade de programação de SSPCs agora é possível. Cada SSPC pode ser programado para diferentes classificações térmicas. Como resultado, o SSPC é programado para a carga sobre o pino que o projetista de fiação designa para superar os problemas de integração de fio elétrico.
Quanto aos projetos de proteção à prova de falhas na tecnologia de SSPC, os dois modos de falha de um SSPC que necessitam de proteção à prova de falhas são: 1) a falha do circuito de controle em remover energia da porta do FET; e 2) a falha do próprio FET em uma condição de curto circuito.
No campo dos sistemas elétricos aviônicos, um sinal de porta de FET tem uma taxa de insucesso de 5.28 X 10 15 por hora e a taxa de insucesso do FET de 3.08 X 10 8 por hora. A probabilidade de uma falha grave em uma fiação elétrica aviônica é de 2.0 X 10"7 por hora. Portanto, a probabilidade de ambos os eventos ocorrerem simultaneamente é de 6.16 X 10 15 por hora para um FET falho com um falta, e 1.056 X 10"21 por hora para um circuito de sinal de controle de porta falho com um falta.
Em alguns casos, um FET em curto-circuito pode ter uma resistência alta o suficiente para proteger a fiação até que os fios de ligação no fusível do SSPC se abram. No entanto, não há nenhuma garantia de que essa ocorrência acontecerá sempre. Dimensionar os fios de ligação às características nominais térmicas do SSPC limita a capacidade de programação dos dispositivos e acrescenta custo e complexidade. Qualquer dispositivo de fusível físico limitará a vantagem da capacidade de programação ou de redução de peso da fiação.
Características nominais de carga mais elevada utilizam vários FETs em paralelo para transportar a corrente. Se um FET entra em curto e o dispositivo recebe um comando de desligar (ou abrir), toda a corrente da carga será transportada através do FET falho. Na ausência de falta, a carga pode drenar corrente por algum tempo através do FET em curto antes de queimar completamente o fio de ligação. Quando comandado ligar (ou fechar), os FETs restantes transportarão mais carga e irão diminuir o tempo médio anterior (MTBF) do circuito. Neste caso, um conjunto de circuitos de equipamento de teste integrado (BITE) precisa relatar a falha do FET de modo que o circuito possa ser substituído na próxima oportunidade. Se uma falta ocorre e um FET falhou, a incineração completa será mais rápida, mas é muito pouco confiável para ser considerada para operação à prova de falhas. Cargas menores de corrente em um SSPC programável poderíam drenar corrente por algum tempo antes de o fio de ligação fundir, se alguma vez. Outro modo de falha que deve ser considerado com a tecnologia de SSPC é um FET em curto que não pode ser comandado desligar (ou abrir). Se certas cargas são comandadas desligar, e continuam a correr, podem representar uma ameaça à segurança. As modalidades aqui apresentadas permitem que o circuito continue a funcionar mesmo que possa haver um FET em curto-circuito. O BITE irá relatar o FET em curto-circuito na próxima inicialização.
Uma das modalidades aqui presente arranja comutadores de estado sólido em série para formar uma porta "E" de energia. Se um FET falha fechado, o segundo FET pode abrir o circuito e limpar uma falta. Este projeto também inclui um circuito BITE uma vez que falhas devem ser detectadas para que a manutenção possa ser realizada.
Além disso, com semicondutores de intervalo de banda larga, capacidade de programação agora é possível. Cada SSPC pode ser programado para várias características nominais térmicas. O projeto tolerante a faltas elimina a necessidade de fusíveis de segurança contra falhas, que só podem servir a uma característica nominal térmica.
Os dois projetos mostrados abaixo são baseados em EPC (TM) GaN MOSFET (parte número EPC2015), embora qualquer outro MOSFET ou comutador de estado sólido possa ser usado. Por exemplo, cada EPC FET pode suportar 33A a 150°C. Ao colocar dois FETs em série o circuito administra o dobro da tensão, mas dobra a resistência de ligar (vide Fig. 1.). Pela adição de uma segunda série de FETs em paralelo, (vide Fig. 2.), a mesma resistência de ligar é obtida como uma parte única na FIG. 1, mas agora o dobra da carga é capaz de ser transportado. Reduzir a capacidade nominal da segunda série de FETs para 50A provê uma margem de segurança, em que esta configuração pode ser programável a partir de 2.5 amps a 50 amps. Este conceito pode levar tantos FETs em paralelo quanto necessário para requisitos de corrente ou para a capacidade de sobrecarga.
Uma solução de dois FET em paralelo seria possível, uma vez que o Rds (resistência entre o dreno e a fonte) para este FET é cerca de 4 milliohms. Dois FETs em série serão capazes de ser programados até 25A com um Rds de 8 milionhms. A FIG. 1 ilustra um controlador de potência de estado sólido tolerante a faltas A com desenho de dois comutadores de estado sólido (ou FET) em que dois comutadores de estado sólido, comutador de estado sólido 1 e comutador de estado sólido de 2 são utilizados em série entre a fonte VDC 10 e a carga VDC 20. Quando o comutador de estado sólido 1 falha em curto ou fechado, o comutador de estado sólido 2 bloqueará o fluxo de corrente quando desligado ou aberto. Quando o comutador de estado sólido 2 falha em curto, o comutador de estado sólido 1 ainda pode bloquear o fluxo de corrente. O circuito integrado de equipamento de teste (BITE) 50 detecta se o comutador de estado sólido 1 ou comutador de estado sólido 2 falhou, primeiramente pela ativação de uma porta de teste 60 (por exemplo, um FET) em um pequeno comutador de estado sólido teste T para aplicar uma pequena carga para o controlador de potência de estado sólido A. Com todas as outras unidades de porta de estágio primário 30 e 40 em um estado desligado, ou em um estado aberto, uma tensão é aplicada à entrada 10 e é medida na linha de detecção de tensão Va. Se a tensão estiver presente, o comutador de estado sólido 2 pode estar em curto. Com o comutador de estado sólido 1 ligado, ou em um estado fechado, e comutador de estado sólido 2 desligado, ou em um estado aberto, uma tensão é detectada na linha Vb. Se a tensão estiver presente, o comutador de estado sólido 1 pode estar em curto. A FIG. 2 ilustra um controlador de potência de estado sólido do tolerante a faltas B com um desenho de quatro comutadores de estado sólido (ou FET) em uma configuração semelhante ao desenho de dois comutadores de estado sólido do SSPC A da fig. 1, exceto que cada série de dois comutadores de estado sólido é utilizada em uma configuração paralela. Se o comutador de estado sólido 1 ou comutador de estado sólido 3 (similar aos comutadores 1 e 3 na Fig. 1) falha em curto, o comutador de estado sólido 2 e o comutador de estado sólido 4 bloquearão a energia quando desligados. Se o comutador de estado sólido 2 ou comutador de estado sólido 4 falha em curto, o comutador de estado sólido 1 e o comutador de estado sólido 3 ainda podem bloquear o fluxo de corrente. A FIG. 2 também ilustra que múltiplas ramos de comutadores de estado sólido em série, por exemplo, comu- tador de estado sólido N e comutador de estado sólido N+1, podem ser adicionadas em paralelo entre a Fonte VDC 10' e a carga VDC 20'. O circuito integrado de equipamento de teste (BITE) 50' detecta se algum dos comutadores de estado sólido 1-4 falhou primeiramente pela ativação de uma porta de teste 60' em um comutador de estado sólido teste T para aplicar uma pequena carga para o controlador de potência de estado sólido B. Com todas as outras unidades de porta de estágio primário 20' e 30' desligadas, isto é, abertas, e uma tensão aplicada à entrada, a tensão é detectada na linha de detecção Va. Se a tensão estiver presente, tanto o comutador de estado sólido 2 ou o comutador de estado sólido 4 está em curto. Com o comutador de estado sólido 1 e comutador de estado sólido 3 ligados, fechados, e o comutador de estado sólido 2 e o comutador de estado sólido 4 desligados, ou abertos, uma tensão é detectada na linha de detecção Vb. Se a tensão estiver presente em Vb, um dos comutadores de estado sólido está em curto. Se o teste revela que o SSPC B tem um comutador de estado sólido com falha, este pode ser bloqueado até que seja reparado. Se não estiver na Lista de Equipamento Mínimo (MEL, o equipamento mínimo que deve estar funcionando para expedição em um voo não comercial), uma carga não essencial não deve atrasar a expedição. Assim, ao circuito de controle é permitido se manter funcionando, embora possa haver um comutador de estado sólido em curto-circuito, em que um BITE irá relatar a condição de falha do comutador de estado sólido em curto-circuito para um sistema ou computador de manutenção (não mostrado) na próxima inicialização.
Em resumo, o circuito integrado de teste 50/50' inclui um sensor de tensão entre uma carga e pelo menos um comutador de estado sólido. As Figs. 3A e 3B ilustram um diagrama esquemático de uma série de comutadores de estados sólidos 1, 2, onde um comutador falha em uma posição fechada. A FIG. 3A ilustra um primeiro comutador de estado sólido 1 da pluralidade de comutadores de estado sólido sendo configurado para permanecer em uma posição aberta quando um segundo comutador de estado sólido 2 da pluralidade de comutadores de estado sólido falha em uma posição fe- chada. A FIG. 3B ilustra um segundo comutador de estado sólido 2 da pluralidade de comutadores de estado sólido sendo configurado para permanecer em uma posição aberta quando um primeiro comutador de estado sólido 1 da pluralidade de comutadores de estado sólido falha em uma posição fechada. O primeiro comutador de estado sólido 1 pode ser configurado em sua porta 20/20' (vide as figuras 1-2) para estar em uma configuração ligada ou fechada, e o segundo comutador de estado sólido 2 pode ser configurado em sua porta 30/30' (vide Figs. 1-2) para estar em uma configuração desligada ou aberta. O circuito integrado de teste inclui ainda um comutador de estado sólido T que fornece uma carga para o controlador de potência de estado sólido A/B, e um sensor de tensão Va/Vb em 50/ 50' entre uma carga e pelo menos um comutador de estado sólido. A FIG. 4 ilustra um método de uma modalidade para a operação de um controlador de potência de estado sólido em que uma pluralidade de comutadores de estado sólido é provida 100, conectados em série entre uma fonte de energia e uma carga, e um circuito integrado de teste é provido 102 que detecta uma tensão entre pelo menos um comutador de estado sólido da pluralidade de comutadores de estado sólido com um ou mais dimensões periféricas variantes. Um sinal é enviado 104 para cada porta da pluralidade de comutadores de estado sólido para estar em um estado aberto. Depois disso, uma carga é aplicada 106 para o controlador de potência de estado sólido por meio de um circuito integrado de teste. O método então detecta 108 se uma condição de sobretensão sobre uma ou mais das dimensões periféricas variantes e abre ou fecha a uma ou mais das dimensões periféricas variantes de acordo com uma medida está presente sobre pelo menos um da pluralidade de comutadores de estado sólido para confirmar que pelo menos um da pluralidade de comutadores de estados sólido falhou no estado fechado. Finalmente, um primeiro da pluralidade de comutadores de estado sólido é aberto 110 quando um segundo da pluralidade de comutadores de estado sólido falha no estado fechado.
Vantajosamente, uma ligação à prova de falhas é descrita incluindo comutadores de estado sólido de dimensões periféricas variantes, por exemplo, dimensionalidade periférica de porta, dreno e/ou fonte dos comu-tadores de estado sólido, por exemplo, periferia de porta de 5pm, periferia de porta de 1mm, periferia de porta de 100mm, periferia de porta de lO.OOOmm. Estes FETS de diferentes tamanhos periféricos, por exemplo, FETS descritos nas Figuras 1 e 2, quando conectados em série entre uma fonte de energia e uma carga proporcionam uma melhor capacidade de manipulação de corrente ou de tensão. A ligação à prova de falhas utiliza um circuito integrado de teste que detecta uma condição de sobretensão sobre uma ou mais das dimensões periféricas variantes e abre ou fecha a uma ou mais das dimensões periféricas variantes de acordo com uma tensão medida sobre o pelo menos um comutador de estado sólido da pluralidade de comutadores de estado sólido.
Vantajosamente, pela comutação para dentro e para fora de um ou mais dos FETS periféricos variáveis, a ligação à prova de falhas provê um circuito de proteção térmica sintonizável, variável e selecionável, por e-xemplo, que detecta, por exemplo, condições de sobretensão e sobrecorren-te, por exemplo, em uma plataforma ou em um veículo móvel, por exemplo, aviões, de modo a evitar redução da vida útil prevista de um componente, diferente de um único, uma característica nominal de corrente, disjuntor de circuito térmico ou similar, por exemplo, um fusível com característica nominal de 5 amp. O objeto acima descrito é provido apenas a título de ilustração e não deve ser interpretado como limitante. Várias modificações e alterações podem ser feitas ao assunto aqui descrito sem seguir as modalidades exem-plificativas e aplicações ilustradas e descritas, e sem se afastar do verdadeiro espírito e escopo da presente descrição, que está estabelecido nas reivindicações que se seguem.

Claims (20)

1. Ligação à prova de falhas, compreendendo: uma pluralidade de comutadores de estado sólido (1,2, 3, 4) de dimensões periféricas variantes conectados em série entre uma fonte de energia (10) e uma carga (20); e um circuito integrado de teste (50) detecta uma condição de so-bretensão através de uma ou mais das dimensões periféricas variantes e abre ou fecha a uma ou mais das dimensões periféricas variantes, de acordo com uma tensão medida através de pelo menos um comutador de estado sólido (1) de uma pluralidade de comutadores de estado sólido (1,2, 3, 4).
2. Ligação à prova de falhas de acordo com a reivindicação 1, em que a pluralidade de comutadores de estado sólido (1, 2, 3, 4) compreende transistores de efeito de campo (FETs).
3. Ligação à prova de falhas de acordo com a reivindicação 1 ou 2, em que o circuito integrado de teste (50) inclui um transistor de efeito de campo (FET) que fornece uma carga para um controlador de potência de estado sólido (A, B).
4. Ligação à prova de falhas de acordo com a reivindicação 1, 2 ou 3, em que o circuito integrado de teste (50) inclui um sensor de tensão (50) entre uma carga e pelo menos um comutador de estado sólido (1,2,3,4).
5. Ligação à prova de falhas de acordo com as reivindicações 1 a 4, em que um primeiro comutador de estado sólido de uma pluralidade de comutadores de estado sólido (1,2, 3, 4) é configurado para permanecer em uma posição aberta quando um segundo comutador de estado sólido (2) da pluralidade de comutadores de estado sólido (1,2,3,4) falha em uma posição fechada.
6. Ligação à prova de falhas de acordo com as reivindicações 1 a 5, em que o primeiro (1) e segundo (2) comutadores de estado sólido são configurados em suas portas (30, 40, 60) para estar em uma configuração desligada ou aberta.
7. Ligação à prova de falhas de acordo com qualquer das reivindicações 1 a 6, em que o circuito integrado de teste (50) é configurado para fornecer uma carga a um controlador de potência de estado sólido (A, B) e determinar se uma tensão está presente sobre o segundo comutador de estado sólido falho (2).
8. Ligação à prova de falhas de acordo com a reivindicação 5, em que um segundo comutador de estado sólido (2) da pluralidade de comu-tadores de estado sólido (1,2, 3, 4) é configurada para permanecer em uma posição aberta quando um primeiro comutador de estado sólido (1) da pluralidade de comutadores de estado sólido (1, 2, 3, 4) falha em uma posição fechada.
9. Ligação à prova de falhas de acordo com a reivindicação 8, em que o primeiro comutador de estado sólido (1) sendo configurado em sua porta (30) para estar em uma configuração ligada ou fechada, e o segundo comutador de estado sólido (2) sendo configurado em sua porta (40) estar em uma configuração desligada ou aberta.
10. Ligação à prova de falhas de acordo com a reivindicação 9, em que o circuito integrado de teste (50) é configurado para fornecer uma carga (20) para um controlador de potência de estado sólido (A, B) e determinar se uma tensão está presente sobre o segundo comutador de estado sólido falho (2).
11. Ligação à prova de falhas de acordo com a reivindicação 1, compreendendo ainda uma pluralidade de ramos conectada em paralelo entre a fonte de energia (10) e uma carga (20), em que cada uma da pluralidade de ramos contém a pluralidade de comutadores de estado sólido (1,2, 3, 4). ’
12. Ligação à prova de falhas de acordo com a reivindicação 11, em que a pluralidade de comutadores de estado sólido (1, 2, 3, 4) compreende uma pluralidade de transistores de efeito de campo (FET).
13. Ligação à prova de falhas de acordo com a reivindicação 11 ou 12, em que o circuito integrado de teste (50) compreende: um transistor de efeito de campo (FET) que fornece uma carga (20) para um controlador de potência de estado sólido (A, B); e um sensor de tensão (50) entre uma carga (20) e pelo menos um comutador de estado sólido (1,2, 3, 4).
14. Ligação à prova de falhas de acordo com as reivindicações 11 a 13, em que um primeiro comutador de estado sólido (1) da pluralidade de comutadores de estado sólido (1,2, 3,4) é configurado para permanecer em uma posição aberta quando um segundo comutador de estado sólido (2) da pluralidade de comutadores de estado sólido (1, 2, 3, 4) falha em uma posição fechada.
15. Ligação à prova de falhas de acordo com a reivindicação 14, em que o primeiro (1) e segundo (2) comutadores de estado sólido são configurados em suas portas (30, 40) para estar em uma configuração desligada ou aberta.
16. Ligação à prova de falhas de acordo com a reivindicação 15, em que o circuito integrado de teste (50) é configurado para fornecer uma carga (20) para um controlador de potência de estado sólido (A, B) e determinar se uma tensão está presente sobre o segundo comutador de estado sólido (2) falho.
17. Ligação à prova de falhas de acordo com a reivindicação 14, 15 ou 16, em que um segundo comutador de estado sólido (2) da pluralidade de comutadores de estado sólido (1,2,3,4) é configurado para permanecer em uma posição aberta quando um primeiro comutador de estado sólido (1) da pluralidade de comutadores de estado sólido (1,2, 3,4) falha em uma posição fechada.
18. Ligação à prova de falhas de acordo com a reivindicação 17, em que o primeiro comutador de estado sólido (1) sendo configurado em sua porta (30) para estar em uma configuração ligada ou fechada, e o segundo comutador de estado sólido (2) sendo configurado em sua porta (40) para estar em uma configuração desligada ou aberta.
19. Ligação à prova de falhas de acordo com a reivindicação 18, em que o circuito integrado de teste (50) é configurado para fornecer uma carga (20) para um controlador de potência de estado sólido (A, B) e determinar se uma tensão está presente sobre o segundo comutador de estado sólido (2) falho.
20. Método para operar uma ligação à prova de falhas, compreendendo: prover uma pluralidade de comutadores de estado sólido (1, 2, 3) conectados em série entre uma fonte de energia (10) e uma carga (20); prover um circuito integrado de teste (50) que detecta uma tensão entre pelo menos um comutador de estado sólido da pluralidade de comutadores de estado sólido (1,2, 3) com um ou mais dimensões periféricas variantes; enviar um sinal para cada porta (30, 40, 60) da pluralidade de comutadores de estado sólido (1,2, 3) para estar em um estado aberto; aplicar uma carga (20) para um controlador de potência de estado sólido (A, B) por meio de um circuito integrado de teste (50); e detectar se uma condição de sobretensão através de uma ou mais das dimensões periféricas variantes e abrir ou fechar a uma ou mais das dimensões periféricas variantes, de acordo com uma medida está presente em pelo menos um da pluralidade de comutadores de estado sólido (1, 2, 3) para confirmar que pelo menos um da pluralidade comutadores de estados sólidos (1,2, 3) falhou em um estado fechado; e abrir um primeiro da pluralidade de comutadores de estado sólido (1, 2, 3), quando um segundo da pluralidade de comutadores de estado sólido (1,2, 3) falha em um estado fechado.
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