<Desc/Clms Page number 1>
Werkwijze voor het vervaardigen van een halfgeleiderinrichting.
De uitvinding heeft betrekking op een werkwijze voor het vervaardigen van een halfgeleiderinrichting omvattende een eerste veldeffecttransistor met een aan-en afvoerzone van een eerste geleidingstype die van elkaar worden gescheiden door een kanaalgebied dat is voorzien van een eerste poortelektrode en omvattende een tweede veldeffecttransistor met een aan-en een afvoerzone van een tweede, tegengesteld geleidingstype die van elkaar worden gescheiden door een kanaalgebied dat is voorzien van een tweede poortelektrode, waarbij ter plaatse van een eerste opper- vlaktegebied van een halfgeleiderlichaam de eerste poortelektrode wordt aangebracht, ter plaatse van een tweede oppervlaktegebied van het halfgeleiderlichaam de tweede poortelektrode wordt aangebracht,
onder maskering van de eerste poortelektrode aan weerszijden daarvan dotering van het eerste geleidingstype in het eerste oppervlaktegebied wordt aangebracht voor de vorming van de aan-en afvoerzone van de eerste veldeffecttransistor, onder maskering van de tweede poortelektrode aan weerszijden daarvan dotering van het tweede geleidingstype in het tweede oppervlaktegebied wordt aangebracht voor de vorming van de aan-en afvoerzone van de tweede veldeffecttransistor, en waarbij de genoemde doteringen door middel van een warmtestap verder het halfgeleiderlichaam in worden gedreven.
Een dergelijke werkwijze is bekend uit Silicon Processing for the VLSI ERA, Volume 2-Process Integration, 1986, 6. 6 van S. Wolf en R. N. Tauber, waarbij in een p-type en een n-type oppervlaktegebied van een halfgeleiderlichaam van silicium respectievelijk een NMOS- en een PMOS-veldeffecttransistor worden gevormd. Bij de bekende werkwijze wordt het oppervlak van het halfgeleiderlichaam achtereenvol- gens bedekt met een relatief dunne poortoxydelaag van siliciumoxyde en een polykristallijne siliciumlaag die met fosfor relatief zwaar n-type is gedoteerd. De siliciumlaag wordt door maskeren en etsen in patroon gebracht ter vorming van de poortelektroden van beide transistoren.
Vervolgens wordt onder maskering van een
<Desc/Clms Page number 2>
van beide poortelektroden n-type dotering aan weerszijden daarvan in het p-type oppervlaktegebied geintroduceerd ter vorming van de aan-en afvoerzone van de NMOS-transistor. Op analoge wijze wordt onder maskering van de andere poortelektrode p-type dotering aan weerszijden daarvan in het n-type oppervlaktegebied aangebracht ter vorming van de aan-en afvoerzone van de PMOS-transistor. Zowel de p-type als de n-type dotering worden vervolgens in een korte warmtestap bij een temperatuur van 900-1000 C uitgestookt en verder het halfgeleiderlichaam in gedreven.
Het gedeelte van het oppervlaktegebied onder de poortelektrode, vormt het kanaalgebied van de betreffende transistor en wordt aldus op zelf-registrerende wijze bepaald. De lengte van het kanaalgebied, i. e. de afstand tussen de aan-en afvoerzone, komt daarbij althans nagenoeg overeen met de breedte van de poortelektrode.
Om verscheidene redenen is het soms wenselijk dat beide transistoren van elkaar verschillende kanaallengten hebben. Zo is bijvoorbeeld de verzadigingsstroom van een MOS-transistor omgekeerd evenredig met de kanaallengte. Om een bepaalde waarde van de verzadigingsstroom te bereiken, kan het noodzakelijk zijn om bij één van beide transistoren de kanaallengte te verkleinen.
Om een dergelijke verkleining van de kanaallengte te bereiken, kan bijvoorbeeld in de betreffende transistor de breedte van de poortelektrode worden aangepast, doch dit stuit op ernstige problemen van procestechnologische aard. Een andere mogelijkheid is het uitvoeren van de genoemde warmtestap bij een zodanig hoge temperatuur en/of lange duur dat de aangebrachte dotering over een aanzienlijke afstand onder de poortelektrode diffundeert, waarbij de kanaallengte effectief met tweemaal die afstand afneemt.
Een bezwaar hiervan is echter dat daarbij ook andere inmiddels aangebrachte doteringen weg diffunderen, zoals in het bijzonder de dotering in het kanaalgebied voor de instelling van de drempelspanning van de transistor, wat uitermate ongewenst is.
<Desc/Clms Page number 3>
Met de uitvinding wordt ondermeer beoogd in een werkwijze van de in de aanhef genoemde soort te voorzien, waarbij beide transistoren met een van elkaar verschillende kanaallengte worden uitgevoerd maar waarbij de genoemde nadelen worden vermeden.
Daartoe heeft een werkwijze van de in de aanhef genoemde soort volgens de uitvinding als kenmerk dat ten behoeve van het indrijven van de genoemde doteringen afzonderlijke warmtestappen worden uitgevoerd, dat voor de dotering van het eerste geleidingstype de warmtestap wordt uitgevoerd in een oxyderend milieu, waarbij aan het oppervlak een oxydelaag wordt gevormd, en dat voor de dotering van het tweede geleidingstype de warmtestap wordt uitgevoerd in een althans nagenoeg inert milieu.
De uitvinding berust daarbij op het inzicht dat wanneer de warmtestap voor het indrijven van de dotering van het eerste geleidingstype in een oxyderend milieu wordt uitgevoerd, deze dotering voor de groeiende oxydelaag wordt uitgedreven, hetgeen de diffusie van de dotering versterkt. Een dergelijke versterking van met name de laterale diffusie treedt daarentegen niet op bij het indrijven van de dotering van het tweede geleidingstype, wat immers in een althans nagenoeg inert milieu plaats vindt. Aldus kunnen in de eerste en tweede transistor van elkaar verschillende kanaallengten worden gerealiseerd, zonder dat daarvoor de breedte van de poortelektrode in één van beide transistoren behoeft te worden aangepast en zonder dat daarvoor bij één van beide doteringen de warmtestap langduriger of bij een hogere temperatuur behoeft te worden uitgevoerd.
In een bijzondere uitvoeringsvorm waarbij voor de dotering van het eerste geleidingstype fosfor en voor de dotering van het tweede geleidingstype boor wordt toegepast, wordt dit effect nog versterkt doordat fosfor in silicium een hogere diffusiesnelheid heeft dan boor.
Behalve voor veldeffecttransistoren met een enkelvoudig doteringsprofiel in de aan-en afvoerzone is de uitvinding ook toepasbaar voor veldeffecttransistoren waarbij een of beide van de zones een meervoudig doteringsprofiel omvat, zoals bijvoorbeeld het geval is in de zogenoemde LDD-struktuur (Lightly Doped Drain).
<Desc/Clms Page number 4>
Voor het vervaardigen van een veldeffecttransistor met een dergelijke struktuur wordt de werkwijze volgens de uitvinding bij voorkeur zodanig uitgevoerd dat, nadat de dotering van het eerste geleidingstype is aangebracht en in de oxyderende warmtestap verder het halfgeleiderlichaam in is gedreven, langs de rand van beide poortelektroden op zelf-registrerende wijze een daaraan grenzend, isolerend randdeel wordt aangebracht, dat onder maskering van de eerste poortelektrode en het randdeel een tweede dotering van het eerste geleidingstype in het eerste oppervlakte gebied wordt geintroduceerd en dat onder maskering van de tweede poortelektrode en het daaraan grenzende randdeel de dotering van het tweede geleidingstype wordt aangebracht.
Voor de tweede dotering van het eerste geleidingstype wordt daarbij bij voorkeur arseen toegepast dat in vergelijking met fosfor een lagere diffusiesnelheid heeft en daardoor tijdens de warmtestap minder uitdiffundeert, hetgeen resulteert in een relatief hoge oppervlakte-concentratie. Door de dotering van het tweede geleidingstype aldus aan te brengen eerst nadat het randdeel is gevormd, komt de dotering van het tweede geleidingstype in tegenstelling tot de (eerste) dotering van het eerste geleidingstype op enige afstand van de poortelektrode terecht. Aldus wordt het verschil in effectieve kanaallengte tussen beide transistoren verder versterkt.
EMI4.1
Overigens wordt opgemerkt dat uit VLSI Edition, het op zichzelf bekend is om voor de aan-en afvoerzone arseen aan weerszijden van de poortelektrode in het halfgeleiderlichaam te implanteren en vervolgens het arseen in een oxyderend milieu in te drijven, zij het dat het daarbij om een NMOS-proces gaat en niet om een proces met complementaire transistoren. In dit bekende geval wordt dan ook geen onderscheid gemaakt tussen de behandeling van p-type en n-type dotering en wordt geen verschil in effectieve kanaallengte voor verschillende transistoren bewerkstelligd.
Wanneer poortelektroden van gedoteerd silicium worden toegepast en de warmtestap voor het indrijven van de dotering van het eerste geleidingstype zondermeer in een oxyderend milieu zou worden uitgevoerd, worden daarbij onvermijdelijk ook de poortelektroden geoxydeerd. Enerzijds leidt dit tot een lagere overlap (capaci- teit) van een poortelektrode met de naastgelegen afvoerzone, wat de transistoreigenschappen ten goede zou kunnen komen, maar anderzijds leidt dit tot een oncontroleerbare en ongewenste verdikking van het poortdielektrikum aan de rand van de
<Desc/Clms Page number 5>
EMI5.1
poortelektrode, wat de drempelspanning van de transistor nadelig beïnvloedt en de elektrische eigenschappen van de betreffende transistor schaadt.
Om dit laatste tegen te gaan heeft een voorkeursuitvoering van de werkwijze volgens de uitvinding als kenmerk dat voordat de warmtestap voor het indrijven van de dotering van het eerste geleidingstype wordt uitgevoerd, beide genoemde poortelektroden althans zijdelings worden voorzien van een oxydatiewerend randdeel. Het oxydatiewerende randdeel beschermt in dat geval de poortelektrode tegen latere oxyderende stappen, waaronder de warmtestap voor het indrijven van de dotering van het eerste geleidingstype. In beginsel kan voor het randdeel ieder materiaal worden toegepast dat de poortelektrode adequaat tegen oxydatie kan beschermen. Geschikte materialen zijn siliciumnitride en siliciumoxynitride. Daarbij heeft siliciumoxynitride de voorkeur vanwege de goede etsmogelijkheden daarvan en de geringe mechanische spanningen ten opzichte van het silicium van de poortelektrode.
Het oxydatiewerende randdeel kan in principe zowel voor als na het aanbrengen van de dotering van het eerste geleidingstype worden aangebracht. Indien echter de dotering door middel van ionenimplantatie wordt geintroduceerd, verdient het de voorkeur dat het oxydatiewerende randdeel daarvoor wordt aangebracht. In dat geval worden eventuele onregelmatigheden in de flanken van de poortelektrode afgedekt door het randdeel, voordat de implantatie van de dotering wordt uitgevoerd. Dergelijke onregelmatigheden ontstaan vrijwel onvermijdelijk gedurende het etsproces waarbij de poortelektrode is gevormd en manifesteren zieh in het bijzonder in een holte of inham aan de basis van de poortelektrode.
Omdat de implantatie vaak niet loodrecht op het oppervlak wordt uitgevoerd, maar overigens ook bij een in beginsel loodrechte invalshoek onvermijdelijk onderhevig is aan een richtingsspreiding en instelonnauwkeurigheden, zorgt de schaduwwerking van de poortelektrode te zamen met de aanwezigheid van een dergelijke holte voor ongelijke doteringsprofielen aan de aan-en afvoerzijde van de transistor. Door de holte tevoren af te dekken met het randdeel wordt dit vermeden, wat leidt tot een meer symmetrisch gedrag van de uiteindelijke transistor hetgeen in veel gevallen gewenst is.
De uitvinding zal thans nader worden toegelicht aan de hand van een aantal uitvoeringsvoorbeelden en een tekening. In de tekening tonen
<Desc/Clms Page number 6>
bijvoorbeeldfig. 1-8 een halfgeleiderinrichting met complementaire veldeffecttransistoren in opeenvolgende stadia van vervaardiging volgens een eerste uitvoe- ringsvorm van de werkwijze volgens de uitvinding ; en fig. 9-12B een halfgeleiderinrichting met complementaire veldeffecttransistoren in opeenvolgende stadia van vervaardiging volgens een voorkeursuitvoe- ring van de werkwijze volgens de uitvinding.
De figuren zijn zuiver schematisch en niet op schaal getekend. In het bijzonder zijn terwille van de duidelijkheid sommige dimensies sterk overdreven weergegeven.
Zoveel mogelijk zijn overeenkomstige delen in de figuren met eenzelfde verwijzing- cijfer aangeduid en zijn halfgeleidergebieden van eenzelfde geleidingstype in eenzelfde richting gearceerd.
In een eerste uitvoeringsvoorbeeld wordt de werkwijze volgens de uitvinding aangewend voor de vervaardiging van een halfgeleiderinrichting met complementaire veldeffecttransistoren van het MOS-type Metal Oxide Semiconductor), dat wil zeggen een eerste transistor met een aan-en afvoerzone van een eerste geleidingstype, in dit voorbeeld een NMOS-transistor met een n-type aan-en afvoerzone, alsmede een tweede transistor met een aan-en afvoerzone van een tweede, tegengesteld geleidingstype, in dit voorbeeld een PMOS-transistor met een p-type aan-en afvoerzone. Een dergelijke inrichting wordt gewoonlijk kortweg aangeduid als van het CMOS-type (Complementary Metal Qxide Semiconductor).
Daartoe wordt uitgegaan, zie figuur 1, van een halfgeleiderlichaam 1 omvattende een betrekkelijk zwak met boor gedoteerd, p-type substraat van mono- kristallijn silicium, dat ten behoeve van een betere elektrische geleiding aan de onderzijde eventueel zwaarder p-type is gedoteerd. Door middel van een thermische oxydatie van het oppervlak 2 van het substraat 1 en op zichzelf bekende fotolithografische technieken wordt een een implantatiemasker 3 van siliciumoxyde aangebracht dat een eerste oppervlaktegebied 4 van het substraat bedekt maar een tweede oppervlaktegebied 5 vrijlaat. Vervolgens wordt onder maskering van het masker 3 een implantatie met fosfor uitgevoerd waardoor het tweede oppervlaktegebied 5 ntype wordt gedoteerd.
De geimplanteerde verontreiniging wordt in een warmtestap enigszins uitgediffundeerd en verder het substraat ingedreven.
<Desc/Clms Page number 7>
Nadat het oxydemasker 3 is verwijderd, kan eventueel een lichte implantatie met boor maskerloos worden uitgevoerd om de drempelspanning van de later te vormen NMOS-transistoren in te stelen. Daarna wordt met op zichzelf bekende technieken op het oppervlak 2 een oxydatiemasker 7 aangebracht, zie figuur 2, dat bestaat uit een onderlaag 7A van siliciumoxyde en een toplaag 7B van siliciumnitride. Onder maskering daarvan wordt het geheel bij verhoogde temperatuur betrekkelijk langdurig blootgesteld aan een oxyderend milieu van bijvoorbeeld stoom waardoor een gedeeltelijk in het halfgeleiderlichaam verzonken siliciumoxydepatroon 8 wordt verkregen met een dikte van circa 800 nm. Het oxydepatroon 8 omringt de oppervlaktegebieden 4, 5 ter plaatse waarvan in een later stadium de transistoren zullen worden aangebracht.
Het oxydatiemasker 7 wordt vervolgens verwijderd, waarna op het oppervlak 2 een circa 15 nm dik poortdiëlectricum 9 van siliciumoxyde wordt aangebracht.
Hiertoe wordt het geheel gedurende enige tijd blootgesteld aan een matig oxyderend milieu waarbij op het oppervlak een siliciumoxydelaag van de gewenste dikte groeit, zie figuur 3. De siliciumoxydelaag 9 wordt vervolgens bedekt met een circa 400 nm dikke laag 10 van relatief zwaar n-type gedoteerd polykristallin silicium. De siliciumlaag 10 bevat in dit voorbeeld fosfor in een concentratie van circa 2. 1011 cm en is daarmee relatief goed geleidend. Op de siliciumlaag 10 wordt met behulp van op zichzelf bekende fotolithografische technieken een etsmasker 11 van fotolak aangebracht, dat de poortelektroden van de te vormen transistoren defmieert.
Onder maskering van het masker wordt uit de siliciumlaag 10 ter plaatse van het eerste oppervlaktegebied 4 een eerste poortelektrode 21 ten behoeve van de eerste transistor en ter plaatse van het tweede oppervlaktegebied 5 een tweede poortelektrode 31 ten behoeve van de tweede transistor gevormd, zie figuur 4. Nadat het etsmasker 11 is verwijderd, wordt ter plaatse van het tweede oppervlaktegebied 4 een implantatiemasker 12 aangebracht. Vervolgens wordt onder maskering van het implantatiemasker 12, het oxydepatroon 8 en de eerste poortelektrode 21 dotering van het eerste geleidingstype aan weerszijden van de poortelektrode 21 in het eerste oppervlaktegebied 4 aangebracht, ten behoeve van de vorming van een n-type aanen afvoerzone voor de eerste transistor.
Hiertoe wordt een implantatie met fosfor uitgevoerd met een betrekkelijk lichte dosis van circa 3.1013 cm¯2. De geimplanteerde
<Desc/Clms Page number 8>
dotering 14 komt daarbij op zelf-registrerende wijze aan weerszijden van de eerste poortelektrode 21 in het eerste oppervlaktegebied 4 terecht.
Nadat het implantatiemasker 12 is verwijderd wordt een warmtestap uitgevoerd, als gevolg waarvan de aangebrachte dotering 14 verder het substraat 1 wordt ingedreven. Volgens de uitvinding wordt deze warmtestap uitgevoerd in een oxyderend milieu. Een geschikte milieu wordt bijvoorbeeld gevormd door een atmosfeer van zuurstof bij een verhoogde temperatuur van circa 900 oc. Tijdens de circa 25 minuten durende behandeling wordt aan het oppervlak 2 een siliciumoxydelaag 15 gegroeid met een uiteindelijke dikte van circa 12, 5 nm, zie figuur 5. De groeiende oxydelaag 15 stuwt het fosfor 14 voor zich uit waardoor het fosfor betrekkelijk ver het substraat 1 in wordt gedreven en daarbij in het bijzonder over een betrekkelijk grote laterale afstand ± onder de eerste poortelektrode 21 diffundeert.
Aldus worden een betrekkelijk zwak gedoteerde n-type aan-en afvoerzone 22, 23 gevormd die zich over een afstand e onder de eerste poortelektrode 21 uitstrekken. Een en ander is in figuur 5A in detail weergegeven.
Het tussen de aan-en afvoerzone 22, 23 gelegen gedeelte van het oppervlaktegebied 4 vormt een kanaalgebied 24 van de eerste transistor. De lengte L daarvan, dat wil zeggen de afstand tussen beide zones 22, 23, bedraagt in dit geval L = w- 2t, waarbij w de aanvankelijke breedte van de eerste poortelektrode 21 weergeeft.
In voorbeeld werden de poortelektroden 21, 31 door het etsmasker 11, zie figuur 3, gedefinieerd met een breedte w die voor beide transistoren circa 1 am bedraagt en
EMI8.1
strekken beide zones 22, over een afstand l van circa cm onder de poortelektrode 21 uit. De kanaallengte L is in dat geval ongeveer 0, en daarmee belangrijk kleiner dan de breedte w.
Na de warmtebehandeling wordt het geheel bedekt met een betrekkelijk dikke siliciumoxydelaag, bijvoorbeeld door het oppervlak door middel van gasfasedepositie (CVD) met circa 250 nm siliciumoxyde te bedekken. De gevormde siliciumoxydelaag wordt vervolgens anisotroop teruggeëtst totdat daarvan slechts een langs de rand van de poortelektroden 21, 31 gelegen randdeel 16 resteert, zie figuur 6. Bij deze etsbewerking wordt de eerder gevormde siliciumoxydelaag 15 over zijn volledige dikte weggeëtst.
<Desc/Clms Page number 9>
Na een daaropvolgende warmtestap in een oxyderend milieu, waarbij het vrijliggende silicium met een circa 25 nm dik laagje 17 siliciumoxyde wordt afgedekt, wordt ter plaatse van het tweede oppervlaktegebied 5 een implantatiemasker 18A aangebracht. Onder maskering daarvan wordt een relatief zware implantatie met arseen uitgevoerd waarbij arseen aan weerszijden van de eerste poortelektrode 21 in het eerste oppervlaktegebied 4 terecht komt. Nu maskeren tevens de randdelen 17 tegen de implantatie zodat het arseen zelf-registrerend op enige afstand van het kanaalgebied 24 wordt aangebracht.
Nadat het implantatiemasker 18A is verwijderd, wordt ter plaatse van het eerste oppervlaktegebied 4 een implantatiemasker 18B aangebracht dat het tweede oppervlaktegebied 5 vrijlaat, zie figuur 7. Vervolgens Onder maskering van de tweede poortelektrode 31 aan weerszijden daarvan een dotering van het tweede geleidingstype in het tweede oppervlaktegebied 5 geintroduceerd, voor de vorming van een p-type aan- en afvoerzone van de tweede, PMOS transistor. Hiertoe wordt een implantatie met boor uitgevoerd met een betrekkelijk zware dosis van circa 4. 10" cm ter vorming van relatief goed geleidende p-type aan-en afvoerzone 32, 33.
Ook in dit geval maskeren ter plaatse van het tweede oppervlaktegebied 5 behalve de tweede poortelektrode 31 tevens de randdelen 17 tegen de implantatie zodat het boor zelf-registrerend op enige afstand van het kanaalgebied 34 wordt geintroduceerd. Zowel in deze als in de voorgaande implantatiestap is de implantatieenergie voldoende hoog om de verontreiniging door het oxydelaagje 17 heen in het substraat te laten doordringen.
Nadat ook het tweede implantatiemasker 18B is verwijderd, wordt het geheel bedekt met een betrekkelijk dikke glaslaag 19, waaraan eventueel een geringe hoeveelheid fosfor al of niet in combinatie met boor is toegevoegd, om het geheel te passiveren en te planariseren. Hiema wordt een warmtestap uitgevoerd bij een temperatuur van circa 900 C ondermeer om de dotering van de aan-en afvoerzone 32, 33 van de PMOS-transistor te activeren en verder het substraat in te drijven. In tegenstelling tot de voorafgegane warmtestap voor de activering van de dotering van de aan-en afvoerzone 22, 23 van de NMOS-transistor, wordt de onderhavige warmtestap uitgevoerd in een althans nagenoeg inert milieu van bijvoorbeeld stikstof of argon.
Hierdoor diffundeert het boor lateraal slechts weinig uit en vallen de
<Desc/Clms Page number 10>
grenzen van de uiteindelijke aan-en afvoerzone 32, 33 praktisch samen met de randen van de tweede poortelektrode 31. De kanaallengte is in de PMOS-transistoren dan ook praktisch gelijk aan de aanvankelijke breedte w van de poortelektrode 31.
Ook de zware dotering van de NMOS-transistor wordt tijdens deze warmtestap geactiveerd en verder het substraat ingedreven. Aldus worden de aan-en afvoerzone 22, 23 van de NMOS-transistor gecompleteerd met een relatief zwaar gedoteerd gedeelte waarop een deugdelijk Ohms contact kan worden gemaakt. Als gevolg van de afstand van dit deel tot het kanaalgebied 24 worden daarbij nadelige gevolgen van "hete elektronen" tegengegaan, die anders de betrouwbaarheid en levensduur van de inrichting nadelig zouden kunnen bemvloeden.
In de glaslaag 19, die gedurende de warmtestap enigszins is uitgevloeid, worden vervolgens ter plaatse van de aan-en afvoerzones 22, 23, 32, 33 en (buiten het vlak van de tekening) de poortelektroden 21, 31 contactvensters geëtst, waarna een geschikte metallisering 20 van althans hoofdzakelijk aluminium wordt aangebracht. Aldus wordt de inrichting van figuur 8 verkregen, welke inrichting twee complementaire MOS-transistoren omvat die duidelijk van elkaar verschillende effectieve kanaallengten hebben zonder dat daarvoor de gebruikte lithografische maten behoeft te worden aangepast. Het verschil in kanaallengte wordt op de hiervoor beschreven wijze volledig technologisch bepaald.
Een voorbeeld van een voorkeursuitvoering van de werkwijze volgens de uitvinding wordt aan de hand van figuren 9 tot en met 12B beschreven. Daarbij wordt uitgaande van het stadium van figuur 4 het geheel bedekt met een laag 40 van een oxydatiewerend materiaal, zie figuur 9. In dit geval wordt daarvoor siliciumoxynitride toegepast maar ook andere materialen die silicium adequaat tegen
EMI10.1
oxydatie beschermen, zoals bijvoorbeeld siliciumnitride, zijn toepasbaar. De oxynitridelaag 40 wordt vervolgens in een plasma van CHF3 anisotroop teruggeetst, waardoor uiteindelijk slechts een langs de zijden van de poortelektroden 21, gelegen randdeel 41 daarvan resteert, zie figuur 10.
Vervolgens wordt het tweede oppervlaktegebied 5 op gebruikelijke wijze met een fotolakmasker 42 afgedekt en wordt een implantatie met fosfor uitgevoerd om ntype dotering 43 voor de aan-en afvoerzone van de eerste transistor aan weerszijden van de poortelektrode 21 in het eerste oppervlaktegebied 4 aan te brengen.
<Desc/Clms Page number 11>
Nadat het fotolakmasker 42 is verwijderd, wordt het geimplanteerde fosfor 43 volgens de uitvinding bij verhoogde temperatuur en in een oxyderend milieu verder het eerste gebied 4 in gedreven. Ook in dit voorbeeld wordt daartoe het geheel gedurende circa 25 minuten bij een temperatuur liggend tussen 900 en 1000 C blootgesteld aan een atmosfeer van zuurstof. Als gevolg daarvan wordt ondermeer het blootliggende deel van het eerste gebied 4 omgezet in siliciumoxyde, zie figuur 11, en wordt op het blootliggende silicium een circa 12, 5 nm dikke siliciumoxydelaag 44 gevormd. De zijwanden van de poortelektroden 21, 31 worden daarbij door het randdeel 41 tegen het oxyderende milieu beschermt, zodat van de poortelektroden 21, 31 alleen de bovenzijden worden geoxydeerd.
Hierdoor wordt in het bijzonder vermeden dat de poortelektroden 21, 32 aan het grensvlak met het onderliggende poortdielektrikum 9 worden geoxydeerd, zodat aldaar een verdere uitbreiding van het poortdiélektrikum 9 wordt tegengegaan. Dit laatste zou anders de drempelspanning en de betrouwbaarheid van de betreffende transistor nadelig kunnen beïnvloeden.
Met het oog op de bescherming van de poortelektroden 21, 31 zou het randdeel 41 overigens in plaats van voor ook eerst na de fosforimplantatie kunnen worden aangebracht. De in dit voorbeeld gevolgde volgorde heeft echter als voordeel dat het randdeel 41 aldus de flanken 47, 48 van de poortelektroden 21, 31 afdekt alvorens de implantatie wordt uitgevoerd en daardoor bij de implantatie een rol speelt. Ter verduidelijking daarvan is in figuur 12A en 12B respectievelijk een poortelektrode zonder en met een randdeel 41 als hier bedoeld weergegeven. In de praktijk zijn de flanken 47, 48 van een poortelektrode nooit zuiver vlak maar in meer of mindere mate onregelmatig ten gevolge van bijvoorbeeld fluctuaties in het etsproces waarmee de poortelektrode werd gevormd.
In het bijzonder vertoont de poortelektrode 21 na de etstbehandeling aan de basis vaak een holte of inham 46 zoals in de figuren 12A, 12B is getekend.
Gewoonlijk wordt een implantatie onder een zekere hoek ce uitgevoerd om bijvoorbeeld tunneling van de geimplanteerde verontreiniging langs de kristalassen in het halfgeleiderlichaam 1 te vermijden, maar ook wanneer beoogd wordt om loodrecht te implanteren zal onvermijdelijk als gevolg van onnauwkeurigheden in de
<Desc/Clms Page number 12>
gebruikte apparatuur en spreiding in de bundel althans een deel van de verontreiniging onder een geringe hoek a intreden.
Indien de poortelektrode aan één van beide zijden zoals in dit geval een inham vertoont of althans aan beide zijden een verschillende structuur vertoont, leidt dit aan weerszijden van de poortelektrode tot een afwijkende schaduwwerking. Als gevolg daarvan zullen de doteringsprofielen aan beide zijden 47,48 ongelijk zijn. Zo strekt bijvoorbeeld in de getekende situatie de geimplanteerde verontreiniging zieh aan de aanvoerzijde 47 verder uit onder de poortelektrode 21 dan aan de afvoerzijde 48. Een dergelijk verschil in het doteringsprofiel vertaalt zieh direkt in in een niet volledig symmetrisch elektrisch gedrag van de uiteindelijke transistor voor wat betreft de aansluiting van de aan- en afvoer, wat vaak ongewenst is.
Een en ander wordt tegengegaan indien zoals in figuur 11B is getoond, het randdeel 41 wordt aangebracht voordat de implantatie wordt uitgevoerd. In dat geval dekt het randdeel de flanken 47, 48 van de poortelektrode 21 af en vereffent daarbij eventuele onregelmatigheden daarin. In het bijzonder vult het randdeel 41 de holte 46 op. Als gevolg daarvan is de schaduwwerking van de poortelektrode aan beide zijden althans nagenoeg identiek, zodat ook de doteringsprofielen aan beide zijde nagenoeg identiek zullen zijn, ongeacht de invalshoek a. De geimplanteerde dotering 43 strekt zieh dan ook aan beide zijden nagenoeg even ver uit onder de poortelektrode 21.
Door middel van voormelde warmtebehandeling wordt het fosfor 43 geactiveerd en verder het halfgeleiderlichaam 4 ingedreven, daarbij voortgestuwd door de groeiende oxydelaag 44. De aanzienlijke laterale diffusie van het fosfor zorgt daarbij voor een belangrijke verkleining van de effectieve kanaallengte van de transistor. Na de warmtebehandeling worden de processtappen van de figuren 6-8 uitgevoerd om de inrichting af te maken. Daarbij wordt overeenkomstig de uitvinding de warmtebehandeling voor het indrijven van de p-type dotering niet in een oxyderend maar in een praktisch inert milieu uitgevoerd om uiteindelijk een reeel verschil in effectieve kanaallengte van beide typen van transistoren te bereiken.
Aldus kan door middel van de uitvinding een dergelijk verschil worden gerealiseerd, zonder dat daarvoor de maten van de poortelektroden of de temperatuur en duur van de warmtestappen
<Desc/Clms Page number 13>
behoeven te worden aangepast, wat vooral vanuit procestechnisch oogpunt belangrijke voordelen biedt.
Het zal duidelijk zijn dat, hoewel de uitvinding aan de hand van slechts enkele voorbeelden nader is uiteengezet, de uitvinding geenszins tot de gegeven voorbeelden is beperkt. Integendeel zijn voor de vakman binnen het kader van de uitvinding nog vele variaties en verschijningsvormen denkbaar. Zo kunnen bijvoorbeeld de gegeven geleidingstypen (alle tegelijk) worden vervangen door een tegengesteld geleidingstype. In dat geval wordt de diffusie van de p-type dotering versterkt door de oprukkende oxydelaag die tijdens de oxyderende warmtestap wordt gevormd. Bovendien kan in plaats van door middel van ionenimplantatie de dotering voor de aan-en afvoerzone bijvoorbeeld ook door middel van diffusie worden aangebracht en kunnen andere doteringsstoffen worden toegepast dan de gegeven voorbeelden daarvan.
In het bijzonder kunnen de doteringsstoffen zodanig worden geselecteerd dat de dotering van het eerste geleidingstype een grotere diffusiesnel- heid heeft dan de dotering van het tweede geleidingstype om zo het effect van de uitvinding te versterken. Ook kan het effect van de uitvinding worden versterkt door beide warmtestappen in plaats van bij eenzelfde temperatuur, zoals in de gegeven uitvoeringsvoorbeelden, bij verschillende temperaturen uit te voeren waarbij de temperatuur of tijdsduur van de warmtestap voor het indrijven van de dotering van het eerste geleidingstype groter wordt gekozen dan die van de warmtestap voor het indrijven van de dotering van het tweede geleidingstype..
Verder kan de uitvinding behalve voor complementaire MOS-transistoren ook worden toegepast voor complementaire veldeffecttransistoren waarbij althans één van beide transistoren bijvoorbeeld is voorzien van een poortelektrode die met het kanaalgebied een gelijkrichtende Schottky-overgang of waarbij althans een van beide transistoren een lagenveldeffectransistor omvat. Verder dient binnen het kader van de uitvinding het begrip MOS-transistor niet beperkt te worden opgevat, maar dienen daaronder alle veldeffecttransistoren te worden verstaan met een poortelektrode die door een isolerend poortdielektrikum van het kanaalgebied wordt gescheiden, ongeacht de specifieke samenstelling van het poortdiëlektrikum of de poortelektrode.
Daarnaast is de uitvinding niet alleen toepasbaar voor het geval één van beide typen transistoren een meervoudig doteringsprofiel (LDD) vertoont voor wat betreft de
<Desc/Clms Page number 14>
aan-en afvoerzone, maar is de uitvinding evenzeer toepasbaar wanneer beide transistoren of geen van beide transistoren een dergelijk profiel omvatten.
<Desc / Clms Page number 1>
A method of manufacturing a semiconductor device.
The invention relates to a method of manufacturing a semiconductor device comprising a first field effect transistor with a supply and drain zone of a first conductivity type which are separated from each other by a channel region provided with a first gate electrode and comprising a second field effect transistor with a and a drain zone of a second, opposite conductivity type, which are separated from each other by a channel region having a second gate electrode, the first gate electrode being applied at a first surface area of a semiconductor body, at a second surface area the second gate electrode of the semiconductor body is applied,
under the masking of the first gate electrode on either side, doping of the first conductivity type in the first surface region is applied to form the supply and drain zone of the first field effect transistor, while masking the second gate electrode on either side of it, doping of the second conductivity type in the first surface region second surface area is applied to form the source and drain zone of the second field effect transistor, and said dopants are further driven into the semiconductor body by means of a heat step.
Such a method is known from Silicon Processing for the VLSI ERA, Volume 2 Process Integration, 1986, 6.6 from S. Wolf and RN Tauber, where in a p-type and an n-type surface area of a semiconductor body of silicon, respectively an NMOS and a PMOS field effect transistor are formed. In the known method, the surface of the semiconductor body is successively covered with a relatively thin gate oxide layer of silicon oxide and a polycrystalline silicon layer doped with relatively heavy n-type phosphorus. The silicon layer is patterned by masking and etching to form the gate electrodes of both transistors.
Then, under masking of a
<Desc / Clms Page number 2>
of both gate electrodes n-type doping introduced on either side thereof into the p-type surface region to form the source and drain regions of the NMOS transistor. Analogously, while masking the other gate electrode, p-type doping is applied to the n-type surface region on either side thereof to form the source and drain regions of the PMOS transistor. Both the p-type and n-type doping are then fired in a short heat step at a temperature of 900-1000 C and further driven into the semiconductor body.
The portion of the surface area under the gate electrode forms the channel area of the respective transistor and is thus determined in a self-recording manner. The length of the channel area, i. e. the distance between the supply and discharge zone, at least substantially corresponds to the width of the gate electrode.
For various reasons, it is sometimes desirable that the two transistors have different channel lengths from each other. For example, the saturation current of an MOS transistor is inversely proportional to the channel length. In order to achieve a certain value of the saturation current, it may be necessary to reduce the channel length in one of the two transistors.
In order to achieve such a reduction in the channel length, the width of the gate electrode can be adjusted in the relevant transistor, for example, but this does encounter serious problems of a process technology nature. Another possibility is to carry out the said heat step at such a high temperature and / or long duration that the doping applied diffuses over a considerable distance under the gate electrode, the channel length effectively decreasing by twice that distance.
A drawback of this is, however, that other dopants which have now been applied also diffuse away, such as in particular the doping in the channel region for the adjustment of the threshold voltage of the transistor, which is extremely undesirable.
<Desc / Clms Page number 3>
The object of the invention is inter alia to provide a method of the type mentioned in the preamble, in which both transistors are of different channel lengths, but wherein the drawbacks mentioned are avoided.
To this end, a method of the type mentioned in the opening paragraph according to the invention is characterized in that separate heat steps are carried out for the purpose of driving the said dopants, that for the doping of the first conductivity type the heat step is carried out in an oxidizing medium, wherein an oxide layer is formed on the surface, and that for the doping of the second conductivity type the heat step is carried out in an at least substantially inert environment.
The invention is based on the insight that when the heat step for driving the doping of the first conductivity type is carried out in an oxidizing medium, this doping is expelled for the growing oxide layer, which enhances the diffusion of the doping. On the other hand, such reinforcement of, in particular, the lateral diffusion does not occur when the doping of the second conductivity is driven, which after all takes place in an at least substantially inert environment. In this way, different channel lengths can be realized in the first and second transistors, without having to adjust the width of the gate electrode in one of the two transistors and without the heat step having to take longer or at a higher temperature for either doping. to be performed.
In a special embodiment in which phosphorus is used for the doping of the first conductivity type and for the doping in the second conductivity type, this effect is further enhanced in that phosphorus in silicon has a higher diffusion rate than boron.
In addition to field effect transistors with a single doping profile in the supply and drain zone, the invention is also applicable to field effect transistors in which one or both of the zones comprises a multiple doping profile, as is the case for instance in the so-called LDD structure (Lightly Doped Drain).
<Desc / Clms Page number 4>
For the manufacture of a field effect transistor of such a structure, the method according to the invention is preferably carried out such that, after the doping of the first conductivity type has been applied and in the oxidizing heat step further driven into the semiconductor body, along the edge of both gate electrodes a self-registering manner, an adjacent insulating edge portion is provided, that a second doping of the first conductivity type is introduced into the first surface area under masking of the first gate electrode and the edge portion, and that under masking of the second gate electrode and the adjoining edge portion the doping of the second conductivity type is applied.
For the second doping of the first conductivity type, arsenic is preferably used which has a lower diffusion rate compared to phosphorus and therefore diffuses less during the heat step, which results in a relatively high surface concentration. By thus applying the doping of the second conductivity type only after the edge part has been formed, the doping of the second conductivity type, in contrast to the (first) doping of the first conductivity, ends up at some distance from the gate electrode. Thus, the difference in effective channel length between the two transistors is further amplified.
EMI4.1
Incidentally, it is noted that from VLSI Edition, it is known per se to implant arsenic on both sides of the gate electrode in the semiconductor body for the supply and discharge zone and then to drive the arsenic into an oxidizing medium, albeit in this case it is a NMOS process is not a process with complementary transistors. In this known case, therefore, no distinction is made between the treatment of p-type and n-type doping and no difference in effective channel length for different transistors is effected.
When gate electrodes of doped silicon are used and the heat step for driving the doping of the first conductivity type would be carried out in an oxidizing medium, the gate electrodes are inevitably oxidized. On the one hand, this leads to a lower overlap (capacitance) of a gate electrode with the adjacent drain zone, which could benefit the transistor properties, but on the other hand, this leads to an uncontrollable and undesired thickening of the gate dielectric at the edge of the
<Desc / Clms Page number 5>
EMI5.1
gate electrode, which adversely affects the threshold voltage of the transistor and impairs the electrical properties of the respective transistor.
In order to counteract the latter, a preferred embodiment of the method according to the invention has the feature that before the heat step for driving the doping of the first conductivity type is carried out, both said gate electrodes are provided at least sideways with an oxidation-resistant edge part. The oxidation-resistant edge part in that case protects the gate electrode against subsequent oxidizing steps, including the heat step for driving the doping of the first conductivity type. In principle, any material can be used for the edge part that can adequately protect the gate electrode against oxidation. Suitable materials are silicon nitride and silicon oxynitride. Silicon oxynitride is preferred because of its good etching capabilities and low mechanical stresses with respect to the silicon of the gate electrode.
The oxidation-resistant edge part can in principle be applied both before and after the doping of the first conductivity type has been applied. However, if the doping is introduced by ion implantation, it is preferable that the anti-oxidation edge portion is applied therefor. In that case, any irregularities in the edges of the gate electrode are covered by the edge portion before the implantation of the doping is performed. Such irregularities almost inevitably arise during the etching process in which the gate electrode is formed and manifest particularly in a cavity or recess at the base of the gate electrode.
Because the implantation is often not carried out perpendicular to the surface, but is also inevitably subject to a directional spread and setting inaccuracies even at a perpendicular angle of attack, the shadow effect of the gate electrode together with the presence of such a cavity creates uneven doping profiles at the supply and discharge side of the transistor. By pre-covering the cavity with the edge part, this is avoided, which leads to a more symmetrical behavior of the final transistor, which in many cases is desirable.
The invention will now be further elucidated on the basis of a number of exemplary embodiments and a drawing. Show in the drawing
<Desc / Clms Page number 6>
for example fig. 1-8 a semiconductor device with complementary field effect transistors in successive stages of manufacture according to a first embodiment of the method of the invention; and Figures 9-12B show a semiconductor device with complementary field effect transistors in successive stages of manufacture according to a preferred embodiment of the method of the invention.
The figures are purely schematic and not drawn to scale. In particular, for the sake of clarity, some dimensions are strongly exaggerated.
As far as possible, corresponding parts in the figures are designated with the same reference numerals and semiconductor regions of the same conductivity type are shaded in the same direction.
In a first exemplary embodiment, the method according to the invention is used for the manufacture of a semiconductor device with complementary field effect transistors of the MOS type Metal Oxide Semiconductor), i.e. a first transistor with a supply and drain zone of a first conductivity type, in this example an NMOS transistor with an n-type supply and drain zone, as well as a second transistor with a supply and drain zone of a second, opposite conductivity type, in this example a PMOS transistor with a p-type supply and drain zone. Such a device is commonly referred to briefly as of the CMOS (Complementary Metal Qxide Semiconductor) type.
To this end, see Figure 1, of a semiconductor body 1 comprising a relatively weakly doped p-type substrate of monocrystalline silicon, which is optionally doped heavier p-type at the bottom for better electrical conductivity. By means of a thermal oxidation of the surface 2 of the substrate 1 and per se known photolithographic techniques, an implantation mask 3 of silicon oxide is applied which covers a first surface area 4 of the substrate but leaves a second surface area 5 free. Then, under masking of the mask 3, an implantation with phosphorus is performed whereby the second surface area 5 is doped.
The implanted impurity is diffused slightly in a heat step and further driven into the substrate.
<Desc / Clms Page number 7>
After the oxide mask 3 has been removed, a light implantation with boron may optionally be performed maskless to adjust the threshold voltage of the NMOS transistors to be formed later. An oxidation mask 7 is then applied to the surface 2 by techniques known per se, see figure 2, which consists of a bottom layer 7A of silicon oxide and a top layer 7B of silicon nitride. Under masking thereof, the whole is exposed to an oxidizing medium of, for example, steam for a relatively long time at an elevated temperature, whereby a silicon oxide pattern 8, which is partially sunken in the semiconductor body, is obtained with a thickness of approximately 800 nm. The oxide pattern 8 surrounds the surface regions 4,5 where the transistors will be applied at a later stage.
The oxidation mask 7 is then removed, after which an approximately 15 nm thick gate dielectric 9 of silicon oxide is applied to the surface 2.
To this end, the whole is exposed for some time to a moderate oxidizing environment, on which a silicon oxide layer of the desired thickness grows on the surface, see figure 3. The silicon oxide layer 9 is then covered with an approximately 400 nm thick layer 10 of relatively heavy n-type doped polycrystalline silicon. In this example, the silicon layer 10 contains phosphorus in a concentration of approximately 2.1011 cm and is therefore relatively well conductive. An etching mask 11 of photoresist, which defines the gate electrodes of the transistors to be formed, is applied to the silicon layer 10 by means of photolithographic techniques known per se.
Under masking of the mask, a first gate electrode 21 for the first transistor and a second gate electrode 31 for the second transistor are formed from the silicon layer 10 at the location of the first surface area 4, see figure 4 After the etching mask 11 has been removed, an implantation mask 12 is applied at the location of the second surface area 4. Subsequently, under masking of the implantation mask 12, the oxide pattern 8 and the first gate electrode 21, doping of the first conductivity type is applied on either side of the gate electrode 21 in the first surface region 4, so as to form an n-type drain and drain zone for the first transistor.
For this purpose, an implantation with phosphorus is carried out with a relatively light dose of approximately 3.1013 cm². The implanted
<Desc / Clms Page number 8>
doping 14 thereby enters the first surface region 4 on both sides of the first gate electrode 21 in a self-recording manner.
After the implantation mask 12 has been removed, a heat step is performed, as a result of which the applied dopant 14 is further driven into the substrate 1. According to the invention, this heat step is carried out in an oxidizing environment. A suitable environment is, for example, an atmosphere of oxygen at an elevated temperature of approximately 900 oC. During the approximately 25-minute treatment, a silicon oxide layer 15 is grown on the surface 2 with a final thickness of approximately 12.5 nm, see figure 5. The growing oxide layer 15 propels the phosphorus 14 forward, as a result of which the phosphor is relatively far away from the substrate 1 and in particular diffuses over a relatively large lateral distance ± below the first gate electrode 21.
Thus, a relatively weakly doped n-type source and drain zone 22, 23 are formed which extend a distance e below the first gate electrode 21. All this is shown in detail in figure 5A.
The portion of the surface area 4 located between the supply and drain zones 22, 23 forms a channel area 24 of the first transistor. The length L thereof, i.e. the distance between the two zones 22, 23, is in this case L = w-2t, where w represents the initial width of the first gate electrode 21.
In example, the gate electrodes 21, 31 were defined by the etching mask 11, see figure 3, with a width w of approximately 1 am for both transistors and
EMI8.1
both zones 22 extend a distance 1 of approximately cm below the gate electrode 21. In that case, the channel length L is approximately 0, and therefore considerably smaller than the width w.
After the heat treatment, the whole is covered with a relatively thick silicon oxide layer, for example by covering the surface with gas phase deposition (CVD) with approximately 250 nm silicon oxide. The silicon oxide layer formed is then anisotropically etched back until only an edge portion 16 located along the edge of the gate electrodes 21, 31 remains, see Figure 6. In this etching operation, the previously formed silicon oxide layer 15 is etched away over its full thickness.
<Desc / Clms Page number 9>
After a subsequent heat step in an oxidizing medium, in which the exposed silicon is covered with an approximately 25 nm thick layer of silicon oxide, an implantation mask 18A is applied at the location of the second surface area 5. Under masking thereof, a relatively heavy implantation with arsenic is carried out, with arsenic entering the first surface region 4 on either side of the first gate electrode 21. Now the edge parts 17 also mask against the implantation so that the arsenic is self-registering at some distance from the channel area 24.
After the implantation mask 18A has been removed, an implantation mask 18B is applied at the location of the first surface area 4, releasing the second surface area 5, see figure 7. Subsequently, under the masking of the second gate electrode 31, a doping of the second conductivity type on both sides thereof in the second surface region 5 has been introduced, to form a p-type source and drain zone of the second, PMOS transistor. To this end, an implantation with a drill is performed at a relatively heavy dose of approximately 4.10 "cm to form a relatively well conducting p-type supply and discharge zone 32, 33.
Also in this case, at the location of the second surface area 5, in addition to the second gate electrode 31, the edge parts 17 also mask against the implantation, so that the drill is self-recording at some distance from the channel area 34. In this as well as in the previous implantation step, the implantation energy is high enough to allow the contamination to penetrate through the oxide layer 17 into the substrate.
After the second implantation mask 18B has also been removed, the whole is covered with a relatively thick glass layer 19, to which a small amount of phosphorus, optionally in combination with boron, may have been added, in order to passivate and planarize the whole. Hiema a heat step is carried out at a temperature of approximately 900 ° C, inter alia to activate the doping of the supply and drain zones 32, 33 of the PMOS transistor and to further drive the substrate. In contrast to the preceding heat step for activating the doping of the input and output zones 22, 23 of the NMOS transistor, the present heat step is carried out in an at least substantially inert environment of, for example, nitrogen or argon.
As a result, the drill diffuses only slightly laterally and the drills fall
<Desc / Clms Page number 10>
boundaries of the final feed and drain zone 32, 33 practically together with the edges of the second gate electrode 31. The channel length in the PMOS transistors is therefore substantially equal to the initial width w of the gate electrode 31.
The heavy doping of the NMOS transistor is also activated during this heat step and further driven into the substrate. Thus, the source and drain zones 22, 23 of the NMOS transistor are completed with a relatively heavily doped portion to which a proper ohmic contact can be made. Due to the distance of this part from the channel region 24, adverse effects of "hot electrons" are counteracted, which could otherwise adversely affect the reliability and life of the device.
Subsequently, at the location of the supply and discharge zones 22, 23, 32, 33 and (outside the plane of the drawing), the gate electrodes 21, 31 are etched into the glass layer 19, which has slightly flowed out during the heat step, after which a suitable window is etched metallization of at least mainly aluminum is applied. The device of Figure 8 is thus obtained, which device comprises two complementary MOS transistors which have clearly different effective channel lengths from each other without having to adjust the lithographic dimensions used. The difference in channel length is determined completely technologically in the manner described above.
An example of a preferred embodiment of the method according to the invention is described with reference to Figures 9 to 12B. Starting from the stage of figure 4, the whole is covered with a layer 40 of an anti-oxidation material, see figure 9. In this case, silicon oxynitride is used for this, but also other materials that adequately resist silicon
EMI10.1
protect oxidation, such as silicon nitride, are applicable. The oxynitride layer 40 is then anisotropically backfired in a plasma of CHF3, leaving only an edge portion 41 located along the sides of the gate electrodes 21, see Figure 10.
Then, the second surface area 5 is covered with a photoresist mask 42 in the usual manner and an implantation with phosphor is performed to apply n type doping 43 for the source and drain zone of the first transistor on either side of the gate electrode 21 in the first surface area 4.
<Desc / Clms Page number 11>
After the photoresist mask 42 has been removed, the implanted phosphor 43 according to the invention is further driven into the first region 4 at elevated temperature and in an oxidizing medium. In this example, too, the whole is exposed to an atmosphere of oxygen for about 25 minutes at a temperature between 900 and 1000 ° C. As a result, inter alia, the exposed part of the first region 4 is converted into silicon oxide, see Fig. 11, and an approximately 12.5 nm thick silicon oxide layer 44 is formed on the exposed silicon. The side walls of the gate electrodes 21, 31 are thereby protected by the edge part 41 against the oxidizing environment, so that only the top sides of the gate electrodes 21, 31 are oxidized.
This avoids in particular that the gate electrodes 21, 32 are oxidized at the interface with the underlying gate dielectric 9, so that a further extension of the gate dielectric 9 is prevented there. Otherwise, the latter could adversely affect the threshold voltage and the reliability of the transistor concerned.
In view of the protection of the gate electrodes 21, 31, the edge part 41 could otherwise be applied instead of also after the phosphor implantation. However, the sequence followed in this example has the advantage that the edge part 41 thus covers the flanks 47, 48 of the gate electrodes 21, 31 before the implantation is performed and thereby plays a role in the implantation. For clarification thereof, Figures 12A and 12B show a gate electrode without and with an edge part 41 as intended herein, respectively. In practice, the edges 47, 48 of a gate electrode are never perfectly flat, but are more or less irregular due to, for example, fluctuations in the etching process with which the gate electrode was formed.
In particular, after the etching treatment at the base, the gate electrode 21 often has a cavity or recess 46 as shown in Figures 12A, 12B.
Usually, an implantation is performed at a certain angle ce to avoid, for example, tunneling of the implanted contamination along the crystal axes in the semiconductor body 1, but also if the intention is to implant perpendicularly, inevitably due to inaccuracies in the
<Desc / Clms Page number 12>
used equipment and spread in the beam at least a part of the contamination enter at a small angle.
If the gate electrode has an inlet on either side, as in this case, or at least has a different structure on both sides, this leads to a different shadow effect on either side of the gate electrode. As a result, the doping profiles on both sides will be 47.48 uneven. For example, in the drawn situation, the implanted impurity on the supply side 47 extends further below the gate electrode 21 than on the discharge side 48. Such a difference in the doping profile directly translates into an incompletely symmetrical electrical behavior of the final transistor for what concerns the connection of the supply and discharge, which is often undesirable.
This is counteracted if, as shown in figure 11B, the edge part 41 is fitted before the implantation is carried out. In that case, the edge part covers the flanks 47, 48 of the gate electrode 21 and thereby compensates for any irregularities therein. In particular, the edge part 41 fills the cavity 46. As a result, the shadow effect of the gate electrode on both sides is at least substantially identical, so that the doping profiles on both sides will also be almost identical, regardless of the angle of incidence a. The implanted doping 43 therefore extends almost equally far on both sides. gate electrode 21.
By means of the aforementioned heat treatment, the phosphor 43 is activated and further driven into the semiconductor body 4, thereby being propelled by the growing oxide layer 44. The considerable lateral diffusion of the phosphor thereby significantly reduces the effective channel length of the transistor. After the heat treatment, the process steps of Figures 6-8 are performed to finish the device. In accordance with the invention, the heat treatment for driving the p-type doping is not carried out in an oxidizing but in a practically inert environment in order to ultimately achieve a real difference in effective channel length of both types of transistors.
Thus, such a difference can be realized by means of the invention, without the dimensions of the gate electrodes or the temperature and duration of the heat steps
<Desc / Clms Page number 13>
need to be adjusted, which offers important advantages, especially from a process engineering point of view.
It will be clear that although the invention has been explained in more detail by means of only a few examples, the invention is by no means limited to the examples given. On the contrary, many variations and forms are conceivable for the skilled person within the scope of the invention. For example, the given conduction types (all at once) can be replaced by an opposite conduction type. In that case, the diffusion of the p-type doping is enhanced by the advancing oxide layer formed during the oxidizing heat step. Moreover, instead of by means of ion implantation, the doping for the supply and discharge zone can also be applied, for example, by means of diffusion and dopants other than the given examples thereof can be used.
In particular, the dopants can be selected such that the doping of the first conductivity type has a faster diffusion rate than the doping of the second conductivity type so as to enhance the effect of the invention. The effect of the invention can also be enhanced by performing both heat steps instead of the same temperature, as in the given exemplary embodiments, at different temperatures, the temperature or duration of the heat step for driving the doping of the first conductivity type being larger. than that of the heat step for driving the doping of the second conductivity type.
Furthermore, in addition to complementary MOS transistors, the invention can also be applied to complementary field effect transistors in which at least one of the two transistors is provided, for example, with a gate electrode which has a rectifying Schottky transition with the channel region or in which at least one of the two transistors comprises a layer field effect transistor. Furthermore, within the scope of the invention, the term MOS transistor is not to be understood in a limited way, but should be understood to mean all field effect transistors with a gate electrode separated from the channel region by an insulating gate dielectric, regardless of the specific composition of the gate dielectric or the gate electrode.
In addition, the invention is not only applicable in case one of the two types of transistors has a multiple doping profile (LDD) in terms of
<Desc / Clms Page number 14>
source and drain zone, but the invention is equally applicable when both transistors or neither transistors comprise such a profile.