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Die Erfindung betrifft eine Mehrlagen-Leiterplatte für den Testbetrieb einer hierauf angeordneten Schaltungsanordnung mit zumindest einen für den Testbetrieb zu kontaktierenden integrierten Schaltkreis, wobei die Leiterplatte eine Deck- und Basisschicht sowie mehrere Zwischenschichten, welche mindestens je eine Lage von Leiterbahnen aufweisen und welche durch Isolationsschichten voneinander getrennt sowie mittels durch die Schichten hindurchführenden Durchkontaktierungen elektnsch leitend miteinander verbunden sind, umfasst.
Systeme der Digitaltechnik werden bevorzugt in Leiterplattentechnik ausgeführt, wobei monolithisch integrierte Schaltkreise auf Leiterplatten aufgelötet werden, und wobei die Leiterplatte das Verbindungsnetzwerk der einzelnen IC's in zwei oder mehreren Lagen von aus Cu-Folie herausgeätzten Leitern trägt.
Insbesondere bei hochintegrierten Schaltkreisen findet man wegen der Dichte der Verbindungsleitungen nicht mit zwei Ebenen für die Verbindungsleitungen das Auslangen, es werden Mehrlagen- (Multilayer) - Leiterplatten verwendet, bei denen die Platte selbst aus mehreren dünnen Leiterplattenschichten mit dazwischenliegenden Isolierschichten zusammengesetzt ist, wobei jede der einzelnen dünnen Leiterplatten sowohl auf ihrer Oberseite, wie auch der Unterseite je eine Lage von Verbindungsleitungen trägt. Die Leitungen der einzelnen übereinander liegenden Lagen werden durch metallisierte Bohrungen - Durchkon- taktierungen verbunden.
Aus der EP-A3-345 508 ist ein Verfahren zur Herstellung von mehrlagigen, gedruckten Leiterplatten aus mehreren Kernlagen und Deklagen bekannt, wobei jeweils zwischen den Kernlagen und den Deklagen isolierende Zwischenlagen angeordnet sind. Zur Ausrichtung der Leiterbilder auf den Kernlagen weisen diese jeweils zwei Passlöcher und die Zwischenlagen korrespondierende Löcher auf.
Die EP-A3-346 525 offenbart einen mehrlagigen Schaltkreis mit wenigstens drei miteinander elektrisch verbundenen Schichten, welche über wenigstens eine, nur in z-Richtung leitende Zwischenschicht verbunden sind.
Weiters ist aus der EP-A1-451 541 ein Verfahren zur Herstellung von mehrschichtigen Leiterplatten bekanntgeworden, wobei die Gesamtfunktion der Leiterplatte in Funktionen zerlegt wird, die mit verschiedenen Layout-Prozessen für Grob- bzw. Feinraster realisierbar sind.
Die EP-A1-469 308 offenbart eine mehrschichtige Leiterplattenanordnung umfassend eine Vielzahl von Untereinheiten mit elektrischer Verdrahtung und wenigstens einer Durchgangsbohrung, wobei eine der Untereinheiten eine grössere Verdrahtungsdichte und eine andere einen geringeren Verdrahtungswiderstand als alle anderen aufweist.
Für die Entwicklung und den Test komplexer, mit hochintegrierten Schaltkreisen, insbesondere mit Mikroprozessoren aufgebauten Systemen, werden spezielle Entwicklungshilfmittel (In-Ciruit-Tester und InCircuit-Emulatoren) verwendet.
Durch einen Emulator wird die Funktion des Mikroprozessors nachgebildet, bzw. mittels eines In-CircuitTesters überprüft, wahrend die Funktion der Peripherie und der restlichen Schaltungsteile durch die auf der Leiterplatte oder den Leiterplatten aufgebaute Hardware ausgeführt wird.
So kann - auch bel komplexen Systemen in Echtzeitumgebung - während des Programmablaufs getestet und in den Programmablauf eingegriffen werden.
Diese Tester bzw. Emulatoren müssen mit den auf der Leiterplatte vorgesehenen Anschlüssen des zu testenden oder zu emulierenden Mikroprozessors verbunden werden.
Dazu werden üblicherweise Testkontakttürme verwendet, weiche in die Fassung des Mikroprozessors eingesteckt werden oder welche mit Kontaktstiften die zu den Anschlüssen führenden Leiterbahnen kontaktieren. Mit der steigenden Anzahl von Anschlüssen moderner Prozessoren wird jedoch die gleichzeitige Kontaktierung aller Anschlüsse immer schwieriger.
Einerseits brauchen diese Kontaktierungseinheiten, von denen ja eine Vielzahl von Leitungen abgehen muss, rund um den Einbauort des Miproprozessors auf der Leiterplatte freien Raum, sodass oftmals für eine Leiterplatte zwei Layouts gefertigt werden müssen, eines für den Test - mit Freiraum rund um den Prozessor- und eines für die Serienfertigung bei der die IC's aus Kostengründen und wegen der oftmals störenden Signallaufzeiten aufmöglichst engem Raum angeordnet werden.
Ausserdem ergibt sich insbesondere bei Leiterplatten, welche in SMD-Technik mit oberflächenmontierten Bauelementen gefertigt werden ein mechanisches Problem. Der Test-Kontaktturm übt eine beträchtliche Hebelwirkung auf die, in diesem Fall nur mehr auf die Oberfläche der Leiterplatte aufgelötete Fassung aus
Aufgabe der Erfindung Ist es, die Kontaktierung von vielpoligen Schaltkreisen auf Mehrlagenlelterplatten zu verbessern.
Dies wird erfindungsgemäss dadurch erreicht, dass zumindest eine Zwischenschicht als Test-Kontaktlerungsschicht ausgebildet Ist, deren Leiterbahnen ausschliesslich Kontakte wenigstens einer Kontaktleiste entweder direkt mit den Anschlüssen des zumindest einen zu kontaktierenden Schaltkreises oder indirekt über zu den Anschlüssen führenden Leiterbahnen von Lagen der anderen Schichten, welche über Durch-
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kontaktierungen mit Leiterbahnen der Test-Kontaktierungsschicht verbunden sind, verbinden.
Dadurch wird insbesondere erreicht, dass die Anschlüsse des zu kontaktierenden Schaltkreises auf kurzem Wege über Leiterbahnen zu einer Kontaktleiste geführt werden, wo sie mechanisch und elektnsch einwandfrei kontaktiert und mit einem Testgerät oder einem Emulator weiterverbunden werden können.
Eine Weiterbildung der Erfindung sieht vor, dass die über die Leiterbahnen der Test-Kontaktierungsschicht angeschlossene wenigstens eine Kontaktleiste am Rand der Leiterplatte angeordnet ist. Dadurch wird eine besonders kurze und geradlinige Leitungsführung von der Leiterplatte zum Testgerät ermöglicht.
Eine verbesserte Leitungsführung von dem zu kontaktierenden Schaltkreis zu den Kontaktleisten insbesondere bei Leiterplatten mit sehr grosser Packungsdichte und hoher Kontaktzahl - wird erreicht, wenn Leiterbahnen auf beiden Seiten der Test-Kontaktierungsschicht angeordnet sind. Die Test-Kontaktierungsschicht bildet dabei eine zweilagige Leiterbahnanordnung wodurch die Belegung der Kontaktleisten besser dem anzuschliessenden Testgerät angepasst werden kann.
Eine Ausführungsvanante der erfindungsgemässen Mehrlagen-Leiterplatte besteht darin, dass an die über die Leiterbahnen der Test-Kontaktierungsschicht angeschlossene wenigstens eine Kontaktleiste Steckerleisten, vorzugsweise solche nach DIN 41612, angeschlossen sind. Damit ist ein die Verwendung eines einheitlichen Steckverbindersystems sowohl für die regulären Bus- oder anderen Verbindungsleitungen zwischen den einzelnen Leiterplatten eines Gesamtsystems als auch für die Testleitungen möglich.
Eine wesentliche Verbesserung in der Serienfertigung ergibt sich, wenn die Mehrlagen - Leiterplatte so
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Kontaktierungsschicht angeschlossenen Kontaktleisten und der Restfläche der Leiterplatte frei von Leiterbahnen gehalten wird. Dadurch Ist es möglich, die Kontaktleisten vom Rest der Leiterplatte abzutrennen, wenn eine Kontaktierung von Schaltkreisen nicht mehr notwendig ist. Die Kontaktierungs-Steckverbinder können eingespart werden und ausserdem kann die Fläche der Restleiterplatte auf das unbedingt notwendige Minimum beschränkt werden.
Ein besonders kostensparendes Verfahren zur Serienfertigung von Schaltungsanordnungen mit integrierten Schaltkreisen und Mehrlagenleiterplatten besteht darin, dass die Schaltungsanordnung für den Testbetrieb auf einer Leiterplatte nach einem der Ansprüche 1 bis 5 aufgebaut ist und dass in der Serienfertigung die zusätzliche Test-Kontaktierungsschlcht und die ausschliesslich über diese angeschlossenen Kontaktleisten weggelassen werden.
Im folgenden wird die Erfindung beispielhaft beschrieben. Es zeigt dazu die Fig. 1 eine schematische Darstellung einer herkömmlichen Leiterptatte mit aufgesetztem Emulator-Kontaktturm. Die Fig. 2 zeigt Leiterbahnbilder einer erfindungsgemäss ausgeführten Leiterplatte mit einer Kontaktierungs-Innenschicht. Die Fig. 3 zeigt den Querschnitt durch eine Durchkontaktierung in einer Mehrebenen-Leiterplatte.
Die Fig. 1 a zeigt eine schematisch eine typische Anordnung, mit der entsprechend dem Stand der Technik eine Leiterplatte 1 über einen Testkontaktturm - bestehend aus Unterteil 2 und Oberteil 3 - und ein Verbindungskabel 4 mit einem Testsystem 5 verbunden werden kann. Da für den In-Circuit-Test und auch für die Emulation von Mikroprozessoren deren Anschlüsse mit dem Test- bzw Entwicklungssystem verbunden werden müssen, wird in die für den Mikroprozessor vorgesehene Fassung der Unterteil 1 eines Testkontaktturms eingesteckt.
Die Fig. lb zeigt dazu eine typische handelsübliche Ausführungsform. Falls für den zu kontaktierenden Mikroprozessor keine Fassung vorgesehen ist, sondern oberflächenmontierte Gehäuseformen Verwendung finden, so muss der Unterteil auf die für den Mikroproessor vorgesehenen Anschlussflächen aufgelötet werden. Die Fig. 1c zeigt dafür eine entsprechende handelsübliche Ausführungsform. Auf dem Unterteil des Testkontaktturms wird ein Oberteil 2 aufgesetzt, welcher je nach Ausführung entweder das Einsetzen eines Mikroprozessors und gleichzeitig den Anschluss eines Testgeräts, wie etwa eines Logic-Analyzers, gestattet
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für Anschlussstecker XI und X2 stellen die Verbindung der Leiterplatte mit dem Rest des Systems dar und sind an einer Längsseite der Leiterplatte angeordnet.
Die durch eine Linie 24 angedeute Grenze bildet den Rand der Leiterplatte für die Senenfertlgung. Für den Testbetrieb wird die Fläche der Leiterplatte vergrössert und um die Anschlussflächen für Testkontaktleisten X3 bis X7 erweitert Die Testkontaktleisten X3 bis X7 dienen ausschliesslich der Kontaktlerung der drei CPU's 21, 22, 23 in der Testphase des Systems.
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Die Fig. 2b stellt das Leiterbahnbild der Oberseite einer inneren Schicht der Leiterplatte entsprechend Fig. 2a dar. Diese innere Schicht ist als Kontaktierschicht zur Kontaktierung der drei CPU's der Leiterplatte ausgeführt. Man kann gut die Verbidungsleitungen von den Test-Kontaktleisten direkt zu den Anschlüssen der zu kontaktierenden IC's erkennen.
Die Fig. 2c zeigt das Leiterbahnbild der Unterseite derselben Kontaktier-Innenschicht. Man kann dabei besonders gut die Verbindungsleitungen zwischen einer CPU 23 und der Kontaktleiste X7 erkennen, wobei manche Verbindungen direkt an die Anschlüsse der CPU geführt sind zB 24, andere z. B. 25 jedoch an die Anschlüsse von Schaltkreisen geführt sind, welche über Leiterbahnen in einer der restlichen Lagen der Mehrlagen-Leiterplatte mit den Anschlüssen der CPU verbunden sind.
Im Testbetrieb müssen nicht mehr wie in bisherigen Ausführungen von Mehrlagen-Leiterplatten die CPU's mittels aufgesetzter Kontakttürme kontaktiert werden, sondern Testgeräte, wie In-Circuit-Tester, In-Circuit-Emulatoren o. ä. können über die Teststecker X3 bis X7 angeschlossen werden, weil alle notwendigen Anschlusspunkte der zu testenden Schaltkreise an den Aussenrand der Leiterplatte zu den Kontaktleisten geführt sind.
Der Übergang von der Testausführung zu einer Mehrlagen-Leiterplatte für die Serienfertigung ist, wie auch aus Fig. 2a ersichtlich, mit keinen Layoutänderungen in den bestehenden Lagen verbunden. Es wird lediglich ein Teil der Berandung der Leiterplatte mit den Kontaktleisten für die Teststecker (und natürlich auch die Kontaktierungs-Innenschicht) weggelassen.
Die Fig. 3 zeigt einen Querschnitt durch eine Durchkontaktierung zur Verbindung der Leiterbahnen der Kontaktier-Lagen der Kontaktierschicht mit den restlichen Ebenen der Leiterplatte. Zur Kontaktierung
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Kontaktierungsschicht darstellen kann, wobei die Schichten 30, 31, 32 jeweils aus Basismaterial gebildet werden und sowohl auf der Oberseite wie auch auf der Unterseite je eine Lage mit Cu-Leiterbahnen 33, 34 tragen. Die einzelnen Schichten sind durch Isolierstoffschichten 35 (Prepregs) voneinander getrennt.
Gezeigt wird weiters eine Bohrung 36, deren Innenraum von einem Kupferfilm 37 bedeckt ist, welcher die leitende Verbindung zwischen den Leiterbahnen 33 der Aussenschichten 30, 31 und den Leiterbahnen 34 einer oder mehrerer Innenschichten 32 bildet.