TWI436217B - 用於以記憶體裝置及系統控制主機記憶體存取之方法 - Google Patents
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Description
本發明一般而言係關於半導體記憶體裝置、方法及系統,且更特定而言係關於記憶體裝置控制式主機記憶體存取。
記憶體裝置通常提供為電腦、個人數位助理(PDA)、數位相機及蜂巢式電話以及各種其他電子裝置中之內部半導體積體電路及/或外部可抽換裝置。存在諸多不同類型之記憶體,包括隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、相變隨機存取記憶體(PCRAM)及快閃記憶體以及其他記憶體。
快閃記憶體裝置係用作寬廣範圍之電子應用之非揮發性記憶體。快閃記憶體裝置通常使用允許高記憶體密度、高可靠性及低功率消耗之一單電晶體記憶體胞。
可將各種類型之記憶體用於記憶體系統中。可以任一組合使用各種類型之記憶體以為一主機(諸如一主機裝置或主機系統)提供記憶體。舉例而言,快閃記憶體可包括於一記憶體系統中。快閃記憶體可作為內部記憶體或作為可經由一介面(諸如一USB連接)耦合至一記憶體系統之可抽換記憶體而係該記憶體系統之一部分。
一系統可包括一主機系統、主機記憶體及若干個外部記憶體裝置。該主機系統可具有若干個處理器、一主機控制器、位於該主機控制器上之主機控制器記憶體及若干個內部記憶體裝置。該主機系統可藉由經由一主機控制器及/或若干個主機處理器與該等內部及/或外部記憶體裝置互動來使用該等記憶體裝置。該主機控制器及/或若干個主機處理器可與該等記憶體裝置通信以執行對該等記憶體裝置之作業,諸如將資料自該等記憶體裝置讀取至主機或將資料自主機寫入至該等記憶體裝置。可藉由主機構建控制對資料之讀取及寫入的命令。該主機控制器及/或若干個主機處理器可具有控制該等命令之執行的硬體。在當一主機控制器及/或若干個主機處理器具有控制該等命令之執行的硬體之此等情形中,該主機系統管理並維持該等記憶體裝置之狀態。
本發明包括用於以一記憶體裝置控制主機記憶體存取之方法、裝置及系統。用於以一記憶體裝置控制主機記憶體存取之一個實施例包括自一主機接收至少一個命令且以該記憶體裝置控制至少一個命令之執行。
在本發明之以下實施方式中,參考形成本發明之一部分之隨附圖式,且在圖式中以圖解說明方式顯示可如何實踐本發明之一個或多個實施例。足夠詳細地闡述此等實施例以使熟習此項技術者能夠實踐本發明之該等實施例,且應理解,可利用其他實施例,且可做出過程、電及/或結構改變,而不背離本發明之範疇。如本文中所使用,指定符「N」(尤其相對於圖式中之參考編號)指示如此指定之特定特徵之一數目可包括於本發明之一個或多個實施例內。該等指定符可表示相同數目或不同數目個特定特徵。
本文中之圖遵循一編號慣例,其中第一個數字或前幾個數字對應於圖式圖編號,且剩餘數字識別圖式中之一元件或組件。不同圖之間的類似元件或組件可藉由使用類似數字來識別。舉例而言,118可指代圖1中之元件「18」,且一類似元件可在圖2中指代為218。如將瞭解,可添加、交換及/或省略本文中各種實施例中所示之元件以提供本發明之若干個額外實施例。另外,如將瞭解,該等圖中所提供元件之比例及相對比例尺旨在圖解說明本發明之實施例,而不應視為具有限制意義。
圖1圖解說明根據本發明之一個或多個實施例之一記憶體系統100之一方塊圖。在圖1中,顯示一主機110。在一個或多個實施例中,主機110可係一計算裝置,諸如一個人電腦及其他計算裝置類型。一主機110之實例包括膝上型電腦、個人電腦、行動電話、數位相機、數位記錄及回放裝置、PDA、記憶卡讀卡器及介面集線器以及其他實例。圖1之主機110包括一主機控制器112、一主機處理器114、主機記憶體控制器116以及主機記憶體118-1及118-N以及其他未顯示之計算裝置元件。主機控制器112可包括一異動層、鏈路層及/或實體層且可經由主機記憶體控制器116耦合至主機記憶體118-1、118-2、...、118-N。而且,在圖1中,主機控制器112係經由匯流排120耦合至記憶體裝置130-1、130-2、...、130-N。
在一個或多個實施例中,主機控制器112可用於在該若干個記憶體裝置130-1、130-2、...、130-N與主機110之間遞送資訊。熟習此項技術者應瞭解,「一處理器」可意指一個或多個處理器,諸如一並行處理系統、若干個共處理器等。
在一個或多個實施例中,主機控制器112可經耦合以實施一標準化介面。舉例而言,當記憶體裝置130-1、130-2、...、130-N用於一記憶體系統之資料儲存時,該主機控制器可實施一串列先進技術附件(SATA)、一高速週邊組件互連(PCIe)、一通用串列匯流排(USB)及/或一小型電腦系統介面(SCSI)以及其他介面。然而,一般而言,主機控制器112可經耦合以實施一介面以供在記憶體裝置130-1、130-2、...、130-N、主機110及其他裝置(諸如主機記憶體118-1、118-2、...、118-N)之間傳遞控制、位址、資料及其他信號。
在一個或多個實施例中,記憶體裝置130-1、130-2、...、130-N可包括一個或多個記憶體裝置控制器,該一個或多個記憶體裝置控制器可(例如)藉由執行自主機110遞送至記憶體裝置130-1、130-2、...、130-N之讀取、寫入及/或擦除命令及其他作業命令來用於促進作業。記憶體裝置130-1、130-2、...、130-N可個別地耦合至匯流排120。且在某些實施例中,記憶體裝置130-1、130-2、...、130-N可與耦合至一匯流排之記憶體裝置中之一者鏈接在一起。在一個或多個實施例中,該一個或多個記憶體裝置控制器可在主機系統110與記憶體裝置130-1、130-2、...、130-N之間提供一轉譯層。因此,一記憶體裝置控制器可選擇性地耦合記憶體裝置130-1、130-2、...、130-N之一I/O連接器(在圖1中未顯示)以在適當的時間於適當的I/O連接處接收適當的信號。類似地,一主機110與記憶體裝置130-1、130-2、...、130-N之間的通信協定可不同於對記憶體裝置130-1、130-2、...、130-N進行存取所需之通信協定。然後,該等記憶體裝置控制器可將自一主機110接收之命令順序轉譯成適當的命令順序以達成對記憶體裝置130-1、130-2、...、130-N之所期望存取。除命令順序外,每一轉譯可進一步包括信號電壓位準之改變。
圖1之實施例可包括為不使本發明之實施例模糊而未對其加以圖解說明之額外電路。舉例而言,記憶體裝置130-1、130-2、...、130-N可包括位址電路以鎖存經由I/O電路在I/O連接器上提供之位址信號。位址信號可由一列解碼器及一行解碼器接收並解碼以存取記憶體裝置130-1、130-2、...、130-N。熟習此項技術者應瞭解,位址輸入連接器之數目相依於記憶體裝置130-1、130-2、...、130-N之密度及架構。
在一個或多個實施例中,主機系統可構建至少一個命令,諸如一單個命令或一命令列表。一命令列表可包括兩個或更多個命令。主機亦可在主機記憶體中分配用於資料傳送之資料緩衝器且分配用於命令狀況及完成資訊之狀況緩衝器。
主機可經由在匯流排上發送之一命令訊息通知一個或多個記憶體裝置該(等)命令準備執行且在主機記憶體中分配資料緩衝器及狀況緩衝器。該訊息亦可含有指向該(等)命令在主機記憶體內何處之位置(例如位址)之一指標。與主機通知一個或多個記憶體裝置一(多個)命令準備執行(例如一旦主機通知一記憶體裝置一命令準備好)相關,主機放棄對至該一個或多個記憶體裝置之命令列表中之命令之執行的控制。主機亦放棄對主機與該一個或多個記憶體裝置之間的匯流排之控制。
在一個或多個實施例中,一旦已通知一個或多個記憶體裝置一(多個)命令在主機記憶體中準備執行,一記憶體裝置即可在該記憶體裝置期望時藉由發送含有指向該主機控制器之該(等)命令之指標及以及諸如傳送大小、資料偏移及資料旗標等額外資訊之一資料傳送訊息來自該主機記憶體接收該(等)命令。諸如傳送大小、資料偏移及資料旗標等額外資訊可稱作主機記憶體位址上下文。傳送大小係自主機記憶體發送至一記憶體裝置或自一記憶體裝置發送至主機記憶體之資料量。資料偏移係與指標一起用於定位主機記憶體中資料之實際位置之一值。該偏移可由一記憶體裝置進行設定及修改以調整主機記憶體檔案分配方法。資料旗標可用於識別一資料傳送之一特徵,諸如資料傳送之方向以及與執行一資料傳送相關聯之其他傳送特徵。主機控制器將處理該主機記憶體位址上下文且自主機記憶體擷取所請求之資料(諸如一命令或命令列表)並將其發送至一個或多個記憶體裝置。
在一個或多個實施例中,一個或多個記憶體裝置可藉由發送一系列資料傳輸訊息來解釋該(等)命令且控制該(等)命令之執行,該一系列資料傳送訊息導致經由主機控制器來往主機記憶體之資料傳送,主機控制器將擷取資料或將資料發送至主機記憶體。
該等資料傳送訊息可含有指示在主機記憶體內資料之位置之一主機記憶體位址上下文。由一命令或命令列表之執行所導致之資料傳送係在一個或多個記憶體裝置之控制下。一個或多個記憶體裝置可基於一個別裝置之狀況及/或執行一給定資料傳送之能力來確定資料傳送之時序、順序、優先級及大小。在一個或多個實施例中,該裝置控制該(等)命令之執行,所以主機並不管理一個或多個記憶體裝置之狀態或資源或者針對一個或多個記憶體裝置排程資料傳送。
在一個或多個實施例中,當一命令之執行完成時,一個或多個記憶體裝置可將一完成訊息發送至主機。主機控制器可辨識該完成訊息且通知主機處理器該命令或命令列表已完成。
在一個或多個實施例中,一主機可將發送至一個或多個記憶體裝置,從而指示一命令或命令列表準備執行並在系統記憶體中分配資料緩衝器之一訊息。自主機發送至該一個或多個記憶體裝置之訊息可包括指示主機記憶體中命令之位置之一指標,諸如一不透明記憶體指標物件。一不透明記憶體指標物件可係不由該等記憶體裝置解釋之一指標。該不透明記憶體指標係在主機與該等記憶體裝置之間發送,且係用於識別主機記憶體中資料及/或命令之位置之資料傳送訊息的一部分。該不透明記憶體指標係由主機解釋。一個或多個記憶體裝置可自主機記憶體擷取該(等)命令。每一命令可包括一主機記憶體位址上下文。該主機記憶體位址上下文可包括額外指標及傳送大小以及關於將在執行一命令時含有或接收欲傳送之資料的資料緩衝器之偏移資訊。
在一個或多個實施例中,一個或多個記憶體裝置可解釋該(等)命令。每一命令皆將指示資料傳送之方向,例如將資料自一個或多個記憶體裝置發送至主機記憶體或者將資料自主機記憶體發送至一個或多個記憶體裝置。該一個或多個記憶體裝置可藉由將額外資料傳送訊息發送至主機以發起一資料傳送來執行該(等)命令。該等額外資料傳送訊息將含有一主機記憶體位址上下文。在某些實施例中,若一個或多個記憶體裝置正將資料發送至主機記憶體,則該資料將遵循該訊息中之主機記憶體位址上下文。在某些實施例中,若一個或多個記憶體裝置正自主機記憶體擷取資料,則主機控制器將把一訊息連同該資料所遵循之一主機記憶體位址上下文一起發送回至一個或多個記憶體裝置。
在一個或多個實施例中,當與執行一(多個)命令相關聯之所有資料傳送完成時,一個或多個記憶體裝置可發送指示該(等)命令之完成之一訊息。此訊息可含有一指標及指示主機系統記憶體中一狀況緩衝器之位置之一主機記憶體位址上下文。該狀況緩衝器可係主機記憶體中儲存關於一(多個)命令之狀況之一位置。一旦已執行一(多個)命令,該狀況緩衝器即接收含在向該主機指示一(多個)命令完成之一完成訊息中之狀況資料。該狀況資料可係該完成訊息的一部分,且可遵循主機記憶體位址上下文並可放置於主機記憶體中之狀況緩衝器中。該主機控制器在接收到並識別該完成訊息之後將通知該主機處理器(例如中斷)該(等)命令已完成處理。該一個或多個記憶體裝置現準備處理下一個(多個)命令。
圖2圖解說明根據本發明之一個或多個實施例之主機記憶體之一方塊圖。在一個或多個實施例中,主機記憶體218可係耦合至主機且在實體上位於主機外部之遠端主機記憶體。在一個或多個實施例中,主機記憶體可係位於主機上之嵌入式主機記憶體。在一個或多個實施例中,主機記憶體218可包括遠端主機記憶體及/或嵌入式主機記憶體。
如上文所論述,在一個或多個實施例中,主機可在主機系統記憶體218中構建一命令列表202。命令列表202可含有兩個或更多個命令且每一命令可含有一基本命令描述符區塊,該基本命令描述符區塊將指示該命令之基本功能性、記憶體位址上下文。該記憶體位址上下文可包括一資料緩衝器204之可指示傳送方向及資料緩衝器204係直接存取還是間接存取之資訊。一資料緩衝器可係主機記憶體中用於將一資料傳送之資料寫入至或自其讀取用於一資料傳送之資料之一位置。在一個或多個實施例中,可使用若干個資料緩衝器。一直接存取緩衝器係將含有資料傳送之實際緩衝器。一間接存取緩衝器含有若干個資料緩衝器之額外記憶體位址上下文,其中資料將被劃分且儲存於若干個資料緩衝器中。使用一間接存取緩衝器之方法可稱作分散/聚集存取。
如前文所論述,自主機至一個或多個記憶體裝置之指示將準備執行一命令列表202之初始命令訊息可含有指向命令列表202之一指標。為存取一直接存取緩衝器,該指標可包括一直接主機記憶體位址。為存取一間接存取緩衝器,該指標可指向具有關於資料位於何處之資料或資訊之其他位置,諸如一位址存取表、一記憶體封套內之一查找表中之一索引及/或一頁面描述符以及如熟習此項技術者所已知且理解之資料組織之其他系統特定實施方案。在直接存取緩衝器及間接存取緩衝器兩者中,該指標由主機解釋及解碼。該一個或多個記憶體裝置接收該指標,但並不試圖解釋該指標。該指標係用作一個或多個記憶體裝置與主機之間的一主機記憶體參考。
在一個或多個實施例中,一命令列表可包括一單個命令、多個命令或一經鏈接之命令列表。一命令列表結構可由整個系統實施方案確定,且並不影響命令由一個或多個記憶體裝置之執行。主機及一個或多個記憶體裝置可使用類似方法構建、執行及解釋該命令結構。
一旦在主機系統記憶體中構建了一命令列表,該主機系統即可將一命令訊息發送至一個或多個記憶體裝置,從而指示該命令列表可供執行。該命令訊息以若干個指標指示命令202、資料緩衝器204及狀況緩衝器206之主機系統記憶體位置。該命令訊息亦可包括額外主機記憶體上下文資訊。該(等)命令可包括指令以在該記憶體裝置與主機系統記憶體之間執行資料傳送。一資料緩衝器可係主機記憶體中將用於一傳送之資料寫入至或自其讀取用於一傳送之資料之一位置。該狀況緩衝器可係主機記憶體中用於關於該(等)命令之狀況之資料之一位置。
在一個或多個實施例中,一個或多個記憶體裝置在接收到一命令訊息之後可解釋該命令訊息且儲存該指標。該一個或多個記憶體裝置可端視記憶體裝置資源及能力擷取一個或多個命令。在一個或多個實施例中,該一個或多個記憶體裝置可自該主機記憶體上之一命令列表一次一個地接收命令。在一個或多個實施例中,該一個或多個記憶體裝置可接收該命令列表中之所有命令。該一個或多個記憶體裝置亦可接收該命令列表中之命令的一部分。
在一個或多個實施例中,該一個或多個記憶體裝置可藉由將資料傳送訊息發送至主機來自主機記憶體擷取命令。由該一個或多個記憶體裝置發送以擷取命令之資料傳送訊息可由主機視為與由該一個或多個記憶體裝置發送以自主機擷取資料或將資料發送至主機之資料傳送訊息相同(例如不可由主機區分)。匯流排協定及主機並不區分用於命令擷取之資料傳送訊息與用於資料傳送之資料傳送訊息。對命令及/或資料之解釋可由該一個或多個記憶體裝置加以處置。主機控制器並不解釋資料或者維持裝置或命令狀態資訊。主機控制器可如由該主機控制器所接收到之資料傳送訊息所指導擷取資料或將資料安置至主機記憶體中。
該一個或多個記憶體裝置與主機之間或主機與該一個或多個記憶體裝置之間的資料傳送訊息可包括一封包標頭。該封包標頭可包括一主機記憶體位址上下文,該主機記憶體位址上下文可包括傳送大小、資料偏移及旗標以及其他資訊。
圖3圖解說明根據本發明之一個或多個實施例之一資料傳送訊息340之一方塊圖。在圖3中所圖解說明之實施例中,資料傳送訊息340可包括一封包標頭350及資料370。在一個或多個實施例中,封包標頭350可包括指示關於資料傳送之資訊之若干個欄位。
在一個或多個實施例中,封包標頭350可包括一異動類型程式碼(TTC)欄位352。TTC欄位352可用於指示一特定資料傳送訊息之異動類型。TTC欄位352可用於指示資料傳送訊息之接收者及封包標頭350表示之作業類型,例如將自主機記憶體讀取資料、將把資料寫入至主機記憶體、或將把資料寫入至一記憶體裝置以及其他類型之作業。
在一個或多個實施例中,封包標頭350可包括一異動標籤(TAG)欄位354。TAG欄位354可用作指示一命令異動之階段之一不可變的參考計數。若正使用若干個資料傳送訊息執行一命令,則TAG欄位354可用於跟蹤執行該命令之進程。
在一個或多個實施例中,封包標頭350可包括一實體裝置ID(PDID)欄位356。PDID欄位356可包括若干個位元,該等位元指示實體匯流排位址/ID、匯流排編號及通道編號以及其他實體識別特徵。PDID欄位356可用於定址匯流排上一特定記憶體裝置之實體位置且亦可向主機指示哪一裝置正在發送資料傳送訊息。
在一個或多個實施例中,封包標頭350可包括一邏輯裝置ID(LDID)欄位358。LDID欄位358可包括邏輯裝置位址/ID。LDID欄位358可用於以邏輯方式定址一實體裝置(諸如主機及/或一個或多個記憶體裝置)內之一特定單元或元件。
在一個或多個實施例中,封包標頭350可包括一不透明記憶體指標物件(OMPO)欄位360。OMPO欄位360可包括指示主機記憶體內之一記憶體位址之資料。OMPO欄位360中之資料包括主機相依型資料。OMPO欄位360中之資料可係一指標,諸如一不透明記憶體指標物件。一不透明記憶體指標物件可係一不可變的值且在一命令之處理期間不由一個或多個記憶體裝置或主機加以修改。一資料傳送訊息可包括若干個指標,其中一個或多個指標可用於一個或多個命令、一個或多個指標可用於一個或多個資料緩衝器、且一個或多個指標可用於一個或多個狀況緩衝器。在一分散/聚集資料傳送中,可使用多於一個資料緩衝器指標。
在一個或多個實施例中,封包標頭350可包括一偏移欄位362。偏移欄位362可包括可用於指示由該指標所涉及之資料位置之一偏移值。該指標可係資料位置之基礎,且該偏移可包括與該指標中之位址組合以找到資料之實體位置之一值。該指標及該偏移可共同用於指示主機記憶體中資料之實際位址。偏移欄位362可由記憶體裝置確定。在一個或多個實施例中,在一命令之處理期間,偏移欄位362不能由一個或多個記憶體裝置或主機修改。在一個或多個實施例中,該偏移係系統相依型偏移。
在一個或多個實施例中,封包標頭350可包括一傳送長度欄位364。傳送長度欄位364可包括在資料傳送訊息中所指示之資料傳送期間傳送之資料量,例如資料傳送之文字數目及/或大小。
在一個或多個實施例中,一資料傳送訊息340可包括資料370。當自一個或多個記憶體裝置讀取資料且將資料寫入至主機記憶體時,將包括資料370之一資料傳送訊息自一個或多個記憶體裝置發送至主機。當自主機記憶體讀取資料且將資料寫入至一個或多個記憶體裝置時,將包括資料370之一資料傳送訊息自主機發送至一個或多個記憶體裝置。
一個或多個記憶體裝置可在執行一命令時確定欲發送多少個資料傳送訊息、資料封包之大小及資料傳送之方向。該一個或多個記憶體裝置並不需要主機介入或者對資料傳送或裝置狀態之跟蹤。該一個或多個記憶體裝置可將資料傳送訊息及/或完成訊息發送至主機控制器。傳送類型係藉由TTC指示於封包標頭中,該等傳送類型可係一資料傳送請求(例如讀取)、或一資料傳送回應(例如寫入)以及其他傳送類型。在一個或多個實施例中,端視(例如)主機記憶體及/或一個或多個記憶體裝置之區塊大小以及協定封包大小,可使用一個或多個資料傳送請求或資料傳送回應來執行一命令。該一個或多個記憶體裝置可確定將發生以執行一命令之異動的數目及何時發送資料傳送訊息。該一個或多個記憶體裝置可基於由該一個或多個記憶體裝置所確定之時序、順序及優先級來依次排隊該等命令。可以該一個或多個記憶體裝置所指示之任一順序發送執行一(或多個)命令之資料傳送訊息。
在一個或多個實施例中,主機控制器可經組態以經由硬體及/或韌體對封包標頭中之異動類型程式碼(TTC)做出回應。主機控制器對TTC做出回應之能力允許主機不維持一異動之狀態資訊或一個或多個記憶體裝置之狀況資訊,例如主機以一無狀態方式運作。
在一個或多個實施例中,主機控制器可經組態以經由韌體及/或硬體對封包標頭中之記憶體位址上下文做出回應。在此等實施例中,主機控制器可支援資料之一第一方直接記憶體存取(FPDMA)傳送。主機與一個或多個記憶體裝置之間的資料傳送可在無主機介入之情形下發生。
一個或多個記憶體裝置可在一資料傳送完成之後經由主機控制器將一完成訊息發送至主機。該完成訊息可指示最近經執行之命令之狀況。該完成訊息亦可指示一個或多個記憶體裝置之狀況。該一個或多個記憶體裝置可經由一指標接收該主機記憶體中之狀況緩衝器位置,該指標可包括於自該主機系統至一個或多個記憶體裝置之指示一(多個)命令準備執行之資料傳送訊息中。該完成訊息可包括指向該狀況緩衝器之一指標。
該主機控制器可將該完成訊息中之狀況資料傳送至狀況緩衝器中且可以一主機相依方式通知該主機已接收並儲存該完成訊息。該通知可藉由一主機可用之任一方式完成以指示執行一(多個)命令之完成。在某些實施例中,此通知係經由主機內所實施之一中斷機制達成。
本發明包括用於以一記憶體裝置控制主機記憶體存取之方法、裝置及系統。用於以一記憶體裝置控制主機記憶體存取之一個實施例包括自一主機接收至少一個(多個)命令,且以該記憶體裝置控制至少一個(多個)命令之執行。
應理解,當稱一元件「在」另一元件「上」、「連接至」另一元件或「與」另一元件「耦合」時,其可直接在該另一元件上、與該另一元件連接或耦合,或可能存在介入元件。相反,當稱一元件「直接在」另一元件上、「直接連接至」另一元件或「與」另一元件「直接耦合」時,不存在介入元件或層。如本文中所使用,術語「及/或」包括所列舉之相關聯項目中之一者或多者之任一及所有組合。
應理解,儘管在本文中可使用第一、第二等術語來闡述各種元件,但此等元件不應受限於此等術語。此等術語僅用於區分一個元件與另一元件。因此,可將一第一元件稱作一第二元件,此並不背離本發明之教示。
儘管本文中已圖解說明及闡述了具體實施例,但熟習此項技術者應瞭解,經計算以達成相同結果之一配置可替代所示具體實施例。本發明意欲涵蓋本發明之一個或多個實施例之改動或變型。應理解,已以一說明性方式而非一限定性方式做出以上說明。在審閱以上說明後,熟習此項技術者將明瞭未在本文中具體闡述之以上實施例之組合及其他實施例。本發明之一個或多個實施例之範疇包括其中使用以上結構及方法之其他應用。因此,本發明之一個或多個實施例之範疇應參考隨附申請專利範圍連同授權此等申請專利範圍之等效內容之全部範圍一起來確定。
在前述實施方式中,出於簡化本發明之目的而將某些特徵共同集合於一單個實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用比每一請求項中明確陳述之特徵更多的特徵之一意圖。而是,如以下申請專利範圍所反映:發明性標的物在於少於一單個所揭示實施例之所有特徵。因此,藉此將以下申請專利範圍併入至實施方式中,其中每一請求項獨立地作為一單獨實施例。
100...記憶體系統
110...主機
112...主機控制器
114...主機處理器
116...主機記憶體控制器
118-1...主機記憶體
118-2...主機記憶體
118-N...主機記憶體
120...匯流排
130-1...記憶體裝置
130-2...記憶體裝置
130-N...記憶體裝置
202...命令列表
204...資料緩衝器
206...狀況緩衝器
218...主機記憶體
圖1圖解說明根據本發明之一個或多個實施例之一記憶體之一方塊圖。
圖2圖解說明根據本發明之一個或多個實施例之主機記憶體之一方塊圖。
圖3圖解說明根據本發明之一個或多個實施例之一資料傳送訊息之一方塊圖。
100...記憶體系統
110...主機
112...主機控制器
114...主機處理器
116...主機記憶體控制器
118-1...主機記憶體
118-2...主機記憶體
118-N...主機記憶體
120...匯流排
130-1...記憶體裝置
130-2...記憶體裝置
130-N...記憶體裝置
Claims (32)
- 一種用於以一記憶體裝置控制主機記憶體存取之方法,其包含:自一主機接收一指標以定位儲存於主機記憶體中之至少一個命令;將一資料傳送訊息自該記憶體裝置發送至該主機,該資料傳送訊息包括該指標以定位主機記憶體中之至少一個命令;自該主機接收至少一個命令;及以該記憶體裝置控制至少一個命令之執行。
- 如請求項1之方法,其中以該記憶體裝置控制至少一個命令之執行包括確定資料傳送之時序、順序及大小。
- 如請求項2之方法,其中確定資料傳送之該時序、順序及大小係基於記憶體裝置狀況及/或執行至少一個命令之能力。
- 如請求項1之方法,其中以該記憶體裝置控制至少一個命令之執行包括發送具有一封包標頭之一資料傳送訊息。
- 如請求項4之方法,其中該封包標頭包括一主機記憶體位址上下文。
- 如請求項5之方法,其中該主機記憶體位址上下文包括傳送大小、資料偏移及資料旗標。
- 如請求項4之方法,其中該封包標頭包括一異動類型程式碼、一異動旗標、一實體裝置ID、一邏輯裝置ID、一 指標、一偏移及一傳送長度。
- 一種用於以一記憶體裝置控制主機記憶體存取之方法,其包含:自一主機接收一命令訊息以告知該記憶體裝置主機記憶體上之至少一個命令準備執行,其中該命令訊息包括一指標以定位主機記憶體中之該至少一個命令;藉由將一第一資料傳送訊息自該記憶體裝置發送至包括該指標之該主機以自主機記憶體擷取該至少一個命令;藉由將一第二資料傳送訊息發送至該主機來在該記憶體裝置之控制下執行該至少一個命令;將一完成訊息發送至該主機以通知該主機該至少一個命令已完成。
- 如請求項8之方法,其中該指標包括表示該至少一個命令在主機記憶體內何處之一位址之一記憶體指標之一不透明記憶體指標物件。
- 如請求項8之方法,其中該主機與發送該命令訊息相關地放棄對該至少一個命令之執行的控制。
- 如請求項8之方法,其中該主機與發送該命令訊息相關地放棄對該主機與該記憶體裝置之間的一匯流排之控制。
- 如請求項8之方法,其中擷取至少一個命令包括將具有一不透明記憶體指標物件、傳送大小、資料偏移及資料旗標之該第一資料傳送訊息發送至該主機之一控制器。
- 如請求項12之方法,其中擷取至少一個命令包括以該主機控制器處理該第一資料傳送訊息且將至少一個命令自該主機傳送至該記憶體裝置。
- 如請求項8之方法,其中發送該第二資料傳送訊息包括將具有一封包標頭之該第二資料傳送訊息發送至該主機。
- 一種記憶體系統,其包含:至少一個記憶體裝置;及主機記憶體,其中一主機與該至少一個記憶體裝置之間的資料傳送係藉由該至少一個記憶體裝置加以控制,其中複數個指標自該主機發送至該至少一個記憶體裝置以定位複數個儲存於主機記憶體中之命令,且其中複數個資料傳送訊息自該至少一個記憶體裝置發送至該包括該複數個指標之主機。
- 如請求項15之記憶體系統,其中主機記憶體包括遠端主機記憶體。
- 如請求項15之記憶體系統,其中主機記憶體包括嵌入式主機記憶體。
- 如請求項15之記憶體系統,其中該至少一個記憶體裝置控制匯流排及經由該匯流排之資料傳送。
- 如請求項15之記憶體系統,其中該至少一個記憶體裝置控制至該主機之資料傳送之時序及順序。
- 一種記憶體系統,其包含:至少一個記憶體裝置,其耦合至一主機; 其中至少一個命令係自主機記憶體發送至至少一個記憶體裝置,且該至少一個記憶體裝置藉由將至少一包括含有一主機記憶體位址上下文之一封包標頭之資料傳送訊息發送至該主機以控制該至少一個命令之執行。
- 如請求項20之記憶體系統,其中該主機經組態以構建該至少一個命令且在主機記憶體中分配一資料緩衝器及一狀況緩衝器。
- 如請求項20之記憶體系統,其中該主機經組態以將一命令訊息發送至該至少一個記憶體裝置,該命令訊息具有指向該至少一個命令之一指標、指向該資料緩衝器之一指標及指向該狀況緩衝器之一指標。
- 如請求項22之記憶體系統,其中該至少一個記憶體裝置包括控制電路,該控制電路經組態以使用指向該至少一個命令之該指標而自來自主機記憶體之該至少一個命令擷取一個或多個命令。
- 如請求項20之記憶體系統,其中該至少一個記憶體裝置包括控制電路,該控制電路經組態以處理一個或多個命令、確定欲發送之資料傳送訊息之數目、資料傳送之大小及資料傳送之方向。
- 一種用於控制主機記憶體存取之主機控制器,其包含:至至少一個記憶體裝置之一連接;至一主機處理器之一連接;及至主機記憶體之一連接,其中該主機控制器回應於自該至少一個記憶體裝置接 收一包括含有一主機記憶體位址上下文之一封包標頭之資料傳送訊息將由該主機系統記憶體中之該主機處理器構建之命令發送至該至少一個記憶體裝置,且其中該主機控制器以一無狀態方式在主機記憶體與該至少一個記憶體裝置之間發送資料。
- 如請求項25之主機控制器,其中該主機控制器經組態以對一封包標頭中之一異動類型程式碼(TTC)做出回應。
- 如請求項26之主機控制器,其中該主機控制器經組態以便以該至少一個記憶體裝置支援第一方直接記憶體存取(FPDMA)。
- 如請求項26之主機控制器,其中該TTC指示該資料傳送之方向。
- 一種記憶體裝置,其包含:經組態以將該記憶體裝置耦合至一主機之一連接;其中該記憶體裝置經組態以自該主機接收至少一個命令且控制該至少一個命令之執行;且優先化、定序和排隊該至少一個命令。
- 如請求項29之裝置,其中該記憶體裝置經組態以在命令執行期間將含有一封包標頭之一資料傳送訊息發送至一主機控制器。
- 如請求項29之裝置,其中該記憶體裝置經組態以維持並控制一資料傳送之一狀態及狀況資訊。
- 如請求項29之裝置,其中該記憶體裝置經組態以基於記憶體裝置狀況及/或執行該至少一個命令之能力來優先化、定序和排隊該至少一個命令。
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Families Citing this family (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9239806B2 (en) * | 2011-03-11 | 2016-01-19 | Micron Technology, Inc. | Systems, devices, memory controllers, and methods for controlling memory |
KR101284002B1 (ko) * | 2011-09-07 | 2013-07-10 | 삼성전자주식회사 | 외부 메모리의 장착 수단을 구비하는 장치 |
CN102609378B (zh) | 2012-01-18 | 2016-03-30 | 中国科学院计算技术研究所 | 一种消息式内存访问装置及其访问方法 |
KR102030733B1 (ko) * | 2013-01-02 | 2019-10-10 | 삼성전자주식회사 | 메모리 시스템 및 이의 구동 방법 |
US9128634B1 (en) * | 2013-03-11 | 2015-09-08 | Marvell International Ltd. | Systems and methods of packed command management for non-volatile storage devices |
CN104461974B (zh) * | 2013-09-13 | 2017-07-25 | 英业达科技有限公司 | 一种采用高速小型电脑系统传输接口的服务器系统 |
US9824004B2 (en) | 2013-10-04 | 2017-11-21 | Micron Technology, Inc. | Methods and apparatuses for requesting ready status information from a memory |
CN103631534B (zh) | 2013-11-12 | 2017-01-11 | 北京兆芯电子科技有限公司 | 数据存储系统以及其管理方法 |
CN104636081B (zh) * | 2013-11-12 | 2017-11-14 | 上海兆芯集成电路有限公司 | 数据存储系统以及其管理方法 |
US10108372B2 (en) | 2014-01-27 | 2018-10-23 | Micron Technology, Inc. | Methods and apparatuses for executing a plurality of queued tasks in a memory |
US9454310B2 (en) | 2014-02-14 | 2016-09-27 | Micron Technology, Inc. | Command queuing |
US11030122B2 (en) | 2014-04-08 | 2021-06-08 | Micron Technology, Inc. | Apparatuses and methods for securing an access protection scheme |
US9851901B2 (en) * | 2014-09-26 | 2017-12-26 | Western Digital Technologies, Inc. | Transfer of object memory references in a data storage device |
US9535850B1 (en) | 2015-01-28 | 2017-01-03 | Google Inc. | System and method for efficient DMA transfers |
US10120818B2 (en) * | 2015-10-01 | 2018-11-06 | International Business Machines Corporation | Synchronous input/output command |
KR20170046862A (ko) * | 2015-10-21 | 2017-05-04 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
KR20180018886A (ko) | 2016-08-09 | 2018-02-22 | 삼성전자주식회사 | 스토리지 시스템의 동작 방법 및 호스트의 동작 방법 |
US10621117B2 (en) * | 2017-06-15 | 2020-04-14 | Micron Technology, Inc. | Controlling memory devices using a shared channel |
KR20190106228A (ko) * | 2018-03-08 | 2019-09-18 | 에스케이하이닉스 주식회사 | 메모리 시스템 및 메모리 시스템의 동작 방법 |
US10853273B2 (en) | 2018-08-01 | 2020-12-01 | Micron Technology, Inc. | Secure memory system programming |
US11599481B2 (en) | 2019-12-12 | 2023-03-07 | Western Digital Technologies, Inc. | Error recovery from submission queue fetching errors |
WO2022126534A1 (zh) * | 2020-12-17 | 2022-06-23 | 华为技术有限公司 | 数据处理方法及相关设备 |
US20220291947A1 (en) * | 2021-03-10 | 2022-09-15 | Meta Platforms, Inc. | Apparatus, systems, and methods for facilitating efficient hardware-firmware interactions |
Family Cites Families (38)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4425615A (en) * | 1980-11-14 | 1984-01-10 | Sperry Corporation | Hierarchical memory system having cache/disk subsystem with command queues for plural disks |
US4682284A (en) * | 1984-12-06 | 1987-07-21 | American Telephone & Telegraph Co., At&T Bell Lab. | Queue administration method and apparatus |
JP3209634B2 (ja) * | 1994-03-28 | 2001-09-17 | 株式会社日立製作所 | 計算機システム |
US6374313B1 (en) * | 1994-09-30 | 2002-04-16 | Cirrus Logic, Inc. | FIFO and method of operating same which inhibits output transitions when the last cell is read or when the FIFO is erased |
US5809224A (en) * | 1995-10-13 | 1998-09-15 | Compaq Computer Corporation | On-line disk array reconfiguration |
US5968143A (en) | 1995-12-13 | 1999-10-19 | International Business Machines Corporation | Information handling system for transfer of command blocks to a local processing side without local processor intervention |
US6049842A (en) | 1997-05-01 | 2000-04-11 | International Business Machines Corporation | Efficient data transfer mechanism for input/output devices |
US6212593B1 (en) | 1998-06-01 | 2001-04-03 | Advanced Micro Devices, Inc. | Method and apparatus for generating interrupts on a buffer by buffer basis in buffer descriptor ring direct memory access system |
US6996820B1 (en) * | 1999-04-05 | 2006-02-07 | Cisco Technology, Inc. | Efficient multiple priority list memory system |
JP4074029B2 (ja) | 1999-06-28 | 2008-04-09 | 株式会社東芝 | フラッシュメモリ |
US7457897B1 (en) * | 2004-03-17 | 2008-11-25 | Suoer Talent Electronics, Inc. | PCI express-compatible controller and interface for flash memory |
US6956818B1 (en) | 2000-02-23 | 2005-10-18 | Sun Microsystems, Inc. | Method and apparatus for dynamic class-based packet scheduling |
US20030065862A1 (en) * | 2001-09-28 | 2003-04-03 | Wyland David C. | Computer system and method for communications between bus devices |
US6807599B2 (en) * | 2001-10-15 | 2004-10-19 | Advanced Micro Devices, Inc. | Computer system I/O node for connection serially in a chain to a host |
JP2003256273A (ja) * | 2002-02-26 | 2003-09-10 | Nec Corp | フラッシュメモリアクセス回路及びフラッシュメモリアクセス方法 |
EP1345236B1 (en) | 2002-03-14 | 2011-05-11 | STMicroelectronics Srl | A non-volatile memory device |
KR100441608B1 (ko) | 2002-05-31 | 2004-07-23 | 삼성전자주식회사 | 낸드 플래시 메모리 인터페이스 장치 |
KR100449807B1 (ko) | 2002-12-20 | 2004-09-22 | 한국전자통신연구원 | 호스트 버스 인터페이스를 갖는 데이터 전송 프로토콜제어 시스템 |
US6810443B2 (en) * | 2002-12-31 | 2004-10-26 | Intel Corporation | Optical storage transfer performance |
KR100546348B1 (ko) | 2003-07-23 | 2006-01-26 | 삼성전자주식회사 | 플래시 메모리 시스템 및 그 데이터 저장 방법 |
US7689738B1 (en) * | 2003-10-01 | 2010-03-30 | Advanced Micro Devices, Inc. | Peripheral devices and methods for transferring incoming data status entries from a peripheral to a host |
US7673080B1 (en) * | 2004-02-12 | 2010-03-02 | Super Talent Electronics, Inc. | Differential data transfer for flash memory card |
DE602005011826D1 (de) | 2004-06-15 | 2009-01-29 | Trek 2000 Int Ltd | Festkörper-speicherbaustein zum drahtlosen speichern von aus einem host gesendeten daten und zum drahtlosen senden der daten zu dem host |
US20060010260A1 (en) | 2004-07-07 | 2006-01-12 | Fung Hon C | Direct memory access (DMA) controller and bus structure in a master/slave system |
US7290085B2 (en) | 2004-11-16 | 2007-10-30 | International Business Machines Corporation | Method and system for flexible and efficient protocol table implementation |
US7475167B2 (en) * | 2005-04-15 | 2009-01-06 | Intel Corporation | Offloading data path functions |
US7428610B2 (en) | 2006-02-14 | 2008-09-23 | Atmel Corporation | Writing to flash memory |
TW200734880A (en) | 2006-03-07 | 2007-09-16 | Via Tech Inc | Direct memory access method for microcomputer system |
KR100896181B1 (ko) | 2007-01-26 | 2009-05-12 | 삼성전자주식회사 | 임베디드 낸드 플래시 메모리 제어 장치 및 방법 |
KR20080105390A (ko) | 2007-05-30 | 2008-12-04 | 삼성전자주식회사 | 플래시 메모리에 사용되는 명령어들을 제어하는 방법 및장치 |
US8683126B2 (en) * | 2007-07-30 | 2014-03-25 | Nvidia Corporation | Optimal use of buffer space by a storage controller which writes retrieved data directly to a memory |
US8239612B2 (en) | 2007-09-27 | 2012-08-07 | Tdk Corporation | Memory controller, flash memory system with memory controller, and control method of flash memory |
JP4488048B2 (ja) * | 2007-09-27 | 2010-06-23 | Tdk株式会社 | メモリコントローラ、メモリコントローラを備えるフラッシュメモリシステム、並びにフラッシュメモリの制御方法 |
CN101162449B (zh) | 2007-10-08 | 2010-06-02 | 福州瑞芯微电子有限公司 | Nand flash控制器及其与nand flash芯片的数据交互方法 |
US20100042751A1 (en) * | 2007-11-09 | 2010-02-18 | Kouichi Ishino | Data transfer control device, data transfer device, data transfer control method, and semiconductor integrated circuit using reconfigured circuit |
TW200921395A (en) | 2007-11-14 | 2009-05-16 | Sonix Technology Co Ltd | System and method of direct memory access |
US8364863B2 (en) * | 2008-07-11 | 2013-01-29 | Intel Corporation | Method and apparatus for universal serial bus (USB) command queuing |
US8327040B2 (en) * | 2009-01-26 | 2012-12-04 | Micron Technology, Inc. | Host controller |
-
2009
- 2009-06-03 US US12/477,204 patent/US8225052B2/en active Active
-
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