KR101284002B1 - 외부 메모리의 장착 수단을 구비하는 장치 - Google Patents

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Abstract

본 발명의 실시예들에 따른 장치는 메모리 콘트롤러, 메모리 콘트롤러에 연결되는 메모리 버스, 내부 메모리 및 외부 메모리 접속부를 포함한다. 내부 메모리는 메모리 버스를 통하여 메모리 콘트롤러에 직접 연결된다. 외부 메모리 접속부는 상기 메모리 버스의 일부의 신호 라인들을 통하여 메모리 콘트롤러에 외부 메모리를 직접 연결하고, 외부 메모리의 장착 여부를 나타내는 플래그 신호를 발생하여 메모리 콘트롤러에 제공한다.

Description

외부 메모리의 장착 수단을 구비하는 장치{DEVICE CAPABLE OF ADOPTING AN EXTERNAL MEMORY}
본 발명은 내부 메모리를 포함하는 장치에 관한 것으로서, 더욱 상세하게는 외부 메모리 장착 수단을 구비하여 메인 메모리의 용량을 확장할 수 있는 장치에 관한 것이다.
하나의 장치에서 여러 가지 태스크(task)를 동시에 처리할 수 있는 멀티-태스킹(multi-tasking)에 대한 요구가 점차 증가할 것으로 예상된다. 특히 모바일 장치에서의 멀티-태스킹 성능이 소비자의 선택의 중요한 기준이 되고 있는 추세이다. 멀티-태스킹 성능은 장치의 조건에 따라서 큰 차이를 나타낼 수 있다. PC(personal computer) 등의 장치에서는 하나의 태스크가 시작되면 사용자에 의해 종료되기까지 그 태스크를 지속적으로 수행하며 이와 관련된 코드, 데이터 등이 시스템 메모리 또는 메인 메모리에 상주하게 된다. 많은 태스크들을 동시에 수행하는 경우 상기 메인 메모리의 공간이 부족하게 된다. 특히 소형화를 지향하는 모바일 장치(mobile device)에서는 멀티-태스킹 성능에 대한 요구가 커질수록 이러한 메인 메모리의 용량 부족이 문제가 되고 있다.
본 발명의 일 목적은 외부 메모리를 이용하여 안정적으로 메인 메모리의 용량을 확장할 수 있는 장치를 제공하는 것이다.
특히, 본 발명의 일 목적은 데이터 라인의 포인트-투-포인트 연결을 유지하면서 외부 메모리를 이용하여 안정적으로 메인 메모리의 용량을 확장할 수 있는 모바일 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 장치는 메모리 콘트롤러, 메모리 콘트롤러에 연결되는 메모리 버스, 내부 메모리 및 외부 메모리 접속부를 포함한다.
상기 내부 메모리는 상기 메모리 버스를 통하여 상기 메모리 콘트롤러에 직접 연결된다. 상기 외부 메모리 접속부는 상기 메모리 버스의 일부의 신호 라인들을 통하여 상기 메모리 콘트롤러에 외부 메모리를 직접 연결하고, 상기 외부 메모리의 장착 여부를 나타내는 플래그 신호를 발생하여 상기 메모리 콘트롤러에 제공한다.
상기 메모리 버스의 코맨드-어드레스 버스는 상기 외부 메모리가 장착되는 경우 상기 외부 메모리와 상기 내부 메모리에 의해 공유될 수 있다.
상기 메모리 콘트롤러는 상기 외부 메모리가 장착되는 경우 상기 코맨드-어드레스 버스를 구동하는 드라이버의 강도를 증가시킬 수 있다.
상기 외부 메모리가 장착되지 않은 베이스 모드에서 상기 내부 메모리는 최대 데이터 버스폭으로 상기 메모리 콘트롤러와 교신하고, 상기 외부 메모리가 장착된 메모리 확장 모드에서 상기 내부 메모리와 상기 외부 메모리는 상기 최대 데이터 버스폭이 분할된 각각의 데이터 버스폭으로 상기 메모리 콘트롤러와 교신할 수 있다.
상기 메모리 버스의 데이터 버스는, 상기 메모리 콘트롤러와 상기 내부 메모리와의 연결만을 전속적으로 담당하는 전속 데이터 라인들 및 상기 베이스 모드에서 상기 메모리 콘트롤러와 상기 내부 메모리를 연결하고 상기 메모리 확장 모드에서 상기 메모리 콘트롤러와 상기 외부 메모리를 연결하는 가변 데이터 라인들을 포함할 수 있다.
상기 각각의 가변 데이터 라인은 상기 외부 메모리의 장착시 발생하는 기계적인 힘을 이용하여 동작하는 경로 변환부를 포함할 수 있다. 상기 경로 변환부는, 상기 베이스 모드에서 상기 메모리 콘트롤러와 상기 내부 메모리 사이의 전도 경로를 형성하는 제1 도체, 상기 메모리 확장 모드에서 상기 메모리 콘트롤러와 상기 외부 메모리 사이의 전도 경로를 형성하는 제2 도체 및 상기 메모리 확장 모드에서 상기 메모리 콘트롤러와 상기 내부 메모리 사이의 전도 경로를 차단하는 부도체를 포함할 수 있다.
상기 각각의 가변 데이터 라인은 상기 플래그 신호에 응답하여 선택적으로 상기 베이스 모드에서 상기 메모리 콘트롤러와 상기 내부 메모리 사이의 전도 경로를 형성하고 상기 메모리 확장 모드에서 상기 메모리 콘트롤러와 상기 외부 메모리 사이의 전도 경로를 형성하는 스위치를 포함할 수 있다.
상기 각각의 가변 데이터 라인은 상기 메모리 콘트롤러와 상기 내부 메모리를 연결하기 위한 제1 라인 및 상기 메모리 콘트롤러와 상기 외부 메모리를 연결하기 위한 제2 라인을 포함할 수 있다. 상기 플래그 신호에 응답하여 선택적으로 상기 베이스 모드에서 상기 제1 라인에 연결된 드라이버 및 수신 버퍼가 활성화되고 상기 메모리 확장 모드에서 상기 제2 라인에 연결된 드라이버 및 수신 버퍼가 활성화될 수 있다.
상기 내부 메모리와 상기 외부 메모리는 공통의 칩 선택 신호를 수신하고, 상기 내부 메모리는 상기 플래그 신호에 응답하여 상기 베이스 모드 또는 상기 메모리 확장 모드에 상응하는 초기화 동작을 수행할 수 있다.
상기 내부 메모리와 상기 외부 메모리는 서로 다른 각각의 칩 선택 신호를 수신하고, 상기 내부 메모리는 상기 메모리 콘트롤러부터 제공되는 코맨드 신호에 응답하여 상기 베이스 모드 또는 상기 메모리 확장 모드에 상응하는 초기화 동작을 수행할 수 있다.
상기 장치는 상기 메모리 콘트롤러 및 상기 내부 메모리가 상면에 실장되는 베이스 기판을 더 포함할 수 있고, 상기 내부 메모리가 실장된 위치에 상응하는 상기 베이스 기판의 하면에 상기 외부 메모리가 장착될 수 있다.
상기 외부 메모리 접속부는 상기 외부 메모리의 장착시 상기 외부 메모리를 통하여 제1 전압이 인가되는 플래그 패드 및 상기 플래그 패드와 제2 전압 사이에 연결되는 저항으로 이루어진 플래그 신호 발생부를 포함하고, 상기 플래그 패드와 상기 저항 사이의 노드를 통하여 상기 플래그 신호가 제공될 수 있다.
상기 일 목적을 달성하기 위행 본 발명의 실시예들에 따른 모바일 장치는 메모리 콘트롤러를 포함하는 시스템-온-칩, 상기 메모리 콘트롤러에 연결되는 메모리 버스, 내부 메모리 및 외부 메모리 접속부를 포함한다. 상기 내부 메모리는 상기 메모리 버스를 통하여 상기 메모리 콘트롤러에 직접 연결된다. 상기 외부 메모리 접속부는 상기 메모리 버스의 일부의 신호 라인들을 통하여 상기 메모리 콘트롤러에 외부 메모리를 직접 연결하고, 상기 외부 메모리의 장착 여부를 나타내는 플래그 신호를 발생하여 상기 메모리 콘트롤러에 제공한다.
본 발명의 실시예들에 따른 장치는 내부 메모리와 메모리 콘트롤러 및 외부 메모리와 메모리 콘트롤러 사이의 포인트-투-포인트 연결을 유지하면서 외부 메모리를 효율적으로 추가하여 메인 메모리의 용량을 효율적으로 증가 시킬 수 있다.
따라서 장치의 제조비용은 감소시키면서 필요에 따라 외부 메모리를 안정적인 확장성을 가지고 추가시킴으로써 장치의 멀티-태스킹의 성능을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 외부 메모리의 장착 수단을 구비하는 장치를 나타내는 블록도이다.
도 2는 베이스 모드에서 메모리 버스의 연결 상태를 나타내는 도면이다.
도 3은 메모리 확장 모드에서 메모리 버스의 연결 상태를 나타내는 도면이다.
도 4는 도 1의 장치에 포함된 플래그 신호 발생부의 일 예를 나타내는 도면이다.
도 5는 본 발명의 일 실시예에 따른 장치를 나타내는 도면이다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 버스의 연결 방법을 나타내는 도면들이다.
도 8은 본 발명의 다른 실시예에 따른 장치를 나타내는 도면이다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 메모리 버스의 연결 방법들을 나타내는 도면들이다.
도 11은 본 발명의 일 실시예에 따른 내부 메모리와 외부 메모리의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 다른 실시예에 따른 내부 메모리와 외부 메모리의 동작을 설명하기 위한 도면이다.
도 13은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제1, 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성 요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성 요소는 제2 구성 요소로 명명될 수 있고, 유사하게 제 2 구성 요소도 제1 구성 요소로 명명될 수 있다.
어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예들을 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성 요소에 대해서는 동일하거나 유사한 참조 부호를 사용한다.
도 1은 본 발명의 실시예들에 따른 외부 메모리의 장착 수단을 구비하는 장치를 나타내는 블록도이다.
도 1을 참조하면, 장치(1000)는 메모리 콘트롤러(memory controller)(100), 메모리 버스(MBUS), 외부 메모리 접속부(300) 및 내부 메모리(internal memory)(500)를 포함한다.
메모리 콘트롤러(100)는 동작 모드에 따라서 내부 메모리(500)를 제어하거나 내부 메모리(500) 및 장착된 외부 메모리(700)를 함께 제어한다. 내부 메모리(300)는 메모리 콘트롤러(100)에 연결되는 메모리 버스(MBUS)를 통하여 메모리 콘트롤러(100)에 직접 연결된다.
여기서 "직접 연결된다"는 것은 데이터 변환을 위한 직렬화기(serializer), 병렬화기(desirializer), 버퍼(buffer), 라우터(router) 등과 같이 메모리의 리드/라이트 레이턴시(read/write)를 현저히 증가시키는 구성이 메모리 버스(MBUS) 상에 매개되지 않고 신호 라인을 통하여 직접 연결되는 것을 나타낸다. 특히 메모리 버스(MBUS)의 데이터 라인은 동작 모드에 관계없이 메모리 콘트롤러(100)와 내부 메모리(500) 사이의 포인트-투-포인트 연결(point-to-point connection)을 유지한다.
외부 메모리 접속부(300)는 메모리 버스(MBUS)의 일부의 신호 라인들을 통하여 메모리 콘트롤러(100)에 외부 메모리(700)를 직접 연결한다. 외부 메모리 접속부(300)는 외부 메모리(700)의 장착 여부를 나타내는 플래그 신호(FG)를 발생하여 메모리 콘트롤러(100)에 제공하는 플래그 신호 발생부(350)를 포함한다.
외부 메모리(700)가 장착되지 않은 베이스 모드에서 플래그 신호(FG)는 제1 논리 레벨을 가지고 외부 메모리(700)가 장착된 메모리 확장 모드에서 플래그 신호(FG)는 제2 논리 레벨을 가질 수 있다. 예를 들어, 상기 제1 논리 레벨은 논리 로우 레벨이고 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다.
메모리 콘트롤러(100)는 플래그 신호(FG)에 기초하여 동작 모드에 따른 설정 동작을 수행할 수 있다. 예를 들어, 베이스 모드와 비교하여 메모리 확장 모드에서는 행 어드레스 및/또는 열 어드레스의 수가 증가하므로 베이스 모드 및 메모리 확장 모드에 각각 적합하도록 어드레스 구성을 변경할 수 있다. 플래그 신호(FG)는 내부 메모리(500)에 제공될 수도 있으며, 이 경우 내부 메모리(500)는 플래그 신호(FG)에 기초하여 동작 모드에 따른 설정 동작을 수행할 수 있다.
내부 메모리(500) 및 외부 메모리(700)는 시스템 메모리 또는 메인 메모리의 기능을 수행하는 랜덤 액세스 메모리(RAM)에 해당한다. 예를 들어, 내부 메모리(500) 및 외부 메모리(700)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다.
이와 같이 본 발명의 실시예들에 따른 장치(1000)는 내부 메모리(500)와 메모리 콘트롤러(100) 및 외부 메모리(700)와 메모리 콘트롤러(100) 사이의 포인트-투-포인트 연결을 유지하면서 안정적인 확장성(scalability)을 가지고 외부 메모리를 추가하여 메인 메모리의 용량을 증가함으로써 장치(1000)의 성능을 향상시킬 수 있다.
도 2는 베이스 모드에서 메모리 버스의 연결 상태를 나타내는 도면이고, 도 3은 메모리 확장 모드에서 메모리 버스의 연결 상태를 나타내는 도면이다. 편의상 도 2 및 도 3에는 메모리 버스(MBUS)의 일단에 연결되는 메모리 콘트롤러(100)는 그 도시를 생략하였다.
도 2를 참조하면, 메모리 버스(MBUS)는 코맨드-어드레스 버스(C/A BUS) 및 데이터 버스(DATA BUS)를 포함한다. 코맨드-어드레스 버스(C/A BUS) 및 데이터 버스(DATA BUS)의 각각은 복수의 신호라인들을 포함한다. 도 2에 도시된 바와 같이 외부 메모리(700)가 장착되지 않은 베이스 모드에서는 코맨드-어드레스 버스(C/A BUS) 및 데이터 버스(DATA BUS)의 모든 신호 라인들은 메모리 콘트롤러(100)와 내부 메모리(500) 사이의 포인트-투-포인트 연결을 유지한다.
도 3을 참조하면, 외부 메모리(700)가 장착된 메모리 확장 모드에서는 메모리 버스(MBUS)의 일부의 신호 라인들(C/A BUS, 212)을 통하여 메모리 콘트롤러(100)에 외부 메모리(700)를 직접 연결한다.
도 3에 도시된 바와 같이, 외부 메모리(700)가 장착되는 경우 메모리 버스의 코맨드-어드레스 버스(C/A)는 외부 메모리(700)와 내부 메모리(500)에 의해 공유될 수 있다. 즉 코맨드-어드레스 버스(C/A)의 각 신호 라인은 메모리 콘트롤러(100)와 내부 메모리(500) 사이의 연결을 유지한 상태로 노드(NA)를 통하여 외부 메모리(700)에 부가적으로 연결된다. 여기서 노드(NA)는 외부 메모리(700)의 장착시 접촉이 발생하는 장치(1000)와 외부 메모리(700)의 입출력 패드 및 이를 연결하는 범프(bump) 등을 나타낼 수 있다.
데이터 버스(DATA BUS)는 전속 데이터 라인들(211) 및 가변 데이터 라인들(212)을 포함할 수 있다. 전속 데이터 라인들(211)은 동작 모드에 관계없이 메모리 콘트롤러(100)와 내부 메모리(500)와의 연결만을 전속적으로 담당한다. 가변 데이터 라인들(212)은 베이스 모드에서 메모리 콘트롤러(100)와 내부 메모리(500)를 연결하고 메모리 확장 모드에서 메모리 콘트롤러(100)와 외부 메모리(700)를 연결한다.
가변 데이터 라인(212)은 메모리 확장 모드에서 내부 메모리(500)에 연결된 부분 라인(212a)과 전기적으로 차단되고 외부 메모리(700)에 연결된 부분 라인(212b)과 전기적으로 연결된다. 도 3에 도시된 차단부(214)는, 예를 들어, 도 7을 참조하여 후술하는 경로 변환부의 부도체(258)를 이용하여 구현될 수도 있고 도 9를 참조하여 후술하는 스위치(SW)를 이용하여 구현될 수도 있다. 외부 메모리(700)의 장착시 상기와 같은 차단부(214)를 형성함으로써 가변 데이터 라인(212)에 의한 베이스 모드에서의 메모리 콘트롤러(100)와 내부 메모리(500) 사이의 포인트-투-포인트 연결은 메모리 확장 모드에서 메모리 콘트롤러(100)와 외부 메모리(700) 사이의 포인트-투-포인트 연결로 전환될 수 있다.
결과적으로 외부 메모리(700)가 장착되지 않은 베이스 모드에서 내부 메모리(500)는 최대 데이터 버스폭으로 메모리 콘트롤러(100)와 교신하고, 외부 메모리(700)가 장착된 메모리 확장 모드에서 내부 메모리(500)와 외부 메모리(700)는 상기 최대 데이터 버스폭이 분할된 각각의 데이터 버스폭으로 메모리 콘트롤러(100)와 교신할 수 있다.
상기 최대 데이터 버스폭은 전속 데이터 라인들(211)의 개수와 가변 데이터 라인들(212)의 합에 상응하고, 메모리 확장 모드에서의 내부 메모리(500)의 데이터 버스폭은 전속 데이터 라인들(211)의 개수에 상응하고, 메모리 확장 모드에서의 외부 메모리(700)의 데이터 버스폭은 가변 데이터 라인들(212)의 개수에 상응할 수 있다. 일 실시예에서 전속 데이터 라인들(211)의 개수 및 가변 데이터 라인들(212)의 개수는 동일할 수 있고, 이 경우 메모리 확장 모드에서 내부 메모리(500)와 외부 메모리(700)는 동일한 데이터 버스폭으로 메모리 콘트롤러와 교신할 수 있다.
도 4는 도 1의 장치에 포함된 플래그 신호 발생부의 일 예를 나타내는 도면이다.
도 4를 참조하면, 도 1의 외부 메모리 접속부(300)에 포함되는 플래그 신호 발생부(350a)는 플래그 패드(302) 및 저항(301)을 포함하여 구현될 수 있다. 플래그 패드(302)에는 외부 메모리(700)의 장착시 상기 외부 메모리(700)를 통하여 제1 전압(V1)이 인가되고, 저항(301)은 플래그 패드(302)와 제2 전압(V2) 사이에 연결된다. 플래그 패드(302)와 저항(301) 사이의 노드를 통하여 플래그 신호(FG)가 제공될 수 있다.
외부 메모리(700)는 장치(1000)에 장착되면 장치(1000)의 전압 공급 패드(304)와 외부 메모리의 전압 수신 패드(305)를 통하여 제1 전압(V1)을 공급받는다. 외부 메모리(700)가 장치(1000)에 장착되면 범프 등을 통하여 상응하는 두 개의 패드들(304, 305)이 서로 전기적으로 연결되고 상응하는 두 개의 패드들(302, 303)이 서로 전기적으로 연결된다. 도 4에 도시된 바와 같이 외부 메모리(700)의 패드들(303, 305)이 내부적으로 연결될 수 있고, 이 경우 플래그 패드(302)에는 외부 메모리(700)를 통하여 제1 전압(V1)이 인가될 수 있다.
예를 들어, 제1 전압(V1)은 전원 전압이고 제2 전압(V2)은 접지 전압일 수 있다. 이 경우, 외부 메모리(700)가 장착되지 않은 베이스 모드에서는 플래그 패드(302)의 전압은 접지 전압(V2)으로 풀다운되고 플래그 신호(FG)는 논리 로우 레벨이 된다. 외부 메모리(700)가 장착된 메모리 확장 모드에서는 플래그 패드(302)의 전압은 전원 전압(V1)으로 풀업되고 플래그 신호(FG)는 논리 하이 레벨이 된다.
이와 같이 발생되는 플래그 신호(FG)를 통하여 장치(1000)의 동작 모드를 나타낼 수 있다. 플래그 신호 발생부(350a)는 도 4와 동일 또는 유사한 구성으로 다양하게 구현될 수 있다.
도 5는 본 발명의 일 실시예에 따른 장치를 나타내는 도면이다.
도 5를 참조하면, 장치(1000a)는 베이스 기판(230)을 포함하여 구현될 수 있고, 베이스 기판(230)의 상면에 메모리 콘트롤러(100a) 및 내부 메모리(500a)가 실장될 수 있다. 베이스 기판(230)은 전술한 메모리 버스(MBUS)의 신호 라인 등이 형성된 인쇄회로기판(PCB; printed circuit board)일 수 있다.
메모리 콘트롤러(100a)는 메모리 제어 기능만을 수행하는 단일의 칩으로 구현될 수도 있고 도 13을 참조하여 후술하는 바와 같이 다른 프로세서 등이 하나의 칩에 집적되는 시스템-온-칩의 형태로 구현될 수도 있다. 메모리 콘트롤러(100a), 내부 메모리(500a), 외부 메모리(700a)는 다양한 패키지로 구현될 수 있고, 이들과 베이스 기판(230), 소켓(220)은 범프(240), 베이스 기판(230)에 형성된 신호 라인, 와이어 본딩(미도시) 등을 통하여 전기적으로 연결될 수 있다.
장치(1000a)는 케이스(1010)로 둘러싸일 수 있다. 일 실시예에서, 내부 메모리(500a)가 실장된 위치에 상응하는 베이스 기판(230)의 하면에 외부 메모리(700a)가 장착될 수 있도록 케이스(1010)의 홈에 소켓(220)이 배치될 수 있다. 소켓(220)은 케이스(1010)에 빌트-인으로 형성될 수도 있고, 케이스(1010)에 탈부착이 가능한 형태로 구현될 수도 있다.
전술한 바와 같이 장치(1000a)의 메모리 콘트롤러(100a)와 메모리들(500a, 700a) 사이의 포인트-투-포인트 연결을 유지하면서 내부 메모리(500a)가 있는 위치에서 가까운 곳에 외부 메모리(700a)를 연결하여 메모리 용량을 외부로부터 증가시켜 장치(1000a)의 성능을 향상시킬 수 있다.
도 6 및 도 7은 본 발명의 일 실시예에 따른 메모리 버스의 연결 방법을 나타내는 도면들이다.
도 6에는 전술한 내부 메모리와 외부 메모리에 의해 공유되는 코맨드-어드레스 버스의 신호 라인의 연결 방법의 일 예가 도시되어 있고, 도 7에는 전술한 가변 데이터 라인의 연결 방법의 일 예가 도시되어 있다.
도 6의 왼쪽 그림은 베이스 모드에서의 코맨드-어드레스 라인의 연결 상태를 나타내고 오른쪽 그림은 메모리 확장 모드에서의 코맨드-어드레스 라인의 연결 상태를 나타낸다. 각각의 코맨드-어드레스 라인은 외부 메모리의 장착시 발생하는 기계적인 힘(F2)을 이용하여 동작하는 경로 변환부를 포함할 수 있다. 상기 경로 변환부는 도 6에 도시된 바와 같이 기계적인 힘(F1, F2)에 의해 상하로 함께 이동하는 제1 도체(246), 제2 도체(247) 및 제3 도체(248)를 포함할 수 있다.
코맨드-어드레스 라인의 왼쪽 부분(244)은 범프(241)를 통하여 메모리 콘트롤러(MC)와 연결되고 코맨드-어드레스 라인의 오른쪽 부분(245)은 범프(242)를 통하여 내부 메모리(RAM1)와 연결될 수 있다. 메모리 확장 모드에서 제2 도체(247)는 범프(249)를 통하여 외부 메모리(RAM2)와 연결된다.
상기 경로 변환부는, 베이스 모드에서는 제1 도체(246)가 코맨드-어드레스 라인의 양쪽 부분들(244, 245) 사이에 삽입되어 메모리 콘트롤러(MC)와 내부 메모리(RAM1) 사이에 전도 경로를 형성할 수 있다. 메모리 확장 모드에서는 외부 메모리(RAM2)의 장착시 발생하는 기계적인 힘(F2)에 의해 제2 도체(247)와 제3 도체(248)가 코맨드-어드레스 라인의 양쪽 부분들(244, 245) 사이에 삽입되어 내부 메모리(RAM1) 및 외부 메모리(RAM2)가 동시에 메모리 콘트롤러(MC)에 연결될 수 있다. 장착된 외부 메모리(RAM2)가 제거되면 전술한 기계적인 힘(F2)이 소멸되고, 경로 변환부의 상부에 설치된 탄성체(243)의 힘(F1)에 의해 베이스 모드의 연결 상태로 복원될 수 있다. 이와 같은 방식으로 메모리 확장 모드에서 코맨드-어드레스 버스는 내부 메모리(RAM1) 및 외부 메모리(RAM2)에 의해 공유될 수 있다.
도 7의 왼쪽 그림은 베이스 모드에서의 가변 데이터 라인의 연결 상태를 나타내고 오른쪽 그림은 메모리 확장 모드에서의 가변 데이터 라인의 연결 상태를 나타낸다. 각각의 가변 데이터 라인은 외부 메모리의 장착시 발생하는 기계적인 힘(F2)을 이용하여 동작하는 경로 변환부를 포함할 수 있다. 상기 경로 변환부는 도 7에 도시된 바와 같이 기계적인 힘(F1, F2)에 의해 상하로 함께 이동하는 제1 도체(256), 제2 도체(257) 및 부도체(258)를 포함할 수 있다.
가변 데이터 라인의 왼쪽 부분(254)은 범프(251)를 통하여 메모리 콘트롤러(MC)와 연결되고 가변 데이터 라인의 오른쪽 부분(255)은 범프(252)를 통하여 내부 메모리(RAM1)와 연결된다. 메모리 확장 모드에서 제2 도체(257)는 범프(259)를 통하여 외부 메모리(RAM2)와 연결된다.
상기 경로 변환부는, 베이스 모드에서는 제1 도체(256)가 가변 데이터 라인의 양쪽 부분들(254, 255) 사이에 삽입되어 메모리 콘트롤러(MC)와 내부 메모리(RAM1) 사이에 전도 경로를 형성할 수 있다. 메모리 확장 모드에서는 외부 메모리(RAM2)의 장착시 발생하는 기계적인 힘(F2)에 의해 제2 도체(257)와 부도체(258)가 가변 어드레스 라인의 양쪽 부분들(254, 255) 사이에 삽입되어 내부 메모리(RAM1)와 메모리 콘트롤러(MC) 사이의 전도 경로는 차단되고 및 외부 메모리(RAM2)와 메모리 콘트롤러(MC) 사이의 전도 경로가 형성될 수 있다. 장착된 외부 메모리(RAM2)가 제거되면 전술한 기계적인 힘(F2)이 소멸되고, 경로 변환부의 상부에 설치된 탄성체(253)의 힘(F1)에 의해 베이스 모드의 연결 상태로 복원된다.
이와 같은 방식으로 베이스 모드에서 형성된 내부 메모리(RAM1)와 메모리 콘트롤러(MC) 사이의 전도 경로가 메모리 확장 모드에서 외부 메모리(RAM2)와 메모리 콘트롤러(MC) 사이의 전도 경로로 변환될 수 있다.
도 8은 본 발명의 다른 실시예에 따른 장치를 나타내는 도면이다.
도 8을 참조하면, 장치(1000b)는 베이스 기판(230)을 포함하여 구현될 수 있고, 베이스 기판(230)의 상면에 메모리 콘트롤러(100b) 및 내부 메모리(500a)가 적층식으로 실장될 수 있다. 베이스 기판(230)은 신호 라인 등이 형성된 인쇄회로기판(PCB; printed circuit board)일 수 있다.
메모리 콘트롤러(100b)는 메모리 제어 기능만을 수행하는 단일의 칩으로 구현될 수도 있고 도 13을 참조하여 후술하는 바와 같이 다른 프로세서 등이 하나의 칩에 집적되는 시스템-온-칩의 형태로 구현될 수도 있다. 메모리 콘트롤러(100b), 내부 메모리(500b), 외부 메모리(700b)는 다양한 패키지로 구현될 수 있고, 이들과 베이스 기판(230), 소켓(220)은 범프(240), 베이스 기판(230)에 형성된 신호 라인, 와이어 본딩(미도시) 등을 통하여 전기적으로 연결될 수 있다. 한편 메모리 콘트롤러(100b)는 기판 관통 비아(Through-Silicon Via)들을 포함할 수 있고 상기 기판 관통 비아와 상하의 범프들(240)을 통하여 베이스 기판(230)을 경유하지 않고도 메모리 콘트롤러(100b)와 내부 메모리(500b) 사이에 전도 경로가 형성될 수도 있다.
장치(1000b)는 케이스(1010)로 둘러싸일 수 있다. 일 실시예에서, 내부 메모리(500b)가 실장된 위치에 상응하는 베이스 기판(230)의 하면에 외부 메모리(700b)가 장착될 수 있도록 케이스(1010)의 홈에 소켓(220)이 배치될 수 있다. 소켓(220)은 케이스(1010)에 빌트-인으로 형성될 수도 있고, 케이스(1010)에 탈부착이 가능한 형태로 구현될 수도 있다.
전술한 바와 같이 장치(1000b)의 메모리 콘트롤러(100b)와 메모리들(500b, 700b) 사이의 포인트-투-포인트 연결을 유지하면서 내부 메모리(500b)가 있는 위치에서 가까운 곳에 외부 메모리(700b)를 연결하여 메모리 용량을 외부로부터 증가시켜 장치(1000b)의 성능을 향상시킬 수 있다.
도 5의 장치(1000a) 및 도 8의 장치(1000b)에 포함된 적어도 일부의 구성 요소들은 다양한 패키지로 구현될 수 있다. 예를 들어 상기 적어도 일부의 구성 요소들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 9 및 도 10은 본 발명의 다른 실시예들에 따른 메모리 버스의 연결 방법들을 나타내는 도면들이다.
도 9에는 메모리 확장 모드에서 메모리 버스의 연결 상태가 도시되어 있다. 전술한 바와 같이 메모리 버스의 코맨드-어드레스 버스(C/A BUS)는 외부 메모리(700e)가 장착되는 경우 외부 메모리(700e)와 내부 메모리(500e)에 의해 공유된다. 즉 베이스 모드에서 메모리 콘트롤러(100e)와 내부 메모리(500e)가 코맨드-어드레스 버스(C/A BUS)를 통하여 연결된 상태에서 외부 메모리(700e)가 부가적으로 코맨드-어드레스 버스(C/A BUS)에 연결된다.
전술한 바와 같이, 데이터 버스(DATA BUS)는 전속 데이터 라인들(261) 및 가변 데이터 라인들(262)을 포함할 수 있다. 전속 데이터 라인들(261)은 동작 모드에 관계없이 메모리 콘트롤러(100e)와 내부 메모리(500e)와의 연결만을 전속적으로 담당한다. 가변 데이터 라인들(262)은 베이스 모드에서 메모리 콘트롤러(100e)와 내부 메모리(500e)를 연결하고 메모리 확장 모드에서 메모리 콘트롤러(100e)와 외부 메모리(700e)를 연결한다.
각각의 가변 데이터 라인(262)은 플래그 신호(FG)에 응답하여 선택적으로 베이스 모드에서 메모리 콘트롤러(100e)와 내부 메모리(500e) 사이의 전도 경로를 형성하고 메모리 확장 모드에서 메모리 콘트롤러(100e)와 외부 메모리(700e) 사이의 전도 경로를 형성하는 스위치(SW)를 포함할 수 있다.
도 9에 도시된 바와 같이, 코맨드-어드레스 버스(C/A BUS)는 단방향(uni-directional) 버스이고 데이터 버스(DATA BUS)는 양방향(bi-directional) 버스이다.
코맨드-어드레스 버스(C/A BUS)의 각각의 신호 라인은 메모리 콘트롤러(100e)에 포함된 드라이버(DA) 및 내부 메모리(500e)에 포함된 수신 버퍼(RA)에 연결된다. 메모리 확장 모드에서 외부 메모리(700e)가 부가적으로 코맨드-어드레스 버스(C/A BUS)에 연결되면 코맨드-어드레스 버스(C/A BUS)의 기생 커패시턴스가 증가하게 된다. 이를 보완하기 위하여, 메모리 콘트롤러(100e)는 외부 메모리(700e)가 장착되는 경우 플래그 신호(FG)에 응답하여 코맨드-어드레스 버스(C/A BUS)를 구동하는 드라이버(DA)의 강도를 증가시킬 수 있다.
데이터 버스(C/A BUS)의 각각의 신호 라인은 메모리 콘트롤러(100e)에 포함된 드라이버(DD1)와 수신 버퍼(RD1) 및 내부 메모리(500e)에 포함된 드라이버(DD2, DD3)와 수신 버퍼(RD2, RD3)에 연결된다. 메모리 확장 모드에서 가변 데이터 라인(262)과 내부 메모리(500e)의 전기적인 연결은 스위치(SW)에 의해 차단된다. 이 경우 전력 소모를 감소하기 위해 가변 데이터 라인(262)에 연결된 내부 메모리(500e)의 드라이버(DD3)와 수신 버퍼(RD2)는 플래그 신호(FG)에 응답하여 디스에이블될 수 있다.
도 10에는 메모리 확장 모드에서 메모리 버스의 연결 상태가 도시되어 있다. 전술한 바와 같이 메모리 버스의 코맨드-어드레스 버스(C/A BUS)는 외부 메모리(700f)가 장착되는 경우 외부 메모리(700f)와 내부 메모리(500f)에 의해 공유된다. 즉 베이스 모드에서 메모리 콘트롤러(100f)와 내부 메모리(500f)가 코맨드-어드레스 버스(C/A BUS)를 통하여 연결된 상태에서 외부 메모리(700e)가 부가적으로 코맨드-어드레스 버스(C/A BUS)에 연결된다.
전술한 바와 같이, 데이터 버스(DATA BUS)는 전속 데이터 라인들(271) 및 가변 데이터 라인들(272)을 포함할 수 있다. 전속 데이터 라인들(271)은 동작 모드에 관계없이 메모리 콘트롤러(100f)와 내부 메모리(500f)와의 연결만을 전속적으로 담당한다. 가변 데이터 라인들(272)은 베이스 모드에서 메모리 콘트롤러(100f)와 내부 메모리(500f)를 연결하고 메모리 확장 모드에서 메모리 콘트롤러(100f)와 외부 메모리(700f)를 연결한다.
도 9의 실시예에서는 스위치(SW)를 이용하여 메모리 컨트롤러(100e)와 메모리들(500e, 700e) 사이의 전도 경로를 제어하였으나, 도 10의 실시예에서는 쌍을 이루는 두 개의 신호 라인들(272a, 272b)을 이용하여 각각의 가변 데이터 라인을 구현함으로써 메모리 컨트롤러(100f)와 메모리들(500f, 700f) 사이의 전도 경로를 제어한다.
도 10에 도시된 바와 같이, 각각의 가변 데이터 라인은 메모리 콘트롤러(100f)와 내부 메모리(500f)를 연결하기 위한 제1 라인(272a) 및 메모리 콘트롤러(100f)와 외부 메모리(700f)를 연결하기 위한 제2 라인(272b)을 포함한다. 플래그 신호(FG)에 응답하여 선택적으로 제1 라인(272a) 또는 제2 라인(272b)이 인에이블된다. 예를 들어, 베이스 모드에서 제1 라인(272a)에 연결된 드라이버(DD2) 및 수신 버퍼(RD2)가 활성화되고 제2 라인(272b)에 연결된 드라이버(DD3) 및 수신 버퍼(RD3)는 비활성화된다. 반대로 메모리 확장 모드에서 제2 라인(272b)에 연결된 드라이버(DD3) 및 수신 버퍼(RD3)가 활성화되고 제1 라인(272a)에 연결된 드라이버(DD2) 및 수신 버퍼(RD2)가 비활성화된다.
이와 같은 방식으로, 메모리 콘트롤러(100f)와 내부 메모리(500f) 사이의 전도 경로(272a)와 메모리 콘트롤러(100f)와 외부 메모리(700f) 사이의 전도 경로(272b)가 동작 모드에 따라서 선택적으로 활성화될 수 있다. 베이스 확장 모드에서 가변 데이터 라인의 제1 라인(272a)은 디스에이블된다. 이 경우 전력 소모를 감소하기 위해 제1 라인(272a)에 연결된 내부 메모리(500f)의 드라이버(DD5)와 수신 버퍼(RD5)는 플래그 신호(FG)에 응답하여 디스에이블될 수 있다.
도 11은 본 발명의 일 실시예에 따른 내부 메모리와 외부 메모리의 동작을 설명하기 위한 도면이다.
도 11의 왼쪽은 베이스 모드에서의 내부 메모리(500c)를 나타내고 오른쪽은 메모리 확장 모드에서의 내부 메모리(500c) 및 외부 메모리(700c)를 나타낸다. 예를 들어, 플래그 신호(FG)의 논리 로우 레벨(L)은 베이스 모드를 나타내고 플래그 신호(FG)의 논리 하이 레벨(H)은 메모리 확장 모드를 나타낼 수 있다. 베이스 모드에서 내부 메모리(500c)는 2M의 데이터 버스폭으로 메모리 콘트롤러와 교신하고 메모리 콘트롤러로부터 코맨드-어드레스 신호(CA)와 칩 선택 신호(CSi)를 수신한다.
메모리 확장 모드에서 내부 메모리(500c)와 외부 메모리(700c)는 공통의 칩 선택 신호(CSi=CSe)를 수신하고, 각각 M의 데이터 버스폭으로 메모리 콘트롤러와 교신할 수 있다. 전술한 바와 같이 내부 메모리(500c)와 외부 메모리(700c)는 메모리 확장 모드에서 코맨드-어드레스 버스를 공유하므로 동일한 코맨드-어드레스 신호(CA)를 수신한다.
내부 메모리(500c)는 플래그 신호(FG)에 응답하여 베이스 모드 또는 메모리 확장 모드에 상응하는 초기화 동작을 수행할 수 있다. 이 경우 각각의 동작 모드에 상응하는 동작 조건은 디폴트 값으로 내부 메모리(500c)에 저장되어 있을 수 있다. 다른 실시예에서, 메모리 확장 모드에서 내부 메모리(500c)와 외부 메모리(700c)는 공통의 칩 선택 신호(CSi=CSe) 및 동일한 코맨드-어드레스 신호(CA)를 수신하여 동일한 동작 조건으로 초기화될 수 있다.
도 12는 본 발명의 다른 실시예에 따른 내부 메모리와 외부 메모리의 동작을 설명하기 위한 도면이다.
도 12의 왼쪽은 베이스 모드에서의 내부 메모리(500d)를 나타내고 오른쪽은 메모리 확장 모드에서의 내부 메모리(500d) 및 외부 메모리(700d)를 나타낸다. 베이스 모드에서 내부 메모리(500c)는 A의 데이터 버스폭으로 메모리 콘트롤러와 교신하고 메모리 콘트롤러로부터 코맨드-어드레스 신호(CA)와 칩 선택 신호(CSi)를 수신한다.
메모리 확장 모드에서 내부 메모리(500d)와 외부 메모리(700d)는 서로 다른 각각의 칩 선택 신호(CSi, CSe)를 수신하고, 각각 B의 데이터 버스폭 및 C의 버스폭으로 메모리 콘트롤러와 교신할 수 있다. 즉 베이스 모드에서의 최대 데이터 버스폭 A는 메모리 확장 모드에서 B 및 C로 분할되어 각각 내부 메모리(500d)와 외부 메모리(700d)에 할당될 수 있다. 전술한 바와 같이 내부 메모리(500d)와 외부 메모리(700d)는 메모리 확장 모드에서 코맨드-어드레스 버스를 공유하므로 동일한 코맨드-어드레스 신호(CA)를 수신한다. 내부 메모리(500d)는 메모리 콘트롤러부터 제공되는 코맨드-어드레스 신호(CA)에 응답하여 베이스 모드 또는 메모리 확장 모드에 상응하는 초기화 동작을 수행할 수 있다.
메모리 확장 모드에서 내부 메모리(500d)와 외부 메모리(700d)는 각각의 동작 조건으로 초기화될 수 있다. 즉 내부 메모리(500d)의 칩 선택 신호(CSi)를 활성화하고 외부 메모리(700d)의 칩 선택 신호(CSe)를 비활성화한 상태에서 수신되는 코맨드-어드레스 신호(CA)에 기초하여 내부 메모리(500d)의 동작 조건만을 초기화할 수 있다. 마찬가지로 내부 메모리(500d)의 칩 선택 신호(CSi)를 비활성화하고 외부 메모리(700d)의 칩 선택 신호(CSe)를 활성화한 상태에서 수신되는 코맨드-어드레스 신호(CA)에 기초하여 외부 메모리(700d)의 동작 조건만을 초기화할 수 있다.
이와 같은 방식으로 메모리 확장 모드에서 내부 메모리(500d)와 외부 메모리(700d)는 각각의 특성에 적합하도록 서로 다른 동작 조건으로 초기화될 수 있다. 예를 들어, 상기 초기화되는 동작 조건은 버스트 길이(burst length), 버스트 타입(burst type, sequential 또는 interleave), 랩 콘트롤(wrap control), 레이턴시(latency) 등을 포함할 수 있다.
도 13은 본 발명의 실시예들에 따른 모바일 장치를 나타내는 블록도이다.
도 13을 참조하면, 모바일 장치(2000)는 메모리 콘트롤러(MC)(100)를 포함하는 시스템-온-칩(10), 메모리 버스(MBUS), 외부 메모리 접속부(EMC)(300) 및 내부 메모리(internal memory)(500)를 포함한다.
시스템-온-칩(10)은 여러 가지 기능을 가진 시스템을 하나의 칩으로 구현한 것으로서, 예를 들어, 시스템-온-칩(10)은 중앙처리장치(CPU: central processing unit), 메모리 관리 장치(MMU: memory management unit), 그래픽 처리 장치(GPU: graphics processing unit), 메모리 콘트롤러(MC: memory controller) 등을 포함할 수 있다.
모바일 장치(2000)는 기억장치 직접 접근 제어기(DMAC: direct memory access controller)(50), 주변 장치 인터페이스(peripheral I/F)(60), 내부 스토리지(internal storage)(70) 등을 더 포함할 수 있다. 주변 장치 인터페이스(60)는 내부 스토리지(70)와 외부 스토리지(80)와의 데이터 통신을 매개한다. 기억장치 직접 접근 제어기(50)는 시스템-온-칩(10)과는 독립된 전송회로(채널)를 통하여 내부 메모리(500)와 외부 스토리지(80) 사이에서 직접 데이터를 교환할 수 있도록 제어한다.
도 1을 참조하여 전술한 바와 같이, 메모리 콘트롤러(100)는 동작 모드에 따라서 내부 메모리(500)를 제어하거나 내부 메모리(500) 및 장착된 외부 메모리(700)를 함께 제어한다. 내부 메모리(300)는 메모리 콘트롤러(100)에 연결되는 메모리 버스(MBUS)를 통하여 메모리 콘트롤러(100)에 직접 연결된다.
여기서 "직접 연결된다"는 것은 데이터 변환을 위한 직렬화기(serializer), 병렬화기(desirializer), 버퍼(buffer), 라우터(router) 등과 같이 메모리의 리드/라이트 레이턴시(read/write)를 현저히 증가시키는 구성이 메모리 버스(MBUS) 상에 매개되지 않고 신호 라인을 통하여 직접 연결되는 것을 나타낸다. 특히 메모리 버스(MBUS)의 데이터 라인은 동작 모드에 관계없이 메모리 콘트롤러(100)와 내부 메모리(500) 사이의 포인트-투-포인트 연결(point-to-point connection)을 유지한다.
외부 메모리 접속부(300)는 메모리 버스(MBUS)의 일부의 신호 라인들을 통하여 메모리 콘트롤러(100)에 외부 메모리(700)를 직접 연결한다. 외부 메모리 접속부(300)는 외부 메모리(700)와 접속하기 위한 입출력 패드들, 범프들, 상기 입출력 패드들과 메모리 버스(MBUS) 지엽적인 신호 라인들, 플래그 신호 발생부, 전술한 도 6 및 도 7의 경로 변환부(246, 247, 248, 256, 257, 258)들 및/또는 도 9의 스위치(SW)들을 포함하여 구현될 수 있다.
전술한 바와 같이, 메모리 콘트롤러(100)와 외부 메모리(700)의 포인트-투-포인트 연결을 위하여 외부 메모리 접속부(300)는 데이터 변환을 위한 직렬화기(serializer), 병렬화기(desirializer), 버퍼(buffer), 라우터(router) 등과 같이 메모리의 리드/라이트 레이턴시(read/write)를 현저히 증가시키는 구성을 포함하지 않는다.
외부 메모리 접속부(300)는 외부 메모리(700)의 장착 여부를 나타내는 플래그 신호(FG)를 발생하여 메모리 콘트롤러(100)에 제공하는 플래그 신호 발생부(350)를 포함한다. 외부 메모리(700)가 장착되지 않은 베이스 모드에서 플래그 신호(FG)는 제1 논리 레벨을 가지고 외부 메모리(700)가 장착된 메모리 확장 모드에서 플래그 신호(FG)는 제2 논리 레벨을 가질 수 있다. 예를 들어, 상기 제1 논리 레벨은 논리 로우 레벨이고 상기 제2 논리 레벨은 논리 하이 레벨일 수 있다.
메모리 콘트롤러(100)는 플래그 신호(FG)에 기초하여 동작 모드에 따른 설정 동작을 수행할 수 있다. 예를 들어, 베이스 모드보다 메모리 확장 모드에서 행 어드레스 및/또는 열 어드레스의 수가 증가하기 때문에 동작 모드에 적합하도록 어드레스 구성을 변경할 수 있다. 플래그 신호(FG)는 내부 메모리(500)에 제공될 수도 있으며, 이 경우 내부 메모리(500)는 플래그 신호(FG)에 기초하여 동작 모드에 따른 설정 동작을 수행할 수 있다.
예를 들어, 내부 메모리(500) 및/또는 외부 메모리(700)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 내부 저장 장치(70) 및/또는 외부 저장 장치(80)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.
모바일 장치(2000)는 메인 메모리 또는 시스템 메모리로서 기능하는 내부 메모리(300)를 포함하는 모든 휴대 가능한 장치로 해석되어야할 것이다. 예를 들어, 모바일 장치(2000)는 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
모바일 장치를 점차 PC와 같이 향상된 프로세싱 능력을 가지도록 구현하기 위하여 균질적인(Homogeneous) 또는 비균질적인(Heterogeneous) 멀티코어 프로세서(Multi-core processor)를 탑재한 시스템-온-칩(SoC)기반의 하드웨어 플랫폼과 이를 이용한 소프트웨어 플랫폼의 개발이 촉진될 것으로 예상된다. 이에 따라 하나의 장치에서 여러가지 태스크를 동시에 처리할 수 있는 멀티-태스킹에 대한 요구도 점차 증가할 것으로 예상된다. 특히 모바일 장치에서의 멀티-태스킹 성능이 소비자의 선택의 중요한 기준이 되고 있는 추세이다.
멀티-태스킹의 성능은 장치의 조건에 따라 큰 차이가 있을 수 있다. PC등의 기기에서는 하나의 태스크가 시작되면 사용자에 의해 종료되기까지 그 태스크를 지속적으로 수행을 하게 되며 이와 관련된 코드, 데이터 등이 시스템 메모리 또는 메인 메모리로 기능하는 내부 메모리에 상주하게 된다. 이 내부 메모리는 주로 디램(DRAM)이 사용된다. 계속해서 새로운 태스크를 시작시키게 되면 메인 메모리의 공간을 계속해서 채우게 된다. 메인 메모리의 공간이 부족하게 되면 스토리지 중 일부를 할당받아 메인 메모리처럼 사용하게 되는 스와핑(Swapping)을 수행하게 된다. 이 경우에는 실제의 물리적인 메모리만을 운용하는 것보다 태스크 수행 속도가 느려지게 된다. 이 태스크들의 수행여부에 대한 관리는 주로 사용자에 의해 결정되는 방식을 따른다.
모바일 장치의 경우 제한된 메인 메모리 자원(resource) 등의 영향으로 주로 시스템에서 태스크를 관리하는 방식을 채택하고 있다. 또한 모바일 장치에서는 태스크 전환 속도 등의 시스템 반응 속도가 중요하기 때문에 스와핑 등의 방법은 사용하지 않으려는 경향이 있다. 따라서 추가되는 태스크 수행을 시도할 때 메인 메모리가 부족하게 되면 시스템에서 수행을 거부하거나 장치 내에 구현되어 있는 알고리듬에 의해 기존의 태스크를 종료시킨다. 이와 같이 모바일 장치에서는 PC와 같은 지속적이며 안정적인 멀티-태스킹의 구현이 어려운 상황이다.
본 발명의 실시예들에 따른 장치(1000, 2000)는, 이에 대한 해결책(Solution)으로서 외부에서 메인 메모리를 안정된 확장성(scalability)을 가지고 추가할 수 있는 방안을 제안하고 있다. 종래의 PC, 노트북 등에서는 메모리 모듈이나 IC 타입의 램 카드 등을 PCMCIA, ISA,SATA, PCI Express등의 주변 장치 인터페이스(60)를 이용하여 메모리 용량을 증가시키는 방법을 적용하고 있다.
이와 같이 주변 장치 인터페이스(60)를 통하여 외부 메모리를 추가하는 경우에는 직병렬 데이터 변환, 독출/기입 레이턴시(Read/Write Latency)의 증가 등의 문제가 발생하여 메인 메모리로서의 역할을 수행하기 어렵다.
이와 비교하여, 본 발명의 실시예들에 따른 장치(1000, 2000)는 내부 메모리와 메모리 콘트롤러 및 외부 메모리와 메모리 콘트롤러 사이의 포인트-투-포인트 연결을 유지하면서 외부 메모리를 효율적으로 추가하여 장치의 성능을 향상시킬 수 있다. 이에 따라, 모바일 장치의 비용은 기본적으로 감소시키면서 멀티-태스킹의 성능 향상 또는 풍부한 프로그램 경험(rich program experience)을 요구하는 소프트웨어 프로그래머, 또는 특정 애플리케이션에서 PC에 버금가는 성능을 요구하는 사용자(end user)들의 요구를 충족시킬 수 있다.
본 발명의 실시예들은 메인 메모리 또는 시스템 메모리로서의 내부 메모리를 포함하는 모든 장치에 유용하게 이용될 수 있다. 특히 본 발명의 실시예들은 우수한 멀티-태스킹 성능 및 소형화가 요구되는 모바일 장치에 더욱 유용하게 이용될 수 있다.
상기에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야에서 통상의 지식을 가진 자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.
100: 메모리 콘트롤러
300: 외부 메모리 접속부
500: 내부 메모리
700: 외부 메모리
MBUS: 메모리 버스

Claims (13)

  1. 메모리 콘트롤러;
    상기 메모리 콘트롤러에 연결되는 메모리 버스;
    상기 메모리 버스를 통하여 상기 메모리 콘트롤러에 직접 연결되는 내부 메모리; 및
    상기 메모리 버스의 일부의 신호 라인들을 통하여 상기 메모리 콘트롤러에 외부 메모리를 직접 연결하고, 상기 외부 메모리의 장착 여부를 나타내는 플래그 신호를 발생하여 상기 메모리 콘트롤러에 제공하는 외부 메모리 접속부를 포함하고,
    상기 메모리 버스의 코맨드-어드레스 버스는 상기 외부 메모리가 장착되는 경우 상기 외부 메모리와 상기 내부 메모리에 의해 공유되는 장치.
  2. 삭제
  3. 제1 항에 있어서,
    상기 메모리 콘트롤러는 상기 외부 메모리가 장착되는 경우 상기 코맨드-어드레스 버스를 구동하는 드라이버의 강도를 증가시키는 것을 특징으로 하는 장치.
  4. 제1 항에 있어서,
    상기 외부 메모리가 장착되지 않은 베이스 모드에서 상기 내부 메모리는 최대 데이터 버스폭으로 상기 메모리 콘트롤러와 교신하고,
    상기 외부 메모리가 장착된 메모리 확장 모드에서 상기 내부 메모리와 상기 외부 메모리는 상기 최대 데이터 버스폭이 분할된 각각의 데이터 버스폭으로 상기 메모리 콘트롤러와 교신하는 것을 특징으로 하는 장치.
  5. 제4 항에 있어서, 상기 메모리 버스의 데이터 버스는,
    상기 메모리 콘트롤러와 상기 내부 메모리와의 연결만을 전속적으로 담당하는 전속 데이터 라인들; 및
    상기 베이스 모드에서 상기 메모리 콘트롤러와 상기 내부 메모리를 연결하고 상기 메모리 확장 모드에서 상기 메모리 콘트롤러와 상기 외부 메모리를 연결하는 가변 데이터 라인들을 포함하는 것을 특징으로 하는 장치.
  6. 제5 항에 있어서,
    상기 각각의 가변 데이터 라인은 상기 외부 메모리의 장착시 발생하는 기계적인 힘을 이용하여 동작하는 경로 변환부를 포함하고,
    상기 경로 변환부는,
    상기 베이스 모드에서 상기 메모리 콘트롤러와 상기 내부 메모리 사이의 전도 경로를 형성하는 제1 도체;
    상기 메모리 확장 모드에서 상기 메모리 콘트롤러와 상기 외부 메모리 사이의 전도 경로를 형성하는 제2 도체; 및
    상기 메모리 확장 모드에서 상기 메모리 콘트롤러와 상기 내부 메모리 사이의 전도 경로를 차단하는 부도체를 포함하는 것을 특징으로 하는 장치.
  7. 제5 항에 있어서,
    상기 각각의 가변 데이터 라인은 상기 플래그 신호에 응답하여 선택적으로 상기 베이스 모드에서 상기 메모리 콘트롤러와 상기 내부 메모리 사이의 전도 경로를 형성하고 상기 메모리 확장 모드에서 상기 메모리 콘트롤러와 상기 외부 메모리 사이의 전도 경로를 형성하는 스위치를 포함하는 것을 특징으로 하는 장치.
  8. 제5 항에 있어서,
    상기 각각의 가변 데이터 라인은 상기 메모리 콘트롤러와 상기 내부 메모리를 연결하기 위한 제1 라인 및 상기 메모리 콘트롤러와 상기 외부 메모리를 연결하기 위한 제2 라인을 포함하고,
    상기 플래그 신호에 응답하여 선택적으로 상기 베이스 모드에서 상기 제1 라인에 연결된 드라이버 및 수신 버퍼가 활성화되고 상기 메모리 확장 모드에서 상기 제2 라인에 연결된 드라이버 및 수신 버퍼가 활성화되는 것을 특징으로 하는 장치.
  9. 제4 항에 있어서,
    상기 내부 메모리와 상기 외부 메모리는 공통의 칩 선택 신호를 수신하고, 상기 내부 메모리는 상기 플래그 신호에 응답하여 상기 베이스 모드 또는 상기 메모리 확장 모드에 상응하는 초기화 동작을 수행하는 것을 특징으로 하는 장치.
  10. 제4 항에 있어서,
    상기 내부 메모리와 상기 외부 메모리는 서로 다른 각각의 칩 선택 신호를 수신하고, 상기 내부 메모리는 상기 메모리 콘트롤러부터 제공되는 코맨드 신호에 응답하여 상기 베이스 모드 또는 상기 메모리 확장 모드에 상응하는 초기화 동작을 수행하는 것을 특징으로 하는 장치.
  11. 청구항 11은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서,
    상기 메모리 콘트롤러 및 상기 내부 메모리가 상면에 실장되는 베이스 기판을 더 포함하고,
    상기 내부 메모리가 실장된 위치에 상응하는 상기 베이스 기판의 하면에 상기 외부 메모리가 장착되는 것을 특징으로 하는 장치.
  12. 청구항 12은(는) 설정등록료 납부시 포기되었습니다.
    제1 항에 있어서,
    상기 외부 메모리 접속부는 상기 외부 메모리의 장착시 상기 외부 메모리를 통하여 제1 전압이 인가되는 플래그 패드 및 상기 플래그 패드와 제2 전압 사이에 연결되는 저항으로 이루어진 플래그 신호 발생부를 포함하고, 상기 플래그 패드와 상기 저항 사이의 노드를 통하여 상기 플래그 신호가 제공되는 것을 특징으로 하는 장치.
  13. 메모리 콘트롤러를 포함하는 시스템-온-칩;
    상기 메모리 콘트롤러에 연결되는 메모리 버스;
    상기 메모리 버스를 통하여 상기 메모리 콘트롤러에 직접 연결되는 내부 메모리; 및
    상기 메모리 버스의 일부의 신호 라인들을 통하여 상기 메모리 콘트롤러에 외부 메모리를 직접 연결하고, 상기 외부 메모리의 장착 여부를 나타내는 플래그 신호를 발생하여 상기 메모리 콘트롤러에 제공하는 외부 메모리 접속부를 포함하고,
    상기 메모리 버스의 코맨드-어드레스 버스는 상기 외부 메모리가 장착되는 경우 상기 외부 메모리와 상기 내부 메모리에 의해 공유되는 모바일 장치.
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