KR100546348B1 - 플래시 메모리 시스템 및 그 데이터 저장 방법 - Google Patents

플래시 메모리 시스템 및 그 데이터 저장 방법 Download PDF

Info

Publication number
KR100546348B1
KR100546348B1 KR1020030050502A KR20030050502A KR100546348B1 KR 100546348 B1 KR100546348 B1 KR 100546348B1 KR 1020030050502 A KR1020030050502 A KR 1020030050502A KR 20030050502 A KR20030050502 A KR 20030050502A KR 100546348 B1 KR100546348 B1 KR 100546348B1
Authority
KR
South Korea
Prior art keywords
flash memory
information data
data
parity code
memory device
Prior art date
Application number
KR1020030050502A
Other languages
English (en)
Other versions
KR20050011409A (ko
Inventor
권정미
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030050502A priority Critical patent/KR100546348B1/ko
Priority to US10/869,022 priority patent/US7290082B2/en
Priority to FR0408024A priority patent/FR2858101B1/fr
Priority to DE102004036888A priority patent/DE102004036888B4/de
Publication of KR20050011409A publication Critical patent/KR20050011409A/ko
Application granted granted Critical
Publication of KR100546348B1 publication Critical patent/KR100546348B1/ko
Priority to US11/857,900 priority patent/US7562183B2/en
Priority to US12/502,700 priority patent/US7899980B2/en
Priority to US13/013,948 priority patent/US20110119436A1/en

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1087—Data input latches
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
    • G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
    • G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
    • G06F11/1012—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices using codes or arrangements adapted for a specific type of error
    • G06F11/1032—Simple parity
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2245—Memory devices with an internal cache buffer

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

플래시 메모리 시스템 및 그 데이터 저장 방법이 개시된다. 본 발명의 플래시 메모리 시스템에서의 데이터 처리 방법은 (a) 소정의 명령어 및 어드레스 신호를 플래시 메모리 장치로 전송하는 단계와 (b) 정보 데이터를 플래시 메모리 장치로 전송하는 단계와 (c) 정보 데이터에 대한 패리티 코드를 생성하여 정보 데이터에 연속하여 플래시 메모리 장치로 전송하는 단계를 구비한다. 그리고, (b) 및 (c) 단계는 적어도 두 번 반복된다. 정보 데이터와 이에 대한 패리티 코드는 페이지 버퍼의 데이터 필드 및 패리티 필드를 구분하지 않고 저장된다. 본 발명에 의하면, 데이터 처리 시간을 줄일 수 있다. 또한, 비교적 작은 크기의 데이터에 대하여 패리티 코드를 생성하므로, ECC 회로의 하드웨어적인 부담을 줄일 수 있다.

Description

플래시 메모리 시스템 및 그 데이터 저장 방법{Flash memory system and data writing method there-of}
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 시스템(100)을 개략적으로 나타내는 블록도이다.
도 2는 도 1에 도시된 플래시 메모리 장치의 메모리셀 어레이 및 페이지 버퍼를 좀 더 상세히 도시하는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 플래시 메모리 시스템에서의 데이터 저장 방법을 나타내는 도면이다.
도 4는 본 발명의 비교예에 따른 플래시 메모리 시스템에서의 데이터 저장 방법을 나타내는 도면이다.
본 발명은 플래시 메모리 시스템에 관한 것으로, 특히, 플래시 메모리 시스템에서 플래시 메모리 장치에 데이터 및 패리티 코드를 기입하고 독출하는 방법에 관한 것이다.
플래시 메모리 장치는 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 리프레쉬 기능을 필요로 하지 않는 불휘발성 EEPROM의 일종이다. 플래시 메모리에는 소량의 정보를 고속으로 저장하는데 주로 사용되는 노아(NOR)형과 대량의 정보를 저장하는데 주로 사용되는 낸드(NAND)형 등이 있다. 낸드 플래시 메모리의 프로그램 및 소거는 플로팅 게이트로/로부터 전자를 주입하거나 방출함으로써 메모리셀의 문턱 전압(threshold voltage)을 제어함으로써 이루어진다.
낸드 플래쉬 메모리 장치는 짧은 시간에 대용량의 데이터를 저장하기 위하여 통상 페이지 버퍼라고 불리우는 레지스터를 사용한다. 외부에서 입력되는 데이터는 페이지 버퍼를 통하여 메모리셀 어레이에 저장되고, 메모리셀 어레이에서 독출되는 데이터는 페이지 버퍼를 통하여 외부로 출력된다. 따라서, 일반적으로 데이터는 페이지 버퍼의 크기 단위로 플래시 메모리 장치에 기입되고 독출된다.
한편, 낸드 플래시 메모리 장치를 구비하는 시스템은 흔히 정보 데이터의 오류 검사 및/또는 정정을 위하여 정보 데이터와 정보 데이터에 대한 패리티 코드를 함께 저장한다. 컨트롤러가 일정 크기의 정보 데이터에 대해 패리티 코드를 생성하여 정보 데이터 및 패리티 코드를 플래시 메모리 장치에 저장하고, 후에 패리티 코드를 독출하여 정보 데이터에 오류가 발생했는지를 검사한다.
그런데, 최근 플래시 메모리 장치의 페이지 버퍼의 크기가 증가함에 따라, 패리티 처리 단위도 증가되는 추세이다. 통상적으로 페이지 버퍼 크기 정도의 정보 데이터에 대하여 패리티 코드가 발생된다. 즉, 패리티 처리 단위가 페이지 버퍼 크 기 정도의 정보 데이터이다. 따라서, 페이지 버퍼의 크기가 증가하면, 패리티 코드를 생성하기 위한 하드웨어가 복잡해지거나 처리시간이 길어진다.
따라서 본 발명이 이루고자 하는 기술적 과제는 정보 데이터 및 패리티 데이터를 효율적으로 플래시 메모리 장치에 저장하고 독출함으로써 데이터 처리 시간을 줄일 수 있는 플래시 메모리 시스템 및 데이터 저장 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일면에 따른 플래시 메모리 시스템은 메모리셀 어레이와 외부로부터 입력되는 데이터를 상기 메모리셀 어레이에 기입하는 페이지 버퍼를 포함하는 플래시 메모리 장치; 및 정보 데이터를 상기 페이지 버퍼의 크기보다 작은 크기의 둘 이상의 정보 데이터 그룹들로 나누고, 상기 각 정보 데이터 그룹에 연이어 해당 패리티 코드를 상기 플래시 메모리 장치로 전송하는 컨트롤러를 구비한다. 바람직하기로는, 상기 컨트롤러는 소정의 명령어, 상기 정보 데이터, 상기 정보 데이터에 대한 주소 및 제어 신호를 상기 플래시 메모리 장치로 전송하는 메모리 제어부; 및 상기 패리티 코드를 발생하는 ECC 회로를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 다른 일면에 따른 플래시 메모리 시스템은 메모리셀 어레이와 상기 메모리셀 어레이로/로부터 데이터를 기입/독출하기 위한 페이지 버퍼를 포함하는 플래시 메모리 장치; 및 정보 데이터와 상기 정보 데이터에 대한 패리티 코드로 구성되는 정보 데이터-패리티 코드 그룹을 순차 적으로 둘 이상 연속하여 상기 플래시 메모리 장치로 전송하는 컨트롤러를 구비한다. 상기 정보 데이터-패리티 코드 그룹의 크기는 상기 페이지 버퍼의 크기 보다 작은 것이 바람직하다.
상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 일면에 따른 플래시 메모리 시스템의 데이터 저장 방법은 (a) 소정의 명령어 및 어드레스 신호를 상기 플래시 메모리 장치로 전송하는 단계; (b) 정보 데이터를 상기 플래시 메모리 장치로 전송하는 단계; 및 (c) 상기 정보 데이터에 대한 패리티 코드를 생성하여 상기 정보 데이터에 연속하여 상기 플래시 메모리 장치로 전송하는 단계를 구비하며, 상기 (b) 및 상기 (c) 단계는 적어도 두 번 반복된다. 바람직하기로는, 상기 (b) 단계 및 상기 (c) 단계에서 상기 플래시 메모리 장치로 전송된 상기 정보 데이터 및 상기 정보 데이터에 대한 상기 패리티 코드는 상기 플래시 메모리 장치의 페이지 버퍼에 연속적으로 기입된다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 1은 본 발명의 일 실시예에 따른 플래시 메모리 시스템(100)을 개략적으로 나타내는 블록도이다. 이를 참조하면, 시스템(100)은 컨트롤러(110) 및 플래시 메모리 장치(120)를 구비한다.
컨트롤러(110)는 프로세서(112), 메모리 제어부(114) 및 ECC 회로(118)를 구비한다. 프로세서(112)는 컨트롤러(110)의 전반적인 동작을 제어한다. 메모리 제어부(114)는 플래시 메모리 장치(120)와의 인터페이스를 담당한다. ECC 회로(118)는 플래시 메모리 장치(120)에 저장될 정보 데이터의 오류를 검사 및/또는 정정하기 위한 패리티 코드를 생성한다. ECC 회로(118)는 하드웨어로 구성되는 것이 바람직하다. 컨트롤러(110)는 도 1에 도시된 바와 같이 데이터를 저장하기 위한 SRAM(116)을 내부에 더 구비할 수도 있다.
플래시 메모리 장치(120)는 메모리셀 어레이(122) 및 페이지 버퍼(124)를 구비한다. 메모리셀 어레이(122)는 도 1에 상세히 도시되지는 않았지만, 복수의 워드라인들, 복수의 비트라인들 및 복수의 워드라인들과 복수의 비트라인들의 교차영역들에 각각 배열되는 복수의 메모리 셀들을 포함한다.
메모리셀 어레이(122)의 메모리 셀들은 비트라인들을 통하여 페이지 버퍼(124)에 연결된다. 외부에서 입력되는 데이터는 페이지 버퍼(124)를 통하여 메모리셀 어레이(122)에 저장되고, 메모리셀 어레이(122)에서 독출되는 데이터는 페이지 버퍼(124)를 통하여 외부로 출력된다.
플래시 메모리 장치(120)의 메모리셀 어레이(122) 및 페이지 버퍼(124)가 도 2에 좀 더 상세하게 도시된다. 도 2에서 참조번호 '131'은 하나의 페이지를 나타낸다. 페이지(131)는 하나의 워드라인에 연결되는 복수의 메모리셀들을 가리킨다. 따라서, 메모리셀 어레이(122)는 복수의 페이지들(131)을 포함한다. 페이지 버퍼(124)는 데이터 필드와 스페어 필드를 포함한다. 데이터 필드와 스페어 필드는 통상의 플래시 메모리 장치에서는 정보 데이터와 패리티 코드를 각각 저장하기 위한 공간이다. 이에 따라 메모리셀 어레이(122)의 각 페이지도 데이터 필드와 패리티 필드로 구성된다.
컨트롤러(110)와 플래시 메모리 장치(120)는 입출력 버스(IO)와 컨트롤 버스(CON)를 통하여 연결된다. 입출력 버스(IO)는 복수(예를 들어, 8 또는 16) 개의 신호 라인들로 구성된다. 입출력 버스(IO)로는 명령어(CMD), 어드레스(ADDR) 및 데이터(DATA)가 전송된다. 컨트롤 버스(CON)로는 입출력 버스로 전송되는 신호가 명령어(CMD), 어드레스(ADDR) 또는 데이터(DATA)인지를 나타내는 컨트롤 신호(CON)가 전송된다.
도 3은 본 발명의 일 실시예에 따른 플래시 메모리 시스템에서의 데이터 저장 방법을 나타내는 도면이다. 도 3에는, 컨트롤러(110)가 메모리 장치(120)에 정보 데이터 및 이에 대한 패리티 코드를 저장하는 과정이 도시된다.
도 3을 참조하면, 제1 명령(CMD1), 어드레스(ADDR), 데이터(DATA1~DATAn, PARITY1~PARITYn) 및 제2 명령(CMD2)이 순차적으로 플래시 메모리 장치(120)로 전송된다. 제1 명령(CMD1)은 데이터 로딩 명령인 것이 바람직하다. 어드레스(ADDR)는 데이터가 입력될 메모리셀 어레이(120)의 주소를 나타낸다.
데이터는 다수의 정보 데이터 그룹들(DATA1~DATAn) 및 각 정보 데이터 그룹(DATA1~DATAn) 에 대한 각 패리티 코드(PARITY1~PARITYn)를 포함한다. 좀 더 구체적으로 설명하면, 본 발명의 일 실시예에 따른 플래시 메모리 시스템(100)은 정보 데이터(DATA1~DATAn)를 ECC 회로(118)가 처리 가능한 크기만큼 전송한 후, 각 정보 데이터(DATA1~DATAn)에 대한 해당 패리티 코드(PARITY1~PARITYn)를 연속하여 전송하는 과정을 반복한다.
즉, 페이지 버퍼(124)의 데이터 필드 크기에 해당하는 정보 데이터를 전부 전송한 후 이에 대해 패리티 코드를 전송하는 것이 아니라, 정보 데이터를 작은 크기의 둘 이상의 그룹으로 나누어, 각 정보 데이터 그룹이 전송될 때마다 해당 패리티 코드를 연이어 전송한다.
결국, 제1 정보 데이터 그룹(DATA1), 제1 정보 데이터 그룹(DATA1)에 대한 제1 패리티 코드(PARITY1), 제2 정보 데이터 그룹(DATA2), 제2 정보 데이터 그룹(DATA2)에 대한 제2 패리티 코드(PARITY2), ..., 제 n 정보 데이터 그룹(DATAn) 및 제 n 패리티 코드(PARITYn) 순으로 컨트롤러(110)로부터 발생되어 플래시 메모리 장치(120)로 입력된다.
제1 내지 제 n 패리티 코드(PARITY1~PARITYn)는 각각 제1 내지 제 n 정보 데이터 그룹(DATA1~DATAn)에 대한 패리티 데이터들이다. 상기와 같이 전송된 데이터는 페이지 버퍼(124)에 데이터 필드와 패리티 필드의 구분없이 순차적으로 기입된다. 제1 내지 제 n 정보 데이터 그룹들(DATA1~DATAn)의 크기는 동일한 것이 바람직하다.
페이지 버퍼(124)의 데이터 필드의 크기를 N(2 이상의 자연수) 바이트라고 하면, 각 정보 데이터 그룹은 N을 그룹수만큼 나눈 크기인 것이 바람직하다. 여기서, 그룹수는 2이상의 자연수이다.
예를 들어 페이지 버퍼(124)의 데이터 필드의 크기가 2K 바이트이고 스페어 필드의 크기가 64 바이트로서 총 크기가 (2K + 64)바이트인 경우에, 패리티 처리 단위가 512바이트라고 가정하면 정보 데이터와 패리티 코드를 페이지 버퍼(124)에 쓰는 순서는 '512 바이트의 제1 정보 데이터 → 16바이트의 제1 패리티 코드 → 512 바이트의 제2 정보 데이터 → 16바이트의 제2 패리티 코드 → 512 바이트의 제3 정보 데이터 → 16 바이트의 제3 패리티 코드 → 512 바이트의 제4 정보 데이터 → 16 바이트의 제4 패리티 코드' 와 같다. 그리고, 마지막으로 제2 명령(CMD2)이 전송된다. 제2 명령(CMD2)은 페이지 프로그램 명령일 수 있다.
플래시 메모리 장치로부터 데이터를 독출하는 경우에도 상기 저장 방법과 동일하다. 패리티 처리 단위가 512 바이트인 상기 예에서, 플래시 메모리 장치(120)로부터 데이터를 독출하는 경우를 살펴보면, 512 바이트의 제1 정보 데이터(DATA1)의 독출 이후에 해당 제1 패리티 코드(PARITY1)가 연속적으로 독출되므로, 다음 512 바이트의 제2 정보 데이터(DATA2)를 독출하는 동안에 제1 패리티 코드(PARITY1)를 이용하여 제1 정보 데이터(DATA1)에 대한 오류 판단이 가능하다.
따라서, 제1 정보 데이터(DATA1)에 오류가 발견되어 데이터를 다시 독출해야 한다면 현재 독출하는 동작을 종료하고 처음부터 다시 독출하도록 함으로써 오류에 대해 신속하게 대응할 수 있다.
상술한 바와 같이, 페이지 버퍼(124)가 패리티 처리단위보다 큰 경우, 패리티 처리 단위만큼의 정보 데이터를 먼저 페이지 버퍼(124)에 쓴 후 생성된 해당 패리티 코드를 쓰고, 다음 패리티 처리 단위만큼의 정보 데이터와 이에 대한 패리티 코드를 연속으로 쓰는 과정을 반복함으로써 패리티 데이터를 축적하였다가 한 번에 저장할 필요도 없다.
또한 데이터의 독출시에도 패리티 처리단위에 맞춰 정보 데이터와 패리티 코드가 연속적으로 독출되므로 오류 판단을 좀더 빠르고 쉽게 할 수 있다. 이와 같은 본 발명의 효과는 다음 비교예에 의해 더욱 분명해진다.
도 4는 본 발명의 비교예에 따른 플래시 메모리 시스템에서의 데이터 저장 방법을 나타내는 도면이다.
도 4의 (a)를 참조하면, 제1 명령(CMD1), 어드레스(ADDR) 전송 후, 정보 데이터들(DATA1~DATAn)을 연속적으로 전송한다. 정보 데이터들(DATA1~DATAn)의 전송 후에, 패리티 코드들(PARITY1~PARITYn)을 전송하고, 마지막으로 제2 명령(CMD2)을 전송한다.
즉, 정보 데이터(DATA1~DATAn)가 페이지 버퍼(124)의 데이터 필드에 저장되도록 데이터 필드 크기 만큼의 정보 데이터(DATA1~DATAn)를 먼저 전송한 후, 패리티 코드들(PARITY1~PARITYn)을 나중에 전송하여 스페어 필드에 저장한다.
도 4의 (b)를 참조하면, 먼저, 제1 명령(CMD1), 어드레스(ADDR1) 및 제2 명령(CMD2)을 이용하여 정보 데이터들(DATA1~DATAn)을 전송하여 페이지 버퍼(124)를 통해 메모리셀(122)의 일 페이지에 저장한 후에, 패리티 코드들(PARITY1~PARITYn)은 다시 제1 명령(CMD1), 어드레스(ADDR2) 및 제2 명령(CMD2)을 이용하여 페이지 버퍼(124)를 통해 메모리셀(122)의 다른 페이지에 저장한다.
도 4에 도시된 방법들의 경우, 페이지 버퍼(124)의 크기가 패리티 처리 단위 보다 크면, 스페어 필드 또는 메모리셀(122)의 다른 페이지에 패리티 데이터를 쓰기 위해 패리티 처리단위 마다 발생되는 패리티 코드를 컨트롤러(110)에서 따로 저장했다가 플래시 메모리 장치(120)로 전송해야 하는 번거로움이 있다.
또한, 플래시 메모리 장치(120)로부터 데이터를 독출하는 경우에, 페이지 크기만큼의 정보 데이터를 읽은 후 패리티 데이터를 읽거나 정보 데이터와 패리티 데이터를 비연속적으로 읽어야 하므로 오류 여부를 판단하는데 걸리는 시간이 길어진다.
본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명에 의하면, 플래시 메모리 시스템에서 플래시 메모리의 페이지 버퍼에 데이터 필드와 패리티 필드를 별도로 분리하지 않고 정보 데이터와 해당 패리티 코드를 인터리브 방식으로 저장함으로써, 기입 시간을 줄일 수 있다. 또한, 비교적 작은 크기의 데이터에 대하여 패리티 코드를 생성하므로, ECC 회로의 하드웨어적인 부담을 줄일 수 있다.

Claims (9)

  1. 메모리셀 어레이와 외부로부터 입력되는 데이터를 상기 메모리셀 어레이에 기입하는 페이지 버퍼를 포함하는 플래시 메모리 장치; 및
    정보 데이터를 상기 페이지 버퍼의 크기보다 작은 크기의 둘 이상의 정보 데이터 그룹들로 나누고, 상기 각 정보 데이터 그룹에 연이어 해당 패리티 코드를 상기 플래시 메모리 장치로 전송하는 컨트롤러를 구비하는 플래시 메모리 시스템.
  2. 제 1 항에 있어서, 상기 컨트롤러는
    소정의 명령어, 상기 정보 데이터, 상기 정보 데이터에 대한 주소 및 제어 신호를 상기 플래시 메모리 장치로 전송하는 메모리 제어부; 및
    상기 패리티 코드를 발생하는 ECC 회로를 포함하는 것을 특징으로 하는 플래시 메모리 시스템.
  3. 제 1 항에 있어서, 상기 페이지 버퍼는
    N(1이상의 자연수) 바이트의 데이터 필드; 및
    M(1이상의 자연수) 바이트의 스페어 필드를 포함하는 것을 특징으로 하는 플래시 메모리 시스템.
  4. 제 3 항에 있어서, 상기 각 정보 데이터 그룹과 상기 각 정보 데이터 그룹에 대한 패리티 코드는
    상기 데이터 필드와 상기 스페어 필드를 구분하지 않고 상기 페이지 버퍼에 순차적으로 입력되는 것을 특징으로 하는 플래시 메모리 시스템.
  5. 메모리셀 어레이와 상기 메모리셀 어레이로/로부터 데이터를 기입/독출하기 위한 페이지 버퍼를 포함하는 플래시 메모리 장치; 및
    정보 데이터와 상기 정보 데이터에 대한 패리티 코드로 구성되는 정보 데이터-패리티 코드 그룹을 순차적으로 둘 이상 연속하여 상기 플래시 메모리 장치로 전송하는 컨트롤러를 구비하며,
    상기 정보 데이터-패리티 코드 그룹의 크기는 상기 페이지 버퍼의 크기 보다 작은 것을 특징으로 하는 플래시 메모리 시스템.
  6. 제 5 항에 있어서, 상기 컨트롤러는
    소정의 명령어, 상기 정보 데이터, 상기 정보 데이터에 대한 주소 및 제어 신호를 상기 플래시 메모리 장치로 전송하는 메모리 제어부; 및
    상기 패리티 코드를 발생하는 ECC 회로를 포함하는 것을 특징으로 하는 플래시 메모리 시스템.
  7. 플래시 메모리를 포함하는 플래시 메모리 시스템에서의 데이터 저장 방법에 있어서,
    (a) 소정의 명령어 및 어드레스 신호를 상기 플래시 메모리 장치로 전송하는 단계;
    (b) 정보 데이터를 상기 플래시 메모리 장치로 전송하는 단계; 및
    (c) 상기 정보 데이터에 대한 패리티 코드를 생성하여 상기 정보 데이터에 연속하여 상기 플래시 메모리 장치로 전송하는 단계를 구비하며,
    상기 (b) 및 상기 (c) 단계는 적어도 두 번 반복되는 것을 특징으로 하는 플래시 메모리 시스템에서의 데이터 저장 방법.
  8. 제 7 항에 있어서, 상기 (b) 단계 및 상기 (c) 단계에서 상기 플래시 메모리 장치로 전송된 상기 정보 데이터 및 상기 정보 데이터에 대한 상기 패리티 코드는 상기 플래시 메모리 장치의 페이지 버퍼에 연속적으로 기입되는 것을 특징으로 하는 플래시 메모리 시스템의 데이터 저장 방법.
  9. 제 8 항에 있어서, 상기 정보 데이터 및 상기 정보 데이터에 대한 패리티 코드의 크기는 상기 페이지 버퍼의 크기보다 작은 것을 특징으로 하는 플래시 메모리 시스템의 데이터 저장 방법.
KR1020030050502A 2003-07-23 2003-07-23 플래시 메모리 시스템 및 그 데이터 저장 방법 KR100546348B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1020030050502A KR100546348B1 (ko) 2003-07-23 2003-07-23 플래시 메모리 시스템 및 그 데이터 저장 방법
US10/869,022 US7290082B2 (en) 2003-07-23 2004-06-16 Flash memory system and data writing method thereof
FR0408024A FR2858101B1 (fr) 2003-07-23 2004-07-20 Systeme de memoire flash
DE102004036888A DE102004036888B4 (de) 2003-07-23 2004-07-21 Flashspeichersystem und zugehöriges Datenschreibverfahren
US11/857,900 US7562183B2 (en) 2003-07-23 2007-09-19 Flash memory system and data writing method thereof
US12/502,700 US7899980B2 (en) 2003-07-23 2009-07-14 Flash memory system and data writing method thereof
US13/013,948 US20110119436A1 (en) 2003-07-23 2011-01-26 Flash memory system and data writing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030050502A KR100546348B1 (ko) 2003-07-23 2003-07-23 플래시 메모리 시스템 및 그 데이터 저장 방법

Publications (2)

Publication Number Publication Date
KR20050011409A KR20050011409A (ko) 2005-01-29
KR100546348B1 true KR100546348B1 (ko) 2006-01-26

Family

ID=33563021

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030050502A KR100546348B1 (ko) 2003-07-23 2003-07-23 플래시 메모리 시스템 및 그 데이터 저장 방법

Country Status (4)

Country Link
US (4) US7290082B2 (ko)
KR (1) KR100546348B1 (ko)
DE (1) DE102004036888B4 (ko)
FR (1) FR2858101B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9886219B2 (en) 2014-11-26 2018-02-06 Samsung Electronics Co., Ltd. Storage device including nonvolatile memory device and method of programming the same

Families Citing this family (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4818812B2 (ja) * 2006-05-31 2011-11-16 株式会社日立製作所 フラッシュメモリストレージシステム
US20050132128A1 (en) * 2003-12-15 2005-06-16 Jin-Yub Lee Flash memory device and flash memory system including buffer memory
JP2007257791A (ja) * 2006-03-24 2007-10-04 Fujitsu Ltd 半導体記憶装置
TW200828328A (en) * 2006-12-28 2008-07-01 Genesys Logic Inc Method of improving accessing reliability of flash memory
KR100799688B1 (ko) * 2007-01-03 2008-02-01 삼성전자주식회사 백업 회로를 갖는 메모리 시스템 및 그것의 프로그램 방법
TW200832436A (en) * 2007-01-26 2008-08-01 Holtek Semiconductor Inc Data securing method and structure for non-volatile storage device
KR100877609B1 (ko) * 2007-01-29 2009-01-09 삼성전자주식회사 버퍼 메모리의 플래그 셀 어레이를 이용하여 데이터 오류 정정을 수행하는 반도체 메모리 시스템 및 그 구동 방법
US8560760B2 (en) * 2007-01-31 2013-10-15 Microsoft Corporation Extending flash drive lifespan
US7657572B2 (en) * 2007-03-06 2010-02-02 Microsoft Corporation Selectively utilizing a plurality of disparate solid state storage locations
KR100919556B1 (ko) 2007-08-10 2009-10-01 주식회사 하이닉스반도체 상 변화 메모리 장치
IL187041A0 (en) * 2007-10-30 2008-02-09 Sandisk Il Ltd Optimized hierarchical integrity protection for stored data
KR101368694B1 (ko) 2008-01-22 2014-03-03 삼성전자주식회사 메모리 프로그래밍 장치 및 방법
US20090199043A1 (en) * 2008-01-31 2009-08-06 Peter Schrogmeier Error correction in an integrated circuit with an array of memory cells
KR101515122B1 (ko) * 2008-02-15 2015-04-27 삼성전자주식회사 저장된 데이터의 오류에 기반하여 기준 전압을 제어하는 방법과 메모리 데이터 검출 장치
JP2010009141A (ja) * 2008-06-24 2010-01-14 Toshiba Corp データ転送方法
KR101431760B1 (ko) * 2008-06-25 2014-08-20 삼성전자주식회사 Ｅｃｃ 알고리즘을 이용한 플래시 메모리 장치 및 그구동방법
KR101030146B1 (ko) * 2008-08-29 2011-04-18 서울대학교산학협력단 페이지 버퍼를 쓰기 캐시로 이용하는 플래시 기반 저장 장치 및 이용 방법
US8438455B2 (en) * 2008-12-31 2013-05-07 Intel Corporation Error correction in a solid state disk
JP2010277352A (ja) * 2009-05-28 2010-12-09 Toshiba Corp メモリシステム
US8225052B2 (en) * 2009-06-03 2012-07-17 Micron Technology, Inc. Methods for controlling host memory access with memory devices and systems
US8370702B2 (en) * 2009-06-10 2013-02-05 Micron Technology, Inc. Error correcting codes for increased storage capacity in multilevel memory devices
JP5668279B2 (ja) * 2009-08-06 2015-02-12 ソニー株式会社 不揮発性ランダムアクセスメモリおよび不揮発性メモリシステム
JP5464066B2 (ja) * 2010-06-10 2014-04-09 ソニー株式会社 通信装置、及び、通信方法
US9141538B2 (en) 2010-07-07 2015-09-22 Marvell World Trade Ltd. Apparatus and method for generating descriptors to transfer data to and from non-volatile semiconductor memory of a storage drive
US8868852B2 (en) 2010-07-07 2014-10-21 Marvell World Trade Ltd. Interface management control systems and methods for non-volatile semiconductor memory
US9135168B2 (en) 2010-07-07 2015-09-15 Marvell World Trade Ltd. Apparatus and method for generating descriptors to reaccess a non-volatile semiconductor memory of a storage drive due to an error
KR102004928B1 (ko) * 2012-12-04 2019-07-29 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 에러 정정 코드 처리 방법
WO2015149292A1 (en) * 2014-04-02 2015-10-08 Covidien Lp Surgical fastener applying apparatus, kits and methods for endoscopic procedures
JP2016028319A (ja) * 2014-07-08 2016-02-25 富士通株式会社 アクセス制御プログラム、アクセス制御装置及びアクセス制御方法
KR102249810B1 (ko) * 2014-07-23 2021-05-11 삼성전자주식회사 스토리지 장치 및 스토리지 장치의 동작 방법
US10002044B2 (en) 2014-08-19 2018-06-19 Samsung Electronics Co., Ltd. Memory devices and modules
US10002043B2 (en) * 2014-08-19 2018-06-19 Samsung Electronics Co., Ltd. Memory devices and modules
JP2017533761A (ja) * 2014-11-04 2017-11-16 アボット、カーディオバスキュラー、システムズ、インコーポレーテッドＡｂｂｏｔｔ Ｃａｒｄｉｏｖａｓｃｕｌａｒ Ｓｙｓｔｅｍｓ Ｉｎｃ． インプラントを送達する方法及びシステム
US11090097B2 (en) * 2015-03-17 2021-08-17 Covidien Lp Connecting end effectors to surgical devices
US9916091B2 (en) 2015-07-13 2018-03-13 Samsung Electronics Co., Ltd. Memory system architecture
US10177785B2 (en) * 2016-08-23 2019-01-08 Western Digital Technologies, Inc. Error detecting code with partial update
KR20220113146A (ko) * 2021-02-05 2022-08-12 에스케이하이닉스 주식회사 호스트 및 이에 연결되는 메모리 시스템의 동작 방법
KR20220143450A (ko) * 2021-04-16 2022-10-25 에스케이하이닉스 주식회사 시스템 버퍼를 포함하는 메모리 시스템 및 이의 동작 방법

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US123287A (en) * 1872-01-30 Improvement in step-ladders
US5514862A (en) 1994-05-20 1996-05-07 At&T Corp. Portable data carrier
US5475693A (en) * 1994-12-27 1995-12-12 Intel Corporation Error management processes for flash EEPROM memory arrays
JPH10207726A (ja) * 1997-01-23 1998-08-07 Oki Electric Ind Co Ltd 半導体ディスク装置
US5999451A (en) * 1998-07-13 1999-12-07 Macronix International Co., Ltd. Byte-wide write scheme for a page flash device
GB9903490D0 (en) 1999-02-17 1999-04-07 Memory Corp Plc Memory system
JP3940544B2 (ja) * 2000-04-27 2007-07-04 株式会社東芝 不揮発性半導体メモリのベリファイ方法
TW539950B (en) * 2000-12-28 2003-07-01 Sony Corp Data recording device and data write method for flash memory
US20020174397A1 (en) * 2001-05-16 2002-11-21 Fujitsu Limited Method for error detection/correction of multilevel cell memory and multilevel cell memory having error detection/correction function
US6990623B2 (en) * 2001-05-16 2006-01-24 Fujitsu Limited Method for error detection/correction of multilevel cell memory and multilevel cell memory having error detection/correction function
JP4437519B2 (ja) 2001-08-23 2010-03-24 スパンション エルエルシー 多値セルメモリ用のメモリコントローラ
GB0123416D0 (en) 2001-09-28 2001-11-21 Memquest Ltd Non-volatile memory control
US6766952B2 (en) 2001-11-06 2004-07-27 Quadnovation, Inc. SIM card carrier
JP4112849B2 (ja) * 2001-11-21 2008-07-02 株式会社東芝 半導体記憶装置
JP4034971B2 (ja) * 2002-01-21 2008-01-16 富士通株式会社 メモリコントローラおよびメモリシステム装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9886219B2 (en) 2014-11-26 2018-02-06 Samsung Electronics Co., Ltd. Storage device including nonvolatile memory device and method of programming the same

Also Published As

Publication number Publication date
KR20050011409A (ko) 2005-01-29
DE102004036888A1 (de) 2005-02-24
FR2858101B1 (fr) 2006-07-07
US7290082B2 (en) 2007-10-30
US7562183B2 (en) 2009-07-14
US20050021905A1 (en) 2005-01-27
US20080028133A1 (en) 2008-01-31
US20110119436A1 (en) 2011-05-19
US7899980B2 (en) 2011-03-01
US20090271568A1 (en) 2009-10-29
DE102004036888B4 (de) 2008-07-31
FR2858101A1 (fr) 2005-01-28

Similar Documents

Publication Publication Date Title
KR100546348B1 (ko) 플래시 메모리 시스템 및 그 데이터 저장 방법
US9183143B2 (en) Memory device that specifies a size of a segment of write data
US8898374B2 (en) Flash memory device and method for managing flash memory device
EP1312095B1 (en) Method and structure for reliable data copy operation for non-volatile memories
US7239547B2 (en) Memory device
CN106598479B (zh) 闪速存储器的故障安全擦除的方法和装置
CN109062827B (zh) 闪存控制装置、闪存控制系统以及闪存控制方法
US20200303016A1 (en) Memory reading method and memory system
KR102507342B1 (ko) 페이지 버퍼를 포함하는 메모리 장치 및 페이지 버퍼 배치 방법
JP2008108418A (ja) マルチページプログラムの方法、及びこれを行うためのフラッシュメモリ装置
KR20190051570A (ko) 메모리 시스템 및 그것의 동작 방법
CN108461099B (zh) 半导体存储装置
US9507710B2 (en) Command execution using existing address information
CN112309478A (zh) 半导体装置及连续读出方法
US20120002469A1 (en) Nonvolatile semiconductor memory device
EP3057100B1 (en) Memory device and operating method of same
US20070047308A1 (en) Memory controller, flash memory system and control method for flash memory
CN114664342A (zh) Ufs装置及其操作方法
US9478289B1 (en) Semiconductor memory device and operating method thereof
JP2006221334A (ja) メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法
JP4582078B2 (ja) メモリコントローラ及びフラッシュメモリシステム、並びにフラッシュメモリの制御方法
KR100965065B1 (ko) 불휘발성 메모리 소자 및 그 동작 방법
US9104596B2 (en) Memory system
CN108572920B (zh) 避免读取扰动的数据搬移方法以及使用该方法的装置
JP4273106B2 (ja) メモリコントローラ、フラッシュメモリシステム及びフラッシュメモリの制御方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 12