JP2003256273A - フラッシュメモリアクセス回路及びフラッシュメモリアクセス方法 - Google Patents
フラッシュメモリアクセス回路及びフラッシュメモリアクセス方法Info
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- JP2003256273A JP2003256273A JP2002050310A JP2002050310A JP2003256273A JP 2003256273 A JP2003256273 A JP 2003256273A JP 2002050310 A JP2002050310 A JP 2002050310A JP 2002050310 A JP2002050310 A JP 2002050310A JP 2003256273 A JP2003256273 A JP 2003256273A
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Abstract
(57)【要約】
【課題】 複数のフラッシュメモリに対して、回路規模
の小さいフラッシュメモリコントローラにより、ライト
及びイレーズ処理を実行可能とし、フラッシュメモリア
クセスをシステム全体で高速化することを可能とする。 【解決手段】 複数のフラッシュメモリデバイスに対す
る処理を実行させるためのコマンド及び必要なデータを
記憶するコマンド発行用ＦＩＦＯと、ポーリング処理対
象のフラッシュメモリデバイスを記憶するポーリング用
ＦＩＦＯと、コマンド発行用ＦＩＦＯを監視し、コマン
ド発行用ＦＩＦＯに空きが発生した場合に、コマンド発
行用ＦＩＦＯにコマンド及び必要なデータを記憶させる
ＤＭＡと、コマンド発行用ＦＩＦＯ及びポーリング用Ｆ
ＩＦＯを交互に監視し、それぞれの処理を実行するコン
トローラを有するフラッシュメモリアクセス回路とす
る。
の小さいフラッシュメモリコントローラにより、ライト
及びイレーズ処理を実行可能とし、フラッシュメモリア
クセスをシステム全体で高速化することを可能とする。 【解決手段】 複数のフラッシュメモリデバイスに対す
る処理を実行させるためのコマンド及び必要なデータを
記憶するコマンド発行用ＦＩＦＯと、ポーリング処理対
象のフラッシュメモリデバイスを記憶するポーリング用
ＦＩＦＯと、コマンド発行用ＦＩＦＯを監視し、コマン
ド発行用ＦＩＦＯに空きが発生した場合に、コマンド発
行用ＦＩＦＯにコマンド及び必要なデータを記憶させる
ＤＭＡと、コマンド発行用ＦＩＦＯ及びポーリング用Ｆ
ＩＦＯを交互に監視し、それぞれの処理を実行するコン
トローラを有するフラッシュメモリアクセス回路とす
る。
Description
【０００１】
【発明の属する技術分野】本発明は、複数のフラッシュ
メモリデバイスに対して、回路規模の小さいフラッシュ
メモリコントローラにより、ライト及びイレーズ処理を
実行するフラッシュメモリアクセス回路及びフラッシュ
メモリアクセス方法に関する。
メモリデバイスに対して、回路規模の小さいフラッシュ
メモリコントローラにより、ライト及びイレーズ処理を
実行するフラッシュメモリアクセス回路及びフラッシュ
メモリアクセス方法に関する。
【０００２】
【従来の技術】従来、フラッシュメモリデバイスに対す
るライト又はイレーズ処理は、その処理速度が遅いとい
う問題があった。そのため、このような処理を、システ
ム全体を制御するメインＣＰＵが制御すると、システム
全体の処理速度が低下するという問題があった。このよ
うな問題を解決するための手段として、フラッシュメモ
リデバイス専用のコントローラを用いて、メインＣＰＵ
とは独立して制御する方法などが提案されている。
るライト又はイレーズ処理は、その処理速度が遅いとい
う問題があった。そのため、このような処理を、システ
ム全体を制御するメインＣＰＵが制御すると、システム
全体の処理速度が低下するという問題があった。このよ
うな問題を解決するための手段として、フラッシュメモ
リデバイス専用のコントローラを用いて、メインＣＰＵ
とは独立して制御する方法などが提案されている。
【０００３】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の方法などにおいては、複数のフラッシュメモ
リデバイスを同時に制御するために、専用のＣＰＵや、
複数個のＤＭＡを使用するなど、フラッシュメモリデバ
イス制御用の回路規模が大きくなるという問題があっ
た。
うな従来の方法などにおいては、複数のフラッシュメモ
リデバイスを同時に制御するために、専用のＣＰＵや、
複数個のＤＭＡを使用するなど、フラッシュメモリデバ
イス制御用の回路規模が大きくなるという問題があっ
た。
【０００４】本発明は、上記の事情にかんがみなされた
ものであり、複数のフラッシュメモリに対して、回路規
模の小さいフラッシュメモリコントローラにより、ライ
ト及びイレーズ処理を実行可能とし、フラッシュメモリ
アクセスをシステム全体で高速化することの可能なフラ
ッシュメモリアクセス回路及びフラッシュメモリアクセ
ス方法の提供を目的とする。
ものであり、複数のフラッシュメモリに対して、回路規
模の小さいフラッシュメモリコントローラにより、ライ
ト及びイレーズ処理を実行可能とし、フラッシュメモリ
アクセスをシステム全体で高速化することの可能なフラ
ッシュメモリアクセス回路及びフラッシュメモリアクセ
ス方法の提供を目的とする。
【０００５】
【課題を解決するための手段】上記目的を達成するた
め、本発明の請求項１記載のフラッシュメモリアクセス
回路は、複数のフラッシュメモリデバイスに対して、同
時にライト又はイレーズ処理を実行するフラッシュメモ
リアクセス回路であって、フラッシュメモリデバイスに
対する処理を実行させるためのコマンド及び必要なデー
タを記憶するコマンド発行用ＦＩＦＯと、ポーリング処
理対象のフラッシュメモリデバイスを記憶するポーリン
グ用ＦＩＦＯと、コマンド発行用ＦＩＦＯを監視し、コ
マンド発行用ＦＩＦＯに空きが発生した場合に、コマン
ド発行用ＦＩＦＯにコマンド及び必要なデータを記憶さ
せるＤＭＡと、コマンド発行用ＦＩＦＯ及びポーリング
用ＦＩＦＯを交互に監視し、それぞれの処理を実行する
コントローラを有する構成としてある。
め、本発明の請求項１記載のフラッシュメモリアクセス
回路は、複数のフラッシュメモリデバイスに対して、同
時にライト又はイレーズ処理を実行するフラッシュメモ
リアクセス回路であって、フラッシュメモリデバイスに
対する処理を実行させるためのコマンド及び必要なデー
タを記憶するコマンド発行用ＦＩＦＯと、ポーリング処
理対象のフラッシュメモリデバイスを記憶するポーリン
グ用ＦＩＦＯと、コマンド発行用ＦＩＦＯを監視し、コ
マンド発行用ＦＩＦＯに空きが発生した場合に、コマン
ド発行用ＦＩＦＯにコマンド及び必要なデータを記憶さ
せるＤＭＡと、コマンド発行用ＦＩＦＯ及びポーリング
用ＦＩＦＯを交互に監視し、それぞれの処理を実行する
コントローラを有する構成としてある。
【０００６】フラッシュメモリアクセス回路をこのよう
な構成にすれば、２つのＦＩＦＯ、１つのＤＭＡ及び１
つのコントローラから構成されるフラッシュメモリコン
トローラによって、複数のフラッシュメモリデバイスに
対して、同時にライト又はイレーズ処理を実行すること
が可能となる。すなわち、処理に時間がかかるライト又
はイレーズ処理については、コントローラが、２つのＦ
ＩＦＯを交互に参照することによって、複数のフラッシ
ュメモリデバイスにおける処理を同時に実行させ、処理
速度の向上を図っている。
な構成にすれば、２つのＦＩＦＯ、１つのＤＭＡ及び１
つのコントローラから構成されるフラッシュメモリコン
トローラによって、複数のフラッシュメモリデバイスに
対して、同時にライト又はイレーズ処理を実行すること
が可能となる。すなわち、処理に時間がかかるライト又
はイレーズ処理については、コントローラが、２つのＦ
ＩＦＯを交互に参照することによって、複数のフラッシ
ュメモリデバイスにおける処理を同時に実行させ、処理
速度の向上を図っている。
【０００７】ここで、リード処理については、ポーリン
グ用ＦＩＦＯに設定を行う必要はないが、コマンド発行
用ＦＩＦＯにおいては、ライト又はイレーズ処理と同様
に設定され、処理を実行することができることは言うま
でもない。このように、本発明によれば、回路基盤の小
さいフラッシュメモリコントローラによって、フラッシ
ュメモリアクセスをシステム全体で高速化することが可
能となる。なお、ここでいう必要なデータとは、ライト
コマンド発行の際に、必要となるデータを意味してい
る。
グ用ＦＩＦＯに設定を行う必要はないが、コマンド発行
用ＦＩＦＯにおいては、ライト又はイレーズ処理と同様
に設定され、処理を実行することができることは言うま
でもない。このように、本発明によれば、回路基盤の小
さいフラッシュメモリコントローラによって、フラッシ
ュメモリアクセスをシステム全体で高速化することが可
能となる。なお、ここでいう必要なデータとは、ライト
コマンド発行の際に、必要となるデータを意味してい
る。
【０００８】次に、本発明の請求項２記載のフラッシュ
メモリアクセス回路は、このフラッシュメモリアクセス
回路が、フラッシュメモリデバイスが使用中であること
を記録するフラッシュメモリ使用中表示ビットを有する
構成としてある。
メモリアクセス回路は、このフラッシュメモリアクセス
回路が、フラッシュメモリデバイスが使用中であること
を記録するフラッシュメモリ使用中表示ビットを有する
構成としてある。
【０００９】フラッシュメモリアクセス回路をこのよう
な構成にすれば、コントローラは、フラッシュメモリデ
バイスに直接アクセスすることなく、フラッシュメモリ
使用中表示ビットを参照することによって、それぞれの
フラッシュメモリデバイスが、使用中であるか否かを判
断することができる。このため、フラッシュメモリデバ
イスに対する不要なアクセスを防止し、フラッシュメモ
リアクセスを全体としてさらに高速化することが可能と
なる。
な構成にすれば、コントローラは、フラッシュメモリデ
バイスに直接アクセスすることなく、フラッシュメモリ
使用中表示ビットを参照することによって、それぞれの
フラッシュメモリデバイスが、使用中であるか否かを判
断することができる。このため、フラッシュメモリデバ
イスに対する不要なアクセスを防止し、フラッシュメモ
リアクセスを全体としてさらに高速化することが可能と
なる。
【００１０】次に、本発明の請求項３記載のフラッシュ
メモリアクセス回路は、このフラッシュメモリアクセス
回路が、システムバスを介してＤＭＡに接続されたメイ
ンＣＰＵ及びＳＤＲＡＭを有し、メインＣＰＵが、ＳＤ
ＲＡＭに処理内容及び必要なデータを設定し、ＤＭＡ
が、このＳＤＲＡＭからコマンド及び必要なデータを入
力する構成としてある。
メモリアクセス回路は、このフラッシュメモリアクセス
回路が、システムバスを介してＤＭＡに接続されたメイ
ンＣＰＵ及びＳＤＲＡＭを有し、メインＣＰＵが、ＳＤ
ＲＡＭに処理内容及び必要なデータを設定し、ＤＭＡ
が、このＳＤＲＡＭからコマンド及び必要なデータを入
力する構成としてある。
【００１１】フラッシュメモリアクセス回路をこのよう
な構成にすれば、メインＣＰＵは、フラッシュメモリア
クセスにあたり、その処理内容をＳＤＲＡＭに設定する
のみで、その処理結果をＳＤＲＡＭから取得することが
できる。このため、メインＣＰＵにかかる処理負担を大
きく減少させることが可能となる。
な構成にすれば、メインＣＰＵは、フラッシュメモリア
クセスにあたり、その処理内容をＳＤＲＡＭに設定する
のみで、その処理結果をＳＤＲＡＭから取得することが
できる。このため、メインＣＰＵにかかる処理負担を大
きく減少させることが可能となる。
【００１２】次に、本発明の請求項４記載のフラッシュ
メモリアクセス方法は、ＤＭＡ、コントローラ及び二種
類のＦＩＦＯからなるフラッシュメモリアクセス回路を
用いて、複数のフラッシュメモリデバイスに対し、同時
にライト又はイレーズ処理を実行するフラッシュメモリ
アクセス方法であって、ＤＭＡが、コマンド発行用ＦＩ
ＦＯに空きがある場合に、このコマンド発行用ＦＩＦＯ
にコマンド及び必要なデータを設定し、コントローラ
が、コマンド発行用ＦＩＦＯから順にコマンド及び必要
なデータを抽出して、このコマンドを発行し、ＤＭＡ
が、抽出によりコマンド発行用ＦＩＦＯに発生した空き
に、新たなコマンド及び必要なデータを設定し、コマン
ドの発行に応じて、このコマンドの処理対象であるフラ
ッシュメモリデバイスが、このコマンドの処理を実行
し、コントローラが、コマンドの処理に対するポーリン
グ処理のための設定を、ポーリング用ＦＩＦＯに対して
行うとともに、コマンドの処理対象であるフラッシュメ
モリデバイスに対してポーリング処理を実行する方法と
してある。
メモリアクセス方法は、ＤＭＡ、コントローラ及び二種
類のＦＩＦＯからなるフラッシュメモリアクセス回路を
用いて、複数のフラッシュメモリデバイスに対し、同時
にライト又はイレーズ処理を実行するフラッシュメモリ
アクセス方法であって、ＤＭＡが、コマンド発行用ＦＩ
ＦＯに空きがある場合に、このコマンド発行用ＦＩＦＯ
にコマンド及び必要なデータを設定し、コントローラ
が、コマンド発行用ＦＩＦＯから順にコマンド及び必要
なデータを抽出して、このコマンドを発行し、ＤＭＡ
が、抽出によりコマンド発行用ＦＩＦＯに発生した空き
に、新たなコマンド及び必要なデータを設定し、コマン
ドの発行に応じて、このコマンドの処理対象であるフラ
ッシュメモリデバイスが、このコマンドの処理を実行
し、コントローラが、コマンドの処理に対するポーリン
グ処理のための設定を、ポーリング用ＦＩＦＯに対して
行うとともに、コマンドの処理対象であるフラッシュメ
モリデバイスに対してポーリング処理を実行する方法と
してある。
【００１３】フラッシュメモリアクセス方法をこのよう
な方法にすれば、コマンド発行用ＦＩＦＯに設定された
コマンドから順に、フラッシュメモリデバイスにおいて
処理が実行されるとともに、処理実行中のフラッシュメ
モリデバイスに対しては、ポーリング用ＦＩＦＯの設定
にもとづいて、ポーリング処理を行うことができる。
な方法にすれば、コマンド発行用ＦＩＦＯに設定された
コマンドから順に、フラッシュメモリデバイスにおいて
処理が実行されるとともに、処理実行中のフラッシュメ
モリデバイスに対しては、ポーリング用ＦＩＦＯの設定
にもとづいて、ポーリング処理を行うことができる。
【００１４】すなわち、２つのＦＩＦＯ及び１つのＤＭ
Ａ、１つのコントローラという回路規模の小さい構成に
よるフラッシュメモリコントローラにより、複数のフラ
ッシュメモリデバイスに対するライト及びイレーズ処理
を実行させることができ、フラッシュメモリアクセスに
おける処理速度を向上させることが可能となる。
Ａ、１つのコントローラという回路規模の小さい構成に
よるフラッシュメモリコントローラにより、複数のフラ
ッシュメモリデバイスに対するライト及びイレーズ処理
を実行させることができ、フラッシュメモリアクセスに
おける処理速度を向上させることが可能となる。
【００１５】次に、本発明の請求項５記載のフラッシュ
メモリアクセス方法は、このフラッシュメモリアクセス
方法において、ポーリング処理が未完了である場合に、
コントローラが、コマンド発行用ＦＩＦＯからコマンド
及び必要なデータを抽出して、このコマンドを発行し、
コマンドの処理対象であるフラッシュメモリデバイス
が、このコマンドの処理を実行するとともに、コントロ
ーラが、ポーリング処理を実行する方法としてある。
メモリアクセス方法は、このフラッシュメモリアクセス
方法において、ポーリング処理が未完了である場合に、
コントローラが、コマンド発行用ＦＩＦＯからコマンド
及び必要なデータを抽出して、このコマンドを発行し、
コマンドの処理対象であるフラッシュメモリデバイス
が、このコマンドの処理を実行するとともに、コントロ
ーラが、ポーリング処理を実行する方法としてある。
【００１６】フラッシュメモリアクセス方法をこのよう
な方法にすれば、処理実行中のフラッシュメモリデバイ
スに対するポーリング処理が未完了の場合は、ポーリン
グ処理を中止することができる。そして、コントローラ
は、コマンド発行用ＦＩＦＯからコマンド及び必要なデ
ータを取得し、そのコマンドの処理対象である他のフラ
ッシュメモリデバイスに処理を実行させることができ
る。次に、再度先のポーリング処理を実行し、これを繰
り返すことによって、複数のフラッシュメモリデバイス
に対する処理の振り分けを行うことが可能となる。
な方法にすれば、処理実行中のフラッシュメモリデバイ
スに対するポーリング処理が未完了の場合は、ポーリン
グ処理を中止することができる。そして、コントローラ
は、コマンド発行用ＦＩＦＯからコマンド及び必要なデ
ータを取得し、そのコマンドの処理対象である他のフラ
ッシュメモリデバイスに処理を実行させることができ
る。次に、再度先のポーリング処理を実行し、これを繰
り返すことによって、複数のフラッシュメモリデバイス
に対する処理の振り分けを行うことが可能となる。
【００１７】次に、本発明の請求項６記載のフラッシュ
メモリアクセス方法は、このフラッシュメモリアクセス
方法において、フラッシュメモリデバイスが、各フラッ
シュメモリデバイスが使用中であるか否かを記憶するフ
ラッシュメモリ使用中表示ビットを有し、コントローラ
が、フラッシュメモリ使用中表示ビットを確認し、フラ
ッシュメモリデバイスが使用中である場合には、ポーリ
ング処理を行う方法としてある。
メモリアクセス方法は、このフラッシュメモリアクセス
方法において、フラッシュメモリデバイスが、各フラッ
シュメモリデバイスが使用中であるか否かを記憶するフ
ラッシュメモリ使用中表示ビットを有し、コントローラ
が、フラッシュメモリ使用中表示ビットを確認し、フラ
ッシュメモリデバイスが使用中である場合には、ポーリ
ング処理を行う方法としてある。
【００１８】フラッシュメモリアクセス方法をこのよう
な方法にすれば、全てのフラッシュメモリデバイスが使
用中となった場合には、ポーリング処理を実行させるこ
とができる。コントローラは、コマンド発行用ＦＩＦＯ
及びポーリング用ＦＩＦＯを交互に参照し、それぞれの
処理を実行するが、全フラッシュメモリデバイスが使用
中で、かつ、ポーリング処理が未完了である場合は、み
かけ上、待機している状態となる。しかしながら、各処
理は、それぞれのフラッシュメモリデバイスにおいて、
実行されているため、これは特に問題ではない。
な方法にすれば、全てのフラッシュメモリデバイスが使
用中となった場合には、ポーリング処理を実行させるこ
とができる。コントローラは、コマンド発行用ＦＩＦＯ
及びポーリング用ＦＩＦＯを交互に参照し、それぞれの
処理を実行するが、全フラッシュメモリデバイスが使用
中で、かつ、ポーリング処理が未完了である場合は、み
かけ上、待機している状態となる。しかしながら、各処
理は、それぞれのフラッシュメモリデバイスにおいて、
実行されているため、これは特に問題ではない。
【００１９】次に、本発明の請求項７記載のフラッシュ
メモリアクセス方法は、このフラッシュメモリアクセス
方法において、ポーリング処理が完了した場合は、コン
トローラが、対応するフラッシュメモリデバイスから処
理結果を入力するとともに、この処理結果をＤＭＡに出
力する方法としてある。
メモリアクセス方法は、このフラッシュメモリアクセス
方法において、ポーリング処理が完了した場合は、コン
トローラが、対応するフラッシュメモリデバイスから処
理結果を入力するとともに、この処理結果をＤＭＡに出
力する方法としてある。
【００２０】フラッシュメモリアクセス方法をこのよう
な方法にすれば、フラッシュメモリデバイスにおける処
理が終了すると、その処理の実行結果を、コントローラ
が、ＤＭＡに返却し、ＤＭＡによりＳＤＲＡＭに設定さ
せることができる。これによって、メインＣＰＵは、フ
ラッシュメモリにアクセスする場合において、実際に
は、ＳＤＲＡＭに処理内容を設定し、このＳＤＲＡＭか
ら処理結果を取得することができる。このため、回路規
模の小さいフラッシュメモリコントローラにより、フラ
ッシュメモリアクセスを行うとともに、メインＣＰＵの
処理負荷を軽減することが可能となる。
な方法にすれば、フラッシュメモリデバイスにおける処
理が終了すると、その処理の実行結果を、コントローラ
が、ＤＭＡに返却し、ＤＭＡによりＳＤＲＡＭに設定さ
せることができる。これによって、メインＣＰＵは、フ
ラッシュメモリにアクセスする場合において、実際に
は、ＳＤＲＡＭに処理内容を設定し、このＳＤＲＡＭか
ら処理結果を取得することができる。このため、回路規
模の小さいフラッシュメモリコントローラにより、フラ
ッシュメモリアクセスを行うとともに、メインＣＰＵの
処理負荷を軽減することが可能となる。
【００２１】次に、本発明の請求項８記載のフラッシュ
メモリアクセス方法は、このフラッシュメモリアクセス
方法において、ポーリング処理が、複数のフラッシュメ
モリデバイスに対し、連続して順次実行される方法とし
てある。
メモリアクセス方法は、このフラッシュメモリアクセス
方法において、ポーリング処理が、複数のフラッシュメ
モリデバイスに対し、連続して順次実行される方法とし
てある。
【００２２】フラッシュメモリアクセス方法をこのよう
な方法にすれば、複数のフラッシュメモリデバイスに対
してポーリング設定がされている場合は、これらのフラ
ッシュメモリデバイスに対するポーリング処理を、ポー
リング処理時に毎回全て順番に実行することができる。
これによって、例えば、後から処理の実行を開始したフ
ラッシュメモリデバイスの処理が先に終了する場合に、
その終了を検知して、このフラッシュメモリデバイスに
対して新たな処理を先に実行させることが可能となる。
な方法にすれば、複数のフラッシュメモリデバイスに対
してポーリング設定がされている場合は、これらのフラ
ッシュメモリデバイスに対するポーリング処理を、ポー
リング処理時に毎回全て順番に実行することができる。
これによって、例えば、後から処理の実行を開始したフ
ラッシュメモリデバイスの処理が先に終了する場合に、
その終了を検知して、このフラッシュメモリデバイスに
対して新たな処理を先に実行させることが可能となる。
【００２３】
【発明の実施の形態】以下、本発明の実施形態につき、
図面を参照して説明する。 ［第一実施形態］まず、本発明の第一実施形態につい
て、図１を参照して説明する。同図は、本実施形態のフ
ラッシュメモリアクセス回路の構成を示すブロック図で
ある。
図面を参照して説明する。 ［第一実施形態］まず、本発明の第一実施形態につい
て、図１を参照して説明する。同図は、本実施形態のフ
ラッシュメモリアクセス回路の構成を示すブロック図で
ある。
【００２４】同図に示すように、フラッシュメモリアク
セス回路は、フラッシュメモリコントローラ１０、メイ
ンＣＰＵ２０、ＳＤＲＡＭ３０及びシステムバス４０を
有している。また、この回路によりアクセスを受けるフ
ラッシュメモリデバイスとして、フラッシュメモリ５０
が示されている。
セス回路は、フラッシュメモリコントローラ１０、メイ
ンＣＰＵ２０、ＳＤＲＡＭ３０及びシステムバス４０を
有している。また、この回路によりアクセスを受けるフ
ラッシュメモリデバイスとして、フラッシュメモリ５０
が示されている。
【００２５】フラッシュメモリコントローラ１０は、シ
ステムバス４０に接続され、ＳＤＲＡＭ３０に設定され
た処理内容を順に実行する。また、このフラッシュメモ
リコントローラ１０は、フラッシュメモリ５０に対して
アクセス可能であり、コマンド発行用ＦＩＦＯ１１、ポ
ーリング用ＦＩＦＯ１２、ＤＭＡ１３、コントローラ１
４及びフラッシュメモリ使用中表示ビット１５を有して
いる。
ステムバス４０に接続され、ＳＤＲＡＭ３０に設定され
た処理内容を順に実行する。また、このフラッシュメモ
リコントローラ１０は、フラッシュメモリ５０に対して
アクセス可能であり、コマンド発行用ＦＩＦＯ１１、ポ
ーリング用ＦＩＦＯ１２、ＤＭＡ１３、コントローラ１
４及びフラッシュメモリ使用中表示ビット１５を有して
いる。
【００２６】コマンド発行用ＦＩＦＯ１１には、リード
処理のリードコマンド、ライト処理のライトコマンド及
びライトデータ、イレーズ処理のイレーズコマンドが格
納される。本実施形態においては、コマンド発行用ＦＩ
ＦＯ１１は、最大２つまでコマンドを格納できる容量を
持つものとしている。
処理のリードコマンド、ライト処理のライトコマンド及
びライトデータ、イレーズ処理のイレーズコマンドが格
納される。本実施形態においては、コマンド発行用ＦＩ
ＦＯ１１は、最大２つまでコマンドを格納できる容量を
持つものとしている。
【００２７】ポーリング用ＦＩＦＯ１２には、ライトコ
マンド発行後に発生するポーリング処理及びイレーズコ
マンド発行後に発生するポーリング処理が格納される。
本実施形態においては、ポーリング用ＦＩＦＯ１２は、
３個のフラッシュメモリチップに対するポーリング処理
設定を格納できる容量を持つものとしている。その格納
内容としては、最低限ポーリング処理対象のフラッシュ
メモリデバイスを識別するコードなどがあればよい。
マンド発行後に発生するポーリング処理及びイレーズコ
マンド発行後に発生するポーリング処理が格納される。
本実施形態においては、ポーリング用ＦＩＦＯ１２は、
３個のフラッシュメモリチップに対するポーリング処理
設定を格納できる容量を持つものとしている。その格納
内容としては、最低限ポーリング処理対象のフラッシュ
メモリデバイスを識別するコードなどがあればよい。
【００２８】ＤＭＡ１３は、コマンド発行用ＦＩＦＯ１
１を監視し、コマンド発行用ＦＩＦＯ１１に空きが発生
すると、ＳＤＲＡＭ３０に設定されている処理をコマン
ド発行用ＦＩＦＯ１１に設定する。このとき、ＤＭＡ１
３は、ＳＤＲＡＭ３０にリード処理が設定されている場
合は、コマンド発行用ＦＩＦＯ１１にリードコマンドを
設定する。
１を監視し、コマンド発行用ＦＩＦＯ１１に空きが発生
すると、ＳＤＲＡＭ３０に設定されている処理をコマン
ド発行用ＦＩＦＯ１１に設定する。このとき、ＤＭＡ１
３は、ＳＤＲＡＭ３０にリード処理が設定されている場
合は、コマンド発行用ＦＩＦＯ１１にリードコマンドを
設定する。
【００２９】また、ＳＤＲＡＭ３０にライト処理が設定
されている場合は、コマンド発行用ＦＩＦＯ１１にライ
トコマンド及びライトデータを設定する。そして、ＳＤ
ＲＡＭ３０にイレーズ処理が設定されている場合は、コ
マンド発行用ＦＩＦＯ１１にイレーズコマンドを設定す
る。また、ＤＭＡ１３は、コントローラ１４から受け取
った処理結果及びリードデータをＳＤＲＡＭ３０に設定
する。
されている場合は、コマンド発行用ＦＩＦＯ１１にライ
トコマンド及びライトデータを設定する。そして、ＳＤ
ＲＡＭ３０にイレーズ処理が設定されている場合は、コ
マンド発行用ＦＩＦＯ１１にイレーズコマンドを設定す
る。また、ＤＭＡ１３は、コントローラ１４から受け取
った処理結果及びリードデータをＳＤＲＡＭ３０に設定
する。
【００３０】コントローラ１４は、コマンド発行用ＦＩ
ＦＯ１１とポーリング用ＦＩＦＯ１２を交互に監視し、
それぞれのＦＩＦＯに設定されている処理を実行する。
すなわち、コマンド発行用ＦＩＦＯ１１に、リードコマ
ンドが設定されている場合、コントローラ１４は、リー
ドコマンドが指定するフラッシュメモリチップに対して
リードコマンドを発行し、ＤＭＡ１３を用いてリードデ
ータをＳＤＲＡＭ３０に更新する。
ＦＯ１１とポーリング用ＦＩＦＯ１２を交互に監視し、
それぞれのＦＩＦＯに設定されている処理を実行する。
すなわち、コマンド発行用ＦＩＦＯ１１に、リードコマ
ンドが設定されている場合、コントローラ１４は、リー
ドコマンドが指定するフラッシュメモリチップに対して
リードコマンドを発行し、ＤＭＡ１３を用いてリードデ
ータをＳＤＲＡＭ３０に更新する。
【００３１】また、コマンド発行用ＦＩＦＯ１１に、ラ
イトコマンド及びライトデータが設定されている場合、
コントローラ１４は、ライトコマンドが指定するフラッ
シュメモリチップに対してライトコマンド発行するとと
もに、このフラッシュメモリチップにライトデータを転
送する。そして、コントローラ１４は、このフラッシュ
メモリチップについてのポーリング処理のための設定
を、ポーリング用ＦＩＦＯ１２に対して行う。
イトコマンド及びライトデータが設定されている場合、
コントローラ１４は、ライトコマンドが指定するフラッ
シュメモリチップに対してライトコマンド発行するとと
もに、このフラッシュメモリチップにライトデータを転
送する。そして、コントローラ１４は、このフラッシュ
メモリチップについてのポーリング処理のための設定
を、ポーリング用ＦＩＦＯ１２に対して行う。
【００３２】さらに、コマンド発行用ＦＩＦＯ１１に、
イレーズコマンドが設定されている場合、コントローラ
１４は、イレーズコマンドが指定するフラッシュメモリ
チップに対してイレーズコマンドを発行後、ポーリング
用ＦＩＦＯ１２にポーリング処理を設定する。コントロ
ーラ１４は、各コマンドが指定するフラッシュメモリチ
ップへのアクセスに際し、メインＣＰＵ２０により指定
された各フラッシュメモリチップのアドレスにアクセス
を行う。
イレーズコマンドが設定されている場合、コントローラ
１４は、イレーズコマンドが指定するフラッシュメモリ
チップに対してイレーズコマンドを発行後、ポーリング
用ＦＩＦＯ１２にポーリング処理を設定する。コントロ
ーラ１４は、各コマンドが指定するフラッシュメモリチ
ップへのアクセスに際し、メインＣＰＵ２０により指定
された各フラッシュメモリチップのアドレスにアクセス
を行う。
【００３３】ここで、ポーリング処理とは、ライトコマ
ンド発行及びライトデータ転送後、又はイレーズコマン
ド発行後、コマンド処理完了を確認するために、フラッ
シュメモリチップのステータスレジスタを確認する動作
を言う。すなわち、ライト及びイレーズ処理の完了は、
リードに比べ桁違いに遅いため、コマンド処理とは別に
ポーリング処理を定義し、ポーリング中も別コマンドが
発行できるようにするものである。
ンド発行及びライトデータ転送後、又はイレーズコマン
ド発行後、コマンド処理完了を確認するために、フラッ
シュメモリチップのステータスレジスタを確認する動作
を言う。すなわち、ライト及びイレーズ処理の完了は、
リードに比べ桁違いに遅いため、コマンド処理とは別に
ポーリング処理を定義し、ポーリング中も別コマンドが
発行できるようにするものである。
【００３４】また、コントローラ１４は、フラッシュメ
モリチップに対しコマンドを実行すると同時に、フラッ
シュメモリチップ使用中表示ビット１５の該当するビッ
トをＯＮにし、フラッシュメモリチップを使用中とす
る。このようにすることにより、次のコマンドの処理対
象であるフラッシュメモリチップが、フラッシュメモリ
チップ使用中表示ビット１５で使用中となっている場合
は、その処理を中止して、ポーリングＦＩＦＯ１２につ
いての処理を実行する。
モリチップに対しコマンドを実行すると同時に、フラッ
シュメモリチップ使用中表示ビット１５の該当するビッ
トをＯＮにし、フラッシュメモリチップを使用中とす
る。このようにすることにより、次のコマンドの処理対
象であるフラッシュメモリチップが、フラッシュメモリ
チップ使用中表示ビット１５で使用中となっている場合
は、その処理を中止して、ポーリングＦＩＦＯ１２につ
いての処理を実行する。
【００３５】また、ポーリング処理の結果が未完了の場
合、コントローラ１４は、ポーリング処理を中止して、
コマンド実行用ＦＩＦＯ１１の処理を行う。ポーリング
処理を実行し、処理が完了した場合は、ＤＭＡ１３を使
って、処理結果をＳＤＲＡＭ３０に設定する。
合、コントローラ１４は、ポーリング処理を中止して、
コマンド実行用ＦＩＦＯ１１の処理を行う。ポーリング
処理を実行し、処理が完了した場合は、ＤＭＡ１３を使
って、処理結果をＳＤＲＡＭ３０に設定する。
【００３６】フラッシュメモリ使用中表示ビット１５
は、フラッシュメモリチップ数のビットから構成されて
おり、コントローラ１４から制御され、フラッシュメモ
リチップが使用中か否かを記憶する。
は、フラッシュメモリチップ数のビットから構成されて
おり、コントローラ１４から制御され、フラッシュメモ
リチップが使用中か否かを記憶する。
【００３７】メインＣＰＵ２０は、アクセス速度の速い
メモリであるＳＤＲＡＭ３０に対し、フラッシュメモリ
５０への処理内容を設定する。この際、メインＣＰＵ２
０により、アクセス対象となるフラッシュメモリデバイ
スのアドレスが指定される。すなわち、メインＣＰＵ２
０は、フラッシュメモリ５０へのアクセスにおいて、ど
のフラッシュメモリチップに対して、どのような処理を
実行させるのかをＳＤＲＡＭ３０に設定する。
メモリであるＳＤＲＡＭ３０に対し、フラッシュメモリ
５０への処理内容を設定する。この際、メインＣＰＵ２
０により、アクセス対象となるフラッシュメモリデバイ
スのアドレスが指定される。すなわち、メインＣＰＵ２
０は、フラッシュメモリ５０へのアクセスにおいて、ど
のフラッシュメモリチップに対して、どのような処理を
実行させるのかをＳＤＲＡＭ３０に設定する。
【００３８】そして、その処理内容の設定後は、処理結
果がＳＤＲＡＭ３０に更新されるのを待つだけで、フラ
ッシュメモリチップに直接アクセスすることはなく、フ
ラッシュメモリチップに対して他の処理を行う必要はな
い。また、ＳＤＲＡＭ３０は、上述のようにメインＣＰ
Ｕ２０によりフラッシュメモリ５０への処理内容の設定
を受けるメモリであり、システムバス４０は、メインＣ
ＰＵ２０、ＳＤＲＡＭ３０及びＤＭＡ１３を接続するも
のである。
果がＳＤＲＡＭ３０に更新されるのを待つだけで、フラ
ッシュメモリチップに直接アクセスすることはなく、フ
ラッシュメモリチップに対して他の処理を行う必要はな
い。また、ＳＤＲＡＭ３０は、上述のようにメインＣＰ
Ｕ２０によりフラッシュメモリ５０への処理内容の設定
を受けるメモリであり、システムバス４０は、メインＣ
ＰＵ２０、ＳＤＲＡＭ３０及びＤＭＡ１３を接続するも
のである。
【００３９】フラッシュメモリ５０は、フラッシュメモ
リチップ５１〜５３を有している。これらのフラッシュ
メモリチップは、リード処理にはリードコマンドのみを
必要とし、ライト処理及びイレーズ処理については、そ
れぞれのコマンド発行後にポーリング処理を必要とする
一般的なフラッシュメモリチップである。
リチップ５１〜５３を有している。これらのフラッシュ
メモリチップは、リード処理にはリードコマンドのみを
必要とし、ライト処理及びイレーズ処理については、そ
れぞれのコマンド発行後にポーリング処理を必要とする
一般的なフラッシュメモリチップである。
【００４０】次に、第一実施形態のフラッシュメモリア
クセス回路における処理手順について、図２〜図４を参
照して説明する。図２は、本実施形態のフラッシュメモ
リアクセス回路におけるＳＤＲＡＭの設定順序の例を示
す図であり、図３及び図４は、本実施形態のフラッシュ
メモリアクセス回路における処理手順を示す動作手順図
である。
クセス回路における処理手順について、図２〜図４を参
照して説明する。図２は、本実施形態のフラッシュメモ
リアクセス回路におけるＳＤＲＡＭの設定順序の例を示
す図であり、図３及び図４は、本実施形態のフラッシュ
メモリアクセス回路における処理手順を示す動作手順図
である。
【００４１】まず、図３の動作手順図にもとづいて説明
する。ＳＤＲＡＭ３０には、メインＣＰＵ２０により、
図２に示すようなコマンドが設定されているものとす
る。ＤＭＡ１３は、コマンド発行用ＦＩＦＯ１１を常時
監視し、コマンド及び必要なデータを格納可能な空き領
域を検出する（ステップ１０）と、ＳＤＲＡＭ３０に設
定されている処理を取得して、これをコマンド発行用Ｆ
ＩＦＯ１１に設定する。本実施形態においては、コマン
ド発行用ＦＩＦＯ１１は、２つのコマンドを格納するこ
とができる容量を持つため、処理１及び処理２のコマン
ド発行用ＦＩＦＯ１１への設定が順に実行される（順
に、ステップ１１，１２）。
する。ＳＤＲＡＭ３０には、メインＣＰＵ２０により、
図２に示すようなコマンドが設定されているものとす
る。ＤＭＡ１３は、コマンド発行用ＦＩＦＯ１１を常時
監視し、コマンド及び必要なデータを格納可能な空き領
域を検出する（ステップ１０）と、ＳＤＲＡＭ３０に設
定されている処理を取得して、これをコマンド発行用Ｆ
ＩＦＯ１１に設定する。本実施形態においては、コマン
ド発行用ＦＩＦＯ１１は、２つのコマンドを格納するこ
とができる容量を持つため、処理１及び処理２のコマン
ド発行用ＦＩＦＯ１１への設定が順に実行される（順
に、ステップ１１，１２）。
【００４２】コントローラ１４は、コマンド発行用ＦＩ
ＦＯ１１及びポーリング用ＦＩＦＯ１２を交互に監視し
ており、コマンド発行用ＦＩＦＯ１１にコマンドが設定
されている場合は、これにもとづきコマンドを発行す
る。このコマンド発行にあたり、コントローラ１４は、
フラッシュメモリ使用中表示ビット１５を確認し、対象
となるフラッシュメモリチップが使用中でないことを確
認する。
ＦＯ１１及びポーリング用ＦＩＦＯ１２を交互に監視し
ており、コマンド発行用ＦＩＦＯ１１にコマンドが設定
されている場合は、これにもとづきコマンドを発行す
る。このコマンド発行にあたり、コントローラ１４は、
フラッシュメモリ使用中表示ビット１５を確認し、対象
となるフラッシュメモリチップが使用中でないことを確
認する。
【００４３】図２によると、ＳＤＲＡＭ３０に設定され
ている最初の処理は、処理１の「フラッシュメモリチッ
プ５１に対するイレーズ処理」であり、フラッシュメモ
リチップ５１は、使用中でないため、フラッシュメモリ
チップ５１に対して、イレーズ処理コマンドが発行され
る。
ている最初の処理は、処理１の「フラッシュメモリチッ
プ５１に対するイレーズ処理」であり、フラッシュメモ
リチップ５１は、使用中でないため、フラッシュメモリ
チップ５１に対して、イレーズ処理コマンドが発行され
る。
【００４４】そして、フラッシュメモリチップ５１が使
用中（ＯＮ）であることを、フラッシュメモリ使用中表
示ビット１５に設定する（ステップ１３）。これに対し
て、フラッシュメモリチップ５１においては、イレーズ
処理が開始される（ステップ１４）。そして、コントロ
ーラ１４により、ポーリング用ＦＩＦＯ１２にフラッシ
ュメモリチップ５１に対するポーリング設定が行われる
（ステップ１５）とともに、そのポーリング処理が実行
される（ステップ１６）。
用中（ＯＮ）であることを、フラッシュメモリ使用中表
示ビット１５に設定する（ステップ１３）。これに対し
て、フラッシュメモリチップ５１においては、イレーズ
処理が開始される（ステップ１４）。そして、コントロ
ーラ１４により、ポーリング用ＦＩＦＯ１２にフラッシ
ュメモリチップ５１に対するポーリング設定が行われる
（ステップ１５）とともに、そのポーリング処理が実行
される（ステップ１６）。
【００４５】一方、処理１が実行されると、コマンド発
行用ＦＩＦＯ１１には空き領域が１つできるため、ＤＭ
Ａ１３は、これを検出し、コマンド発行用ＦＩＦＯ１１
に処理３を設定する（ステップ１７）。コントローラ１
４により、ステップ１６において実行されたポーリング
処理がまだ未完了の場合、すなわちフラッシュメモリチ
ップ５１における処理が、まだ終了していない場合は、
コントローラ１４は、ポーリング処理を中止して、コマ
ンド発行用ＦＩＦＯ１１における次の処理を実行する。
行用ＦＩＦＯ１１には空き領域が１つできるため、ＤＭ
Ａ１３は、これを検出し、コマンド発行用ＦＩＦＯ１１
に処理３を設定する（ステップ１７）。コントローラ１
４により、ステップ１６において実行されたポーリング
処理がまだ未完了の場合、すなわちフラッシュメモリチ
ップ５１における処理が、まだ終了していない場合は、
コントローラ１４は、ポーリング処理を中止して、コマ
ンド発行用ＦＩＦＯ１１における次の処理を実行する。
【００４６】図２によれば、コマンド発行用ＦＩＦＯ１
１に設定されている次の処理は、処理２の「フラッシュ
メモリチップ５２に対するイレーズ処理」であるため、
コントローラ１４は、フラッシュメモリ使用中表示ビッ
ト１５を参照して、フラッシュメモリチップ５２が使用
中でないことを確認する。そして、フラッシュメモリチ
ップ５２に対してイレーズ処理コマンドを発行するとと
もに、フラッシュメモリ使用中表示ビット１５に対し
て、フラッシュメモリチップ５２が使用中である旨の設
定を行う（ステップ１８）。
１に設定されている次の処理は、処理２の「フラッシュ
メモリチップ５２に対するイレーズ処理」であるため、
コントローラ１４は、フラッシュメモリ使用中表示ビッ
ト１５を参照して、フラッシュメモリチップ５２が使用
中でないことを確認する。そして、フラッシュメモリチ
ップ５２に対してイレーズ処理コマンドを発行するとと
もに、フラッシュメモリ使用中表示ビット１５に対し
て、フラッシュメモリチップ５２が使用中である旨の設
定を行う（ステップ１８）。
【００４７】以降、処理１の場合と同様に、フラッシュ
メモリチップ５２において、処理２が実行される（ステ
ップ１９）とともに、フラッシュメモリチップ５２に対
するポーリング設定（ステップ２０）及びポーリング処
理が実行され（ステップ２１）、コマンド発行用ＦＩＦ
Ｏ１１には、処理４が設定される（ステップ２２）。
メモリチップ５２において、処理２が実行される（ステ
ップ１９）とともに、フラッシュメモリチップ５２に対
するポーリング設定（ステップ２０）及びポーリング処
理が実行され（ステップ２１）、コマンド発行用ＦＩＦ
Ｏ１１には、処理４が設定される（ステップ２２）。
【００４８】また、処理３についても、処理１及び２と
同様にコマンド発行が行われ、フラッシュメモリ使用中
表示ビット１５に使用中設定が行われる（ステップ２
３）。そして、フラッシュメモリチップ５３において、
処理３が実行され（ステップ２４）、フラッシュメモリ
チップ５３に対するポーリング設定（ステップ２５）及
びポーリング処理（ステップ２６）が実行され、コマン
ド発行用ＦＩＦＯ１１には、処理５が設定される（ステ
ップ２７）。
同様にコマンド発行が行われ、フラッシュメモリ使用中
表示ビット１５に使用中設定が行われる（ステップ２
３）。そして、フラッシュメモリチップ５３において、
処理３が実行され（ステップ２４）、フラッシュメモリ
チップ５３に対するポーリング設定（ステップ２５）及
びポーリング処理（ステップ２６）が実行され、コマン
ド発行用ＦＩＦＯ１１には、処理５が設定される（ステ
ップ２７）。
【００４９】次に、図４を参照して説明する。フラッシ
ュメモリチップ５１に対してステップ２６において行わ
れたポーリング処理が未完了である場合、コントローラ
１４は、再びコマンド発行用ＦＩＦＯ１１を参照し、次
の処理を実行しようとする。
ュメモリチップ５１に対してステップ２６において行わ
れたポーリング処理が未完了である場合、コントローラ
１４は、再びコマンド発行用ＦＩＦＯ１１を参照し、次
の処理を実行しようとする。
【００５０】次の処理は、図２における処理４の「フラ
ッシュメモリチップ５１に対するライト処理」である
が、コントローラ１４は、フラッシュメモリ使用中表示
ビット１５を参照することにより、その処理がまだ実行
することができないものであることを認識する（ステッ
プ２８）。
ッシュメモリチップ５１に対するライト処理」である
が、コントローラ１４は、フラッシュメモリ使用中表示
ビット１５を参照することにより、その処理がまだ実行
することができないものであることを認識する（ステッ
プ２８）。
【００５１】このため、コントローラ１４は、再度上述
のフラッシュメモリチップ５１に対するポーリング処理
を実行するが、フラッシュメモリチップ５１におけるイ
レーズ処理がまだ終了していない場合には、今回のポー
リング処理も未完了となる（ステップ２９）。
のフラッシュメモリチップ５１に対するポーリング処理
を実行するが、フラッシュメモリチップ５１におけるイ
レーズ処理がまだ終了していない場合には、今回のポー
リング処理も未完了となる（ステップ２９）。
【００５２】このとき、コントローラ１４は、コマンド
発行用ＦＩＦＯ１１及びポーリング用ＦＩＦＯ１２のい
ずれの処理も実行不能となり、みかけ上処理を停止した
ような状態となるが、全てのフラッシュメモリチップが
それぞれの処理を実行しており、特に問題はない。この
最中もコントローラ１４は、コマンド発行用ＦＩＦＯ１
１及びポーリング用ＦＩＦＯ１２に対する監視を交互に
実行する（ステップ２８〜３０）。
発行用ＦＩＦＯ１１及びポーリング用ＦＩＦＯ１２のい
ずれの処理も実行不能となり、みかけ上処理を停止した
ような状態となるが、全てのフラッシュメモリチップが
それぞれの処理を実行しており、特に問題はない。この
最中もコントローラ１４は、コマンド発行用ＦＩＦＯ１
１及びポーリング用ＦＩＦＯ１２に対する監視を交互に
実行する（ステップ２８〜３０）。
【００５３】フラッシュメモリチップ５１におけるイレ
ーズ処理（処理１）が終了する（ステップ３１）と、コ
ントローラ１４は、ポーリング処理によりこれを認識
し、ポーリング処理は完了する（ステップ３２）。そし
て、コントローラ１４は、フラッシュメモリチップ５１
からその処理結果を取得し、これをＤＭＡ１３に出力す
る（ステップ３３）。
ーズ処理（処理１）が終了する（ステップ３１）と、コ
ントローラ１４は、ポーリング処理によりこれを認識
し、ポーリング処理は完了する（ステップ３２）。そし
て、コントローラ１４は、フラッシュメモリチップ５１
からその処理結果を取得し、これをＤＭＡ１３に出力す
る（ステップ３３）。
【００５４】ＤＭＡ１３は、これをＳＤＲＡＭ３０に更
新し（ステップ３４）、メインＣＰＵ２０が処理結果を
取得することが可能となる。なお、処理結果は、ライト
処理及びイレーズ処理の場合は、それぞれの処理が正常
に終了したこと、又は異常終了したこと等を示すもので
あり、リード処理の場合は、これに加えて、リードによ
り取得されたデータを含むものである。
新し（ステップ３４）、メインＣＰＵ２０が処理結果を
取得することが可能となる。なお、処理結果は、ライト
処理及びイレーズ処理の場合は、それぞれの処理が正常
に終了したこと、又は異常終了したこと等を示すもので
あり、リード処理の場合は、これに加えて、リードによ
り取得されたデータを含むものである。
【００５５】フラッシュメモリチップ５１における処理
が終了すると、コントローラ１４は、フラッシュメモリ
使用中表示ビット１５の使用中表示を解除（ＯＦＦ設
定）する（ステップ３５）。そして、次の処理である処
理４の実行が可能となり、コントローラ１４は、フラッ
シュメモリチップ５１に対して、ライト処理コマンドを
発行し、再びフラッシュメモリ使用中表示ビット１５を
使用中に設定する（ステップ３６）。
が終了すると、コントローラ１４は、フラッシュメモリ
使用中表示ビット１５の使用中表示を解除（ＯＦＦ設
定）する（ステップ３５）。そして、次の処理である処
理４の実行が可能となり、コントローラ１４は、フラッ
シュメモリチップ５１に対して、ライト処理コマンドを
発行し、再びフラッシュメモリ使用中表示ビット１５を
使用中に設定する（ステップ３６）。
【００５６】フラッシュメモリチップ５１は、ライト処
理の実行を開始する（ステップ３７）。このようにし
て、以降同様にして、フラッシュメモリチップに対し
て、処理５，６，７を順次実行させることが可能とな
る。
理の実行を開始する（ステップ３７）。このようにし
て、以降同様にして、フラッシュメモリチップに対し
て、処理５，６，７を順次実行させることが可能とな
る。
【００５７】［第二実施形態］次に、本発明の第二実施
形態につき、図５及び図６を参照して説明する。これら
の図は、本発明の第二実施形態におけるフラッシュメモ
リアクセス回路の処理手順を示す動作手順図である。
形態につき、図５及び図６を参照して説明する。これら
の図は、本発明の第二実施形態におけるフラッシュメモ
リアクセス回路の処理手順を示す動作手順図である。
【００５８】本実施形態のフラッシュメモリアクセス回
路は、ポーリング処理が未完了であった場合に、コント
ローラ１４が、そのポーリング設定をポーリング用ＦＩ
ＦＯ１２に積み直す点、及び実行不能であったコマンド
をコマンド発行用ＦＩＦＯ１１に積み直す点で、第一実
施形態と異なる。
路は、ポーリング処理が未完了であった場合に、コント
ローラ１４が、そのポーリング設定をポーリング用ＦＩ
ＦＯ１２に積み直す点、及び実行不能であったコマンド
をコマンド発行用ＦＩＦＯ１１に積み直す点で、第一実
施形態と異なる。
【００５９】第一実施形態においては、ライト処理又は
イレーズ処理の各処理にかかる時間が、同一であること
を前提としている。このため、フラッシュメモリチップ
５１，５２，５３の順に、ポーリング処理が完了するま
で、毎回同一のフラッシュメモリチップに対してポーリ
ング処理を実行するものとしている。
イレーズ処理の各処理にかかる時間が、同一であること
を前提としている。このため、フラッシュメモリチップ
５１，５２，５３の順に、ポーリング処理が完了するま
で、毎回同一のフラッシュメモリチップに対してポーリ
ング処理を実行するものとしている。
【００６０】しかしながら、本実施形態においては、各
ポーリング処理の実行の際に、全てのフラッシュメモリ
チップに対し、ポーリング処理を順次実行させるものと
している。これによって、各ライト処理又はイレーズ処
理の実行速度が異なる場合であっても、処理の実行が終
了したフラッシュメモリチップについて、次の処理を実
行させることが可能となる。その他の点については、第
一実施形態と同様であり、フラッシュメモリアクセス回
路のブロック図としては、図１に示すものと同様のもの
を用いることができる。また、ＳＤＲＡＭ３０への設定
も図２に示すものと同様とする。
ポーリング処理の実行の際に、全てのフラッシュメモリ
チップに対し、ポーリング処理を順次実行させるものと
している。これによって、各ライト処理又はイレーズ処
理の実行速度が異なる場合であっても、処理の実行が終
了したフラッシュメモリチップについて、次の処理を実
行させることが可能となる。その他の点については、第
一実施形態と同様であり、フラッシュメモリアクセス回
路のブロック図としては、図１に示すものと同様のもの
を用いることができる。また、ＳＤＲＡＭ３０への設定
も図２に示すものと同様とする。
【００６１】まず、図５に示す第二実施形態における動
作（ステップ５０〜ステップ６６）は、第一実施形態に
おける動作と、ポーリング処理を除いて同様である。し
かしながら、ステップ５６，６１，６６のポーリング処
理において、その処理が未完了である場合には、再度ポ
ーリング設定の積み直しが行われる。
作（ステップ５０〜ステップ６６）は、第一実施形態に
おける動作と、ポーリング処理を除いて同様である。し
かしながら、ステップ５６，６１，６６のポーリング処
理において、その処理が未完了である場合には、再度ポ
ーリング設定の積み直しが行われる。
【００６２】すなわち、ステップ５６においては、フラ
ッシュメモリチップ５１に対するポーリング処理が実行
されるが、フラッシュメモリチップ５１における処理１
は、まだ実行中であるため、このポーリング設定は、ポ
ーリング用ＦＩＦＯ１２に対して再設定される。
ッシュメモリチップ５１に対するポーリング処理が実行
されるが、フラッシュメモリチップ５１における処理１
は、まだ実行中であるため、このポーリング設定は、ポ
ーリング用ＦＩＦＯ１２に対して再設定される。
【００６３】また、ステップ６１においては、コントロ
ーラ１４は、ポーリング用ＦＩＦＯ１２の設定にもとづ
いて、まずフラッシュメモリチップ５１に対してポーリ
ング処理を実行する。このとき、フラッシュメモリチッ
プ５１においては、処理１がまだ実行中であるため、コ
ントローラ１４は、フラッシュメモリチップ５１に対す
るポーリング設定を、再びポーリング用ＦＩＦＯ１２に
積み直す。
ーラ１４は、ポーリング用ＦＩＦＯ１２の設定にもとづ
いて、まずフラッシュメモリチップ５１に対してポーリ
ング処理を実行する。このとき、フラッシュメモリチッ
プ５１においては、処理１がまだ実行中であるため、コ
ントローラ１４は、フラッシュメモリチップ５１に対す
るポーリング設定を、再びポーリング用ＦＩＦＯ１２に
積み直す。
【００６４】そして、次にコントローラ１４は、フラッ
シュメモリチップ５２に対してポーリング処理を実行す
る。このポーリング処理もまた、未完了となるため、同
様にしてポーリング設定の積み直しが行われる。また、
ステップ６６についても、同様にして、フラッシュメモ
リチップ５１，５２，５３へのポーリング処理が行われ
るとともに、ポーリング設定の積み直しが行われる。
シュメモリチップ５２に対してポーリング処理を実行す
る。このポーリング処理もまた、未完了となるため、同
様にしてポーリング設定の積み直しが行われる。また、
ステップ６６についても、同様にして、フラッシュメモ
リチップ５１，５２，５３へのポーリング処理が行われ
るとともに、ポーリング設定の積み直しが行われる。
【００６５】次に、図６において、コントローラ１４
は、コマンド発行用ＦＩＦＯ１１に設定されている次の
処理である処理４を実行しようとするが、フラッシュメ
モリ使用中表示ビット１５を参照すると、フラッシュメ
モリチップ５１がまだ使用中であるため、この処理コマ
ンドの発行は不能となる。そして、このコマンドは、コ
ントローラ１４によりコマンド発行用ＦＩＦＯ１１に積
み直される（ステップ６７）。
は、コマンド発行用ＦＩＦＯ１１に設定されている次の
処理である処理４を実行しようとするが、フラッシュメ
モリ使用中表示ビット１５を参照すると、フラッシュメ
モリチップ５１がまだ使用中であるため、この処理コマ
ンドの発行は不能となる。そして、このコマンドは、コ
ントローラ１４によりコマンド発行用ＦＩＦＯ１１に積
み直される（ステップ６７）。
【００６６】次に、コントローラ１４は、コマンド発行
用ＦＩＦＯ１１に設定されている次の処理である処理５
の実行をしようとするが、この場合もフラッシュメモリ
使用中表示ビット１５の参照により、フラッシュメモリ
チップ５２は使用中と判断される。
用ＦＩＦＯ１１に設定されている次の処理である処理５
の実行をしようとするが、この場合もフラッシュメモリ
使用中表示ビット１５の参照により、フラッシュメモリ
チップ５２は使用中と判断される。
【００６７】その結果、この処理コマンドの発行は不能
となり、このコマンドもコマンド発行用ＦＩＦＯ１１に
積み直される（ステップ６８）。この場合、コマンド発
行用ＦＩＦＯ１１には、２つのコマンドしか格納されな
いため、２回目のコマンド発行が不能となった場合は、
次にポーリング処理がコントローラ１４により実行され
る。
となり、このコマンドもコマンド発行用ＦＩＦＯ１１に
積み直される（ステップ６８）。この場合、コマンド発
行用ＦＩＦＯ１１には、２つのコマンドしか格納されな
いため、２回目のコマンド発行が不能となった場合は、
次にポーリング処理がコントローラ１４により実行され
る。
【００６８】一方、ここでフラッシュメモリチップ５２
における処理２の実行が終了したとする（ステップ６
９）。コントローラ１４は、コマンド発行用ＦＩＦＯ１
１及びポーリング用ＦＩＦＯ１２の監視・処理を交互に
行うが、次にポーリング処理を実行する際に、まず、ポ
ーリング用ＦＩＦＯ１２に設定されているフラッシュメ
モリチップ５１に対するポーリング処理を実行する。
における処理２の実行が終了したとする（ステップ６
９）。コントローラ１４は、コマンド発行用ＦＩＦＯ１
１及びポーリング用ＦＩＦＯ１２の監視・処理を交互に
行うが、次にポーリング処理を実行する際に、まず、ポ
ーリング用ＦＩＦＯ１２に設定されているフラッシュメ
モリチップ５１に対するポーリング処理を実行する。
【００６９】このとき、フラッシュメモリチップ５１に
おいては、処理１がまだ実行中であるため、ポーリング
用ＦＩＦＯ１２にフラッシュメモリチップ５１に対する
ポーリング設定の積み直しが行われる。次に、ポーリン
グ用ＦＩＦＯ１２の設定に従って、コントローラ１４
は、フラッシュメモリチップ５２に対するポーリング処
理を実行する。このとき、フラッシュメモリチップ５２
においては、処理２が終了しているため、ポーリング処
理が完了する（ステップ７０）。
おいては、処理１がまだ実行中であるため、ポーリング
用ＦＩＦＯ１２にフラッシュメモリチップ５１に対する
ポーリング設定の積み直しが行われる。次に、ポーリン
グ用ＦＩＦＯ１２の設定に従って、コントローラ１４
は、フラッシュメモリチップ５２に対するポーリング処
理を実行する。このとき、フラッシュメモリチップ５２
においては、処理２が終了しているため、ポーリング処
理が完了する（ステップ７０）。
【００７０】そして、第一実施形態における場合と同様
に、コントローラ１４は、フラッシュメモリチップ５２
から処理結果を入力してＤＭＡ１３に出力し（ステップ
７１）、ＤＭＡ１３にＳＤＲＡＭ３０への更新を行わせ
る（ステップ７２）。また、フラッシュメモリ使用中表
示ビット１５におけるフラッシュメモリチップ５２の使
用中表示を解除する（ステップ７３）。
に、コントローラ１４は、フラッシュメモリチップ５２
から処理結果を入力してＤＭＡ１３に出力し（ステップ
７１）、ＤＭＡ１３にＳＤＲＡＭ３０への更新を行わせ
る（ステップ７２）。また、フラッシュメモリ使用中表
示ビット１５におけるフラッシュメモリチップ５２の使
用中表示を解除する（ステップ７３）。
【００７１】次に、コントローラ１４は、コマンド発行
用ＦＩＦＯ１１の設定に従って、フラッシュメモリチッ
プ５１に対して処理４のコマンドを発行しようとする
が、フラッシュメモリ使用中表示ビット１５を参照する
ことにより、フラッシュメモリチップ５１が使用中であ
ることを認識し、このコマンドの発行を中止する。そし
て、このコマンドをコマンド発行用ＦＩＦＯ１１に再設
定する（ステップ７４）。
用ＦＩＦＯ１１の設定に従って、フラッシュメモリチッ
プ５１に対して処理４のコマンドを発行しようとする
が、フラッシュメモリ使用中表示ビット１５を参照する
ことにより、フラッシュメモリチップ５１が使用中であ
ることを認識し、このコマンドの発行を中止する。そし
て、このコマンドをコマンド発行用ＦＩＦＯ１１に再設
定する（ステップ７４）。
【００７２】さらに、コントローラ１４は、コマンド発
行用ＦＩＦＯ１１にもとづき、次に設定されている処理
である処理５を実行しようとする。このとき、フラッシ
ュメモリ使用中表示ビット１５を参照すると、フラッシ
ュメモリチップ５２は非使用状態となっているため、コ
ントローラ１４は、処理５のコマンドを発行し、フラッ
シュメモリ使用中表示ビット１５を使用中とする（ステ
ップ７５）。
行用ＦＩＦＯ１１にもとづき、次に設定されている処理
である処理５を実行しようとする。このとき、フラッシ
ュメモリ使用中表示ビット１５を参照すると、フラッシ
ュメモリチップ５２は非使用状態となっているため、コ
ントローラ１４は、処理５のコマンドを発行し、フラッ
シュメモリ使用中表示ビット１５を使用中とする（ステ
ップ７５）。
【００７３】フラッシュメモリチップ５２は、コントロ
ーラ１４からのコマンド発行を受けて、処理５の実行を
開始する（ステップ７６）。このようにして、以降処理
４，６，７についても、フラッシュメモリチップにおけ
る処理の完了に応じて、順次処理することができ、処理
の実行をさらに高速化することが可能となる。
ーラ１４からのコマンド発行を受けて、処理５の実行を
開始する（ステップ７６）。このようにして、以降処理
４，６，７についても、フラッシュメモリチップにおけ
る処理の完了に応じて、順次処理することができ、処理
の実行をさらに高速化することが可能となる。
【００７４】また、上記の各実施形態において、フラッ
シュメモリ使用中表示ビット１５を省略し、コントロー
ラ１４のフラッシュメモリチップへのアクセスに際し
て、直接アクセスを実行させ、処理の実行可否の確認を
させるようにすることも可能である。
シュメモリ使用中表示ビット１５を省略し、コントロー
ラ１４のフラッシュメモリチップへのアクセスに際し
て、直接アクセスを実行させ、処理の実行可否の確認を
させるようにすることも可能である。
【００７５】さらに、上記各実施形態においては、3つ
のフラッシュメモリチップに対する処理について説明し
たが、Ｎ個のフラッシュメモリチップを使用した場合で
あっても、同様に処理することが可能である。このと
き、ポーリング用ＦＩＦＯ１２を、Ｎ個のフラッシュメ
モリチップに対するポーリング設定を格納することので
きる容量に変更するとともに、フラッシュメモリ使用中
表示ビット１５を、Ｎビット格納可能に設定する。この
ようにすることにより、他の構成を変更することなく、
Ｎ個のフラッシュメモリチップに対して同時にライト又
はイレーズ処理を実行することが可能となる。
のフラッシュメモリチップに対する処理について説明し
たが、Ｎ個のフラッシュメモリチップを使用した場合で
あっても、同様に処理することが可能である。このと
き、ポーリング用ＦＩＦＯ１２を、Ｎ個のフラッシュメ
モリチップに対するポーリング設定を格納することので
きる容量に変更するとともに、フラッシュメモリ使用中
表示ビット１５を、Ｎビット格納可能に設定する。この
ようにすることにより、他の構成を変更することなく、
Ｎ個のフラッシュメモリチップに対して同時にライト又
はイレーズ処理を実行することが可能となる。
【００７６】なお、本発明は以上の実施形態に限定され
るものではなく、例えば、コマンド発行用ＦＩＦＯ１１
に設定可能なコマンド数を増加したり、ＳＤＲＡＭを他
の記憶装置に変更し、それぞれの使用形態により適した
ものとするなど、適宜設計変更できるものである。
るものではなく、例えば、コマンド発行用ＦＩＦＯ１１
に設定可能なコマンド数を増加したり、ＳＤＲＡＭを他
の記憶装置に変更し、それぞれの使用形態により適した
ものとするなど、適宜設計変更できるものである。
【００７７】
【発明の効果】以上のように、本発明によれば、２つの
ＦＩＦＯ、１つのＤＭＡ及び１つのコントローラによる
回路規模の小さなフラッシュメモリコントローラによっ
て、複数のフラッシュメモリデバイスに対して同時にラ
イト処理及びイレーズ処理を実行させることが可能とな
る。また、各ライト又はイレーズ処理の処理時間が異な
る場合には、ＦＩＦＯへの設定の積み直しを行うことに
より、処理の終了したフラッシュメモリデバイスを優先
して、次の処理を実行させることも可能となる。
ＦＩＦＯ、１つのＤＭＡ及び１つのコントローラによる
回路規模の小さなフラッシュメモリコントローラによっ
て、複数のフラッシュメモリデバイスに対して同時にラ
イト処理及びイレーズ処理を実行させることが可能とな
る。また、各ライト又はイレーズ処理の処理時間が異な
る場合には、ＦＩＦＯへの設定の積み直しを行うことに
より、処理の終了したフラッシュメモリデバイスを優先
して、次の処理を実行させることも可能となる。
【図１】本発明の実施形態のフラッシュメモリアクセス
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図２】本発明の実施形態のフラッシュメモリアクセス
回路におけるＳＤＲＡＭの設定順序の例を示す図であ
る。
回路におけるＳＤＲＡＭの設定順序の例を示す図であ
る。
【図３】本発明の第一実施形態のフラッシュメモリアク
セス回路の処理手順を示す動作手順図である。
セス回路の処理手順を示す動作手順図である。
【図４】本発明の第一実施形態のフラッシュメモリアク
セス回路の処理手順を示す動作手順図である。
セス回路の処理手順を示す動作手順図である。
【図５】本発明の第二実施形態のフラッシュメモリアク
セス回路の処理手順を示す動作手順図である。
セス回路の処理手順を示す動作手順図である。
【図６】本発明の第二実施形態のフラッシュメモリアク
セス回路の処理手順を示す動作手順図である。
セス回路の処理手順を示す動作手順図である。
１０ フラッシュメモリコントローラ
１１ コマンド発行用ＦＩＦＯ
１２ ポーリング用ＦＩＦＯ
１３ ＤＭＡ
１４ コントローラ
１５ フラッシュメモリ使用中表示ビット
２０ メインＣＰＵ
３０ ＳＤＲＡＭ
４０ システムバス
５０ フラッシュメモリ
５１ フラッシュメモリチップ
５２ フラッシュメモリチップ
５３ フラッシュメモリチップ
Claims (8)
- 【請求項１】 複数のフラッシュメモリデバイスに対し
て、同時にライト又はイレーズ処理を実行するフラッシ
ュメモリアクセス回路であって、 前記フラッシュメモリデバイスに対する処理を実行させ
るためのコマンド及び必要なデータを記憶するコマンド
発行用ＦＩＦＯと、 ポーリング処理対象のフラッシュメモリデバイスを記憶
するポーリング用ＦＩＦＯと、 前記コマンド発行用ＦＩＦＯを監視し、前記コマンド発
行用ＦＩＦＯに空きが発生した場合に、前記コマンド発
行用ＦＩＦＯに前記コマンド及び必要なデータを記憶さ
せるＤＭＡと、 前記コマンド発行用ＦＩＦＯ及び前記ポーリング用ＦＩ
ＦＯを交互に監視し、それぞれの処理を実行するコント
ローラを有することを特徴とするフラッシュメモリアク
セス回路。 - 【請求項２】 前記フラッシュメモリアクセス回路が、
前記フラッシュメモリデバイスが使用中であることを記
録するフラッシュメモリ使用中表示ビットを有すること
を特徴とする請求項１記載のフラッシュメモリアクセス
回路。 - 【請求項３】 前記フラッシュメモリアクセス回路が、
システムバスを介して前記ＤＭＡに接続されたメインＣ
ＰＵ及びＳＤＲＡＭを有し、 前記メインＣＰＵが、前記ＳＤＲＡＭに処理内容及び必
要なデータを設定し、 前記ＤＭＡが、このＳＤＲＡＭから前記コマンド及び必
要なデータを入力することを特徴とする請求項１又は２
記載のフラッシュメモリアクセス回路。 - 【請求項４】 ＤＭＡ、コントローラ及び二種類のＦＩ
ＦＯからなるフラッシュメモリアクセス回路を用いて、
複数のフラッシュメモリデバイスに対し、同時にライト
又はイレーズ処理を実行するフラッシュメモリアクセス
方法であって、 前記ＤＭＡが、コマンド発行用ＦＩＦＯに空きがある場
合に、このコマンド発行用ＦＩＦＯにコマンド及び必要
なデータを設定し、 前記コントローラが、前記コマンド発行用ＦＩＦＯから
順に前記コマンド及び必要なデータを抽出して、このコ
マンドを発行し、 前記ＤＭＡが、前記抽出により前記コマンド発行用ＦＩ
ＦＯに発生した空きに、新たなコマンド及び必要なデー
タを設定し、 前記コマンドの発行に応じて、このコマンドの処理対象
であるフラッシュメモリデバイスが、このコマンドの処
理を実行し、 前記コントローラが、前記コマンドの処理に対するポー
リング処理のための設定を、ポーリング用ＦＩＦＯに対
して行うとともに、前記コマンドの処理対象であるフラ
ッシュメモリデバイスに対してポーリング処理を実行す
ることを特徴とするフラッシュメモリアクセス方法。 - 【請求項５】 前記フラッシュメモリアクセス方法にお
いて、 前記ポーリング処理が未完了である場合に、 前記コントローラが、前記コマンド発行用ＦＩＦＯから
前記コマンド及び必要なデータを抽出して、このコマン
ドを発行し、 前記コマンドの処理対象であるフラッシュメモリデバイ
スが、このコマンドの処理を実行するとともに、前記コ
ントローラが、前記ポーリング処理を実行することを特
徴とする請求項４記載のフラッシュメモリアクセス方
法。 - 【請求項６】 前記フラッシュメモリアクセス方法にお
いて、 前記フラッシュメモリデバイスが、各フラッシュメモリ
デバイスが使用中であるか否かを記憶するフラッシュメ
モリ使用中表示ビットを有し、 前記コントローラが、前記フラッシュメモリ使用中表示
ビットを確認し、前記フラッシュメモリデバイスが使用
中である場合には、ポーリング処理を行うことを特徴と
する請求項４又は５記載のフラッシュメモリアクセス方
法。 - 【請求項７】 前記フラッシュメモリアクセス方法にお
いて、 前記ポーリング処理が完了した場合は、前記コントロー
ラが、対応するフラッシュメモリデバイスから処理結果
を入力するとともに、この処理結果を前記ＤＭＡに出力
することを特徴とする請求項４〜６のいずれかに記載の
フラッシュメモリアクセス方法。 - 【請求項８】 前記フラッシュメモリアクセス方法にお
いて、 前記ポーリング処理が、複数のフラッシュメモリデバイ
スに対し、連続して順次実行されることを特徴とする請
求項４〜７のいずれかに記載のフラッシュメモリアクセ
ス方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002050310A JP2003256273A (ja) | 2002-02-26 | 2002-02-26 | フラッシュメモリアクセス回路及びフラッシュメモリアクセス方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002050310A JP2003256273A (ja) | 2002-02-26 | 2002-02-26 | フラッシュメモリアクセス回路及びフラッシュメモリアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003256273A true JP2003256273A (ja) | 2003-09-10 |
Family
ID=28662592
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002050310A Pending JP2003256273A (ja) | 2002-02-26 | 2002-02-26 | フラッシュメモリアクセス回路及びフラッシュメモリアクセス方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003256273A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102460405A (zh) * | 2009-06-03 | 2012-05-16 | 美光科技公司 | 用于通过存储器装置来控制主机存储器存取的方法及系统 |
| TWI500040B (zh) * | 2007-10-01 | 2015-09-11 | Marvell World Trade Ltd | 快閃記憶體控制器 |
| JP2023505857A (ja) * | 2019-12-13 | 2023-02-13 | マイクロン テクノロジー，インク． | 計算機能を備えたメモリモジュール |
-
2002
- 2002-02-26 JP JP2002050310A patent/JP2003256273A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI500040B (zh) * | 2007-10-01 | 2015-09-11 | Marvell World Trade Ltd | 快閃記憶體控制器 |
| US9218284B2 (en) | 2007-10-01 | 2015-12-22 | Marvell World Trade Ltd. | Storage device command interval controller |
| CN102460405A (zh) * | 2009-06-03 | 2012-05-16 | 美光科技公司 | 用于通过存储器装置来控制主机存储器存取的方法及系统 |
| JP2012529103A (ja) * | 2009-06-03 | 2012-11-15 | マイクロン テクノロジー， インク． | メモリデバイスによりホストメモリアクセスを制御するための方法およびシステム |
| US8918600B2 (en) | 2009-06-03 | 2014-12-23 | Micron Technology, Inc. | Methods for controlling host memory access with memory devices and systems |
| US9811258B2 (en) | 2009-06-03 | 2017-11-07 | Micron Technology, Inc. | Methods for controlling host memory access with memory devices and systems |
| JP2023505857A (ja) * | 2019-12-13 | 2023-02-13 | マイクロン テクノロジー，インク． | 計算機能を備えたメモリモジュール |
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