JPS6136839A - 符号付高速乗算用並列補償方式 - Google Patents
符号付高速乗算用並列補償方式Info
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- JPS6136839A JPS6136839A JP16097284A JP16097284A JPS6136839A JP S6136839 A JPS6136839 A JP S6136839A JP 16097284 A JP16097284 A JP 16097284A JP 16097284 A JP16097284 A JP 16097284A JP S6136839 A JPS6136839 A JP S6136839A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
高速の２進数乗算器は情報処理演算装置の重要な構成部
分である。とくに乗算器の乗算速度はその情報処理装置
の処理速度を決定する最も大きな要因である。ソフトウ
ェアとし一〇の乗算器は一般に乗算速度を高速化できな
いので、最近ではハードウェアとしての乗算器が種々考
案されている。
分である。とくに乗算器の乗算速度はその情報処理装置
の処理速度を決定する最も大きな要因である。ソフトウ
ェアとし一〇の乗算器は一般に乗算速度を高速化できな
いので、最近ではハードウェアとしての乗算器が種々考
案されている。
このうち配列型乗算器が一般に最も広く用いられ、部分
積を並列的に発生させ、その和を求めることＫよシ積を
算出するのであるが、その加算方式に色々な方法が考案
されている。すなわちキャリーセーブ法、ウォーレス法
などが主なるものである。
積を並列的に発生させ、その和を求めることＫよシ積を
算出するのであるが、その加算方式に色々な方法が考案
されている。すなわちキャリーセーブ法、ウォーレス法
などが主なるものである。
部分積の加算は並列に行なわれ、加算段数の最も大きい
経路が最大信号伝搬経路で、その各ゲートの遅れの和が
最大伝搬時間で、これがその乗算器の乗算時間を決定す
る。上記の手法はこの最大伝搬経路をみじかくシ、遅れ
を小さくするために考案された。たとえば、８ビツト×
８ビツトのキャリーセーブ型構造の配列型乗算器におい
ては、最大伝搬経路は５６ゲートよりなシ、１ゲートあ
た夛の平均訃くれ時間が１．５ｎａとすれば、乗算時間
は８４ｎａとなる。
経路が最大信号伝搬経路で、その各ゲートの遅れの和が
最大伝搬時間で、これがその乗算器の乗算時間を決定す
る。上記の手法はこの最大伝搬経路をみじかくシ、遅れ
を小さくするために考案された。たとえば、８ビツト×
８ビツトのキャリーセーブ型構造の配列型乗算器におい
ては、最大伝搬経路は５６ゲートよりなシ、１ゲートあ
た夛の平均訃くれ時間が１．５ｎａとすれば、乗算時間
は８４ｎａとなる。
この型の乗算器はＡＮＤゲートと全加算器ＦＡとよυな
る単位回路の規則的配列によって構成され、ＬＳＩ化に
適するが、一般に一定語長の正整数の乗算を実施するも
のであり、補償回路を設けて２の補数を取扱えるようＫ
するのが一般的であるが、この補償回路が演算系と直列
に入るため乗算速度の低下をきたす。
る単位回路の規則的配列によって構成され、ＬＳＩ化に
適するが、一般に一定語長の正整数の乗算を実施するも
のであり、補償回路を設けて２の補数を取扱えるようＫ
するのが一般的であるが、この補償回路が演算系と直列
に入るため乗算速度の低下をきたす。
符号付２進乗算器は入力例に２の補数形の乗数、被乗数
を印加するとき、出力側に２の補数形の積かえられるも
のである。これを上記のように整数乗算器の人、出力側
に直列に補償回路を入れる通常の方式であると、各補償
回路の変換時間をＴｉ。
を印加するとき、出力側に２の補数形の積かえられるも
のである。これを上記のように整数乗算器の人、出力側
に直列に補償回路を入れる通常の方式であると、各補償
回路の変換時間をＴｉ。
Ｔｏｅとし、乗算器本体の乗算時間を１゛９とす２）と
、全体の演算時間ｔｉ Ｔｉｅ ＋ ＴＭ −１−Ｔｏ
ｅとなる。
、全体の演算時間ｔｉ Ｔｉｅ ＋ ＴＭ −１−Ｔｏ
ｅとなる。
本発明は配列型乗算器等の正整数乗算器と並列的に動作
する補償回路に関するもので、これを併置することくよ
り、符号付乗算器をほぼ本体乗算器の乗算速度と同程度
で動作するように改善する回路方式に関する。
する補償回路に関するもので、これを併置することくよ
り、符号付乗算器をほぼ本体乗算器の乗算速度と同程度
で動作するように改善する回路方式に関する。
初めに、符号付２進数についての２の補数表示について
簡単にふれる。
簡単にふれる。
一般ＫＸをｈビットの正負の２進数とするとき、コンビ
エータでは本質的に負の数を直接には取り扱えないので
、多く２の補数表示を用いる。これはＸを Ｘ”” （２ｈ＋Ｘ ） ｍｏｄ ２ｈ（ｉ ）と考え
ることである。そのような数Ｘで考え、取扱うのである
。Ｘはりねに正の数であり、正規化して考えれば、−１
と１の間の有限な 正負の二進小数を代表している。こ
のような正の整数ＸをＸの２の補数という。
エータでは本質的に負の数を直接には取り扱えないので
、多く２の補数表示を用いる。これはＸを Ｘ”” （２ｈ＋Ｘ ） ｍｏｄ ２ｈ（ｉ ）と考え
ることである。そのような数Ｘで考え、取扱うのである
。Ｘはりねに正の数であり、正規化して考えれば、−１
と１の間の有限な 正負の二進小数を代表している。こ
のような正の整数ＸをＸの２の補数という。
ｈ−４の４ビツトの簡単な場合を考えると、ｌＯ進数の
０から７までは、２進の２３ビツトが０の真数にそのま
ま対応している。このことは（１）でＸが正か０なら、
Ｘ＝Ｘであることから明らかである。
０から７までは、２進の２３ビツトが０の真数にそのま
ま対応している。このことは（１）でＸが正か０なら、
Ｘ＝Ｘであることから明らかである。
（１）でＸが正のときは法２ｈの働らきて２も次はオパ
フローする。
フローする。
念のため対応をかく。０←ｏｏｏｏ 、ｉ→０００１
．２−〇〇１０．３− 〇〇１１． ４→０１００
、５−０１０１ 、６←０１１０゜７ ’−’ ０１１
１゜ つぎに負の−１から−８の数は＋１１から２の補数Ｘは
正整数であることから、−１→１１１１（Ｆ）。
．２−〇〇１０．３− 〇〇１１． ４→０１００
、５−０１０１ 、６←０１１０゜７ ’−’ ０１１
１゜ つぎに負の−１から−８の数は＋１１から２の補数Ｘは
正整数であることから、−１→１１１１（Ｆ）。
−２←１１１０（Ｅ）、−３←１１０１（Ｄ）。
−４← １１００（Ｃ）、−５−一争 １０１１（Ｂ）
。
。
−６←１０１０（Ａ）、−７←１００１（９）。
−８−−１０００（８） のように対応している。
上の対応の（・）は１６進コードを示す。以上のことは
周知のことであるが、−８の２の補数は８である。そし
て負の数に対応する２の補数は２’に’ットが１である
。
周知のことであるが、−８の２の補数は８である。そし
て負の数に対応する２の補数は２’に’ットが１である
。
正負の数の２の補数はいずれも正整数で、これを整数乗
算器に印加すると正しい積の２の補数がえられるか。
算器に印加すると正しい積の２の補数がえられるか。
たとえば４ビツト数の積−４×５は−２０で、−４，５
の２の補数はＣで、５の２の補数は５で、これを整数乗
算器に入力すると、出力は６０図で３Ｃ（Ｈ）である。
の２の補数はＣで、５の２の補数は５で、これを整数乗
算器に入力すると、出力は６０図で３Ｃ（Ｈ）である。
これは真の積−２０の２の補数表現で社ない。正解は２
３６０ゆで、Ｅ Ｃ（Ｈ）である。仁の簡単な例から、
整数乗詐器は２の補数に対してＪｔＶｃ働らがないこと
がわかる。このために補償回路を従来は直列にもうけて
、絶対値に変換して印加１７、出力を再び２の補数形に
逆変換する方法がとられた。
３６０ゆで、Ｅ Ｃ（Ｈ）である。仁の簡単な例から、
整数乗詐器は２の補数に対してＪｔＶｃ働らがないこと
がわかる。このために補償回路を従来は直列にもうけて
、絶対値に変換して印加１７、出力を再び２の補数形に
逆変換する方法がとられた。
本発明唸従来の上記技術上の難点を解決し、２の補数に
おける２数の乗算を実行するよう整数型乗算器と結線上
ならびに時間的に並行して動作する補償回路方式、構成
に関する。本発明の補償回路を用いるととくより、符号
付数の２の補数乗算時間は整数乗算器本体の乗算時間よ
シゎずかに増加するのみにて高速動作を保ちかつ誤りの
ない２の補数形の積を出力する。
おける２数の乗算を実行するよう整数型乗算器と結線上
ならびに時間的に並行して動作する補償回路方式、構成
に関する。本発明の補償回路を用いるととくより、符号
付数の２の補数乗算時間は整数乗算器本体の乗算時間よ
シゎずかに増加するのみにて高速動作を保ちかつ誤りの
ない２の補数形の積を出力する。
以下Ｘ、Ｙｔ−ｈビットの符号つきの真数の乗数、被ｆ
！数とし、２ ビット位置は０とする。ただし、２ｈ−
１ビツトが１で他のビットがすべて０の場合は許される
。
！数とし、２ ビット位置は０とする。ただし、２ｈ−
１ビツトが１で他のビットがすべて０の場合は許される
。
ｉは
葦
Ｘ＝（２＋Ｘ）ｍｏｄ２ｈ（２）
Ｙ’＝ （２ｈ＋ Ｙ’ ） ｍｏｄ２ｈ（３）でめる
。Ｘ、Ｙは正負をとるから、Ｘ＞ｏのときは、 Ｘ−Ｘ 、（４）である。Ｙ
Ｋついても同様である。
。Ｘ、Ｙは正負をとるから、Ｘ＞ｏのときは、 Ｘ−Ｘ 、（４）である。Ｙ
Ｋついても同様である。
ｈ＝８の場合を主として考える。ｂが他の場合も同様に
考えられる。
考えられる。
第１図は本発明方式の基本回路図である。図の１は整数
乗算器で、ｈビットの集散を乗数、被乗数端子に印加す
るとき、出方線上に：２ｈビットの積を高速に発生させ
るもので、下位ｈビットと上位ｈビットの端子は１５．
１６でそれぞれ示される。入力端子２．３には２の補数
形の乗数、被乗数をＸ、Ｙとする。このときは（２Ｌ（
３）の関係式が成立している。ｘ’、ｙ’を２．３に印
加するとき、正しい積の２の補数表示Ｐ′は１６．１５
において得られないが、１５の端子にはＰ′の低位ｈビ
ットがえられる。これをＯＬ とするとＯＬ ＝Ｌ（Ｐ
’） ここでＬはＰの低位ｈピット部分を示す。１Ｇの端子に
はＰｆ）上位ビット部分と異る結果が出力される。しか
し、Ｘ、Ｙが両方とも正の場合には１６端子の出力Ｏｎ
はＰの上位ビットを与える。
乗算器で、ｈビットの集散を乗数、被乗数端子に印加す
るとき、出方線上に：２ｈビットの積を高速に発生させ
るもので、下位ｈビットと上位ｈビットの端子は１５．
１６でそれぞれ示される。入力端子２．３には２の補数
形の乗数、被乗数をＸ、Ｙとする。このときは（２Ｌ（
３）の関係式が成立している。ｘ’、ｙ’を２．３に印
加するとき、正しい積の２の補数表示Ｐ′は１６．１５
において得られないが、１５の端子にはＰ′の低位ｈビ
ットがえられる。これをＯＬ とするとＯＬ ＝Ｌ（Ｐ
’） ここでＬはＰの低位ｈピット部分を示す。１Ｇの端子に
はＰｆ）上位ビット部分と異る結果が出力される。しか
し、Ｘ、Ｙが両方とも正の場合には１６端子の出力Ｏｎ
はＰの上位ビットを与える。
０ｎ＝Ｈ（Ｐ ） ；Ｘ 、 Ｙ＞０
これは当然のことである。Ｘ≧Ｏ，Ｙ≧０のときＫはＸ
＝Ｘ 、Ｙ＝Ｙで正整数でちり、出力も正整数で２の補
数表示も同一である。
＝Ｘ 、Ｙ＝Ｙで正整数でちり、出力も正整数で２の補
数表示も同一である。
Ｘ、Ｙがこれ以外のすべての場合にはＰの上位ビットを
正しく求めるためには補正が必要である。
正しく求めるためには補正が必要である。
これは第１図の上記以外の並列に接続された回路部分で
実施される。
実施される。
Ｘ、Ｙの取シうる状態は４個ちる。つまり、（１）Ｘ＞
Ｏ、Ｙ＞Ｏ、（２）Ｘ＜０ 、 Ｙ＞Ｏ、＋３）Ｘ＞Ｏ
。
Ｏ、Ｙ＞Ｏ、（２）Ｘ＜０ 、 Ｙ＞Ｏ、＋３）Ｘ＞Ｏ
。
Ｙ＜Ｏ、（４１Ｘ＜Ｏ、Ｙ＜Ｏの場合である。零の場合
は別にきめられる。（１）の場合は前述のように補正を
必要としない。上の（１）〜（４）のすべての場合に対
して、有効な補正が第１図の４．５，６．７の基本論理
ゲートで実施できる。これらは１の整数乗算器と並列に
接続され、１と並行して同時に演算やスイッチング動作
を実行する。６，７はｈビ、トの２進加算器で、出力に
は入力の法２ｈの和ｈビットを出力する。この加算時間
は乗算時間よりはるかにみじかい。
は別にきめられる。（１）の場合は前述のように補正を
必要としない。上の（１）〜（４）のすべての場合に対
して、有効な補正が第１図の４．５，６．７の基本論理
ゲートで実施できる。これらは１の整数乗算器と並列に
接続され、１と並行して同時に演算やスイッチング動作
を実行する。６，７はｈビ、トの２進加算器で、出力に
は入力の法２ｈの和ｈビットを出力する。この加算時間
は乗算時間よりはるかにみじかい。
４はデータセレクタで、データセレクト端子１３には入
力Ｘ／ 、 Ｙ′の２ｈ−１ビット線２本ｂｘ 、 ｈ
−１ｂｙ、ｂ−０が接続されている。
力Ｘ／ 、 Ｙ′の２ｈ−１ビット線２本ｂｘ 、 ｈ
−１ｂｙ、ｂ−０が接続されている。
Ｘ）Ｏ，Ｙ）Ｏ；ｂ ＝ｏ、ｂア、ｂ−１＝ Ｏ
ｘ、ｈ−１ ；０線 ）（）Ｑ、Ｙ（０：ｂｘ −０１ｂ、、ｈ−１””、
ｈ−１ ；Ｘ線 Ｘ（０、Ｙ）Ｏ； ｂ、１ｈ−１＝ １ 、 ｂア、ｈ
−ｉ＝ＯＨＹ／線 Ｘ＜ＯｌＹ＜０；ｂｘ、ｈ−０＝ＩＩｂｙ、ｂ−□＝１
； Ｓ綜 のようにＸ、Ｙの正負によりて、Ｘ’、Ｙ’の符号と、
トｂｘ、ｂ−□ ＋ ３’ Ｈ” −” が自動
的にきまっているので、セレクト端子に加えられるコー
ド、つまり符号ビットによって、上記４個のｈ本のグル
ープ線のいずれかが自動的に４によりえらばれる。そし
て４の出力線に現われる。
ｘ、ｈ−１ ；０線 ）（）Ｑ、Ｙ（０：ｂｘ −０１ｂ、、ｈ−１””、
ｈ−１ ；Ｘ線 Ｘ（０、Ｙ）Ｏ； ｂ、１ｈ−１＝ １ 、 ｂア、ｈ
−ｉ＝ＯＨＹ／線 Ｘ＜ＯｌＹ＜０；ｂｘ、ｈ−０＝ＩＩｂｙ、ｂ−□＝１
； Ｓ綜 のようにＸ、Ｙの正負によりて、Ｘ’、Ｙ’の符号と、
トｂｘ、ｂ−□ ＋ ３’ Ｈ” −” が自動
的にきまっているので、セレクト端子に加えられるコー
ド、つまり符号ビットによって、上記４個のｈ本のグル
ープ線のいずれかが自動的に４によりえらばれる。そし
て４の出力線に現われる。
たとえはｘ＜ｏ 、ｙ＞ｏのときはデータセレクタ４の
出力にはＹが出力され、ｘ＞ｏ 、ｙ＜ｏなら、Ｘが出
力され、ｘ＜ｏ 、ｙ＜ｏなら加算器６の和ビツト線か
えられ、（Ｘ’十Ｙ’ ） ｍｏｄ２ｈが出され、ｘ＞
ｏ 、ｙ＞ｏなら０が出力される。
出力にはＹが出力され、ｘ＞ｏ 、ｙ＜ｏなら、Ｘが出
力され、ｘ＜ｏ 、ｙ＜ｏなら加算器６の和ビツト線か
えられ、（Ｘ’十Ｙ’ ） ｍｏｄ２ｈが出され、ｘ＞
ｏ 、ｙ＞ｏなら０が出力される。
これらデータセレクタの出力線は５の読取専用記憶装置
ＲＯＭＫ番地入力される。
ＲＯＭＫ番地入力される。
このＲＯＭ Ｋ ｖｋ込まれているデータは語長がｈビ
ットで、番地数はデータセレクタの出力線数がｈ本であ
るから、２ｈ個である。そしてＸ番地のデータ内容はＸ
が２進数表示とすると、Ｘ・（１１・・・・・・１）の
ような積の下位ｈビットである。ｈ８８で、Ｘが１６進
数表示とするとＸ・（ＦＦ）の積は２ｈビツトであるが
、この下位ｈビットがＸ番地に書込まれる。このようＫ
してあらかじめ作成されたＲＯＭが５である。ＲＯＭに
はｈ−８の場合、θ番地には００（Ｈ）が、１番地には
ＦＦ（Ｈ）が、２番地には２Ｘ２５５＝５１０（２）；
０ＩＦＥ（Ｈ）でＦＥ（Ｈ）が登録される。Ｌ（ＯＩＦ
Ｅ）＝ＦＥである。２進数でかくと１１１１１１１０で
ある。ｈ−８の場合にはＲＯＭの番地は２１ 個（２５
６）ある。
ットで、番地数はデータセレクタの出力線数がｈ本であ
るから、２ｈ個である。そしてＸ番地のデータ内容はＸ
が２進数表示とすると、Ｘ・（１１・・・・・・１）の
ような積の下位ｈビットである。ｈ８８で、Ｘが１６進
数表示とするとＸ・（ＦＦ）の積は２ｈビツトであるが
、この下位ｈビットがＸ番地に書込まれる。このようＫ
してあらかじめ作成されたＲＯＭが５である。ＲＯＭに
はｈ−８の場合、θ番地には００（Ｈ）が、１番地には
ＦＦ（Ｈ）が、２番地には２Ｘ２５５＝５１０（２）；
０ＩＦＥ（Ｈ）でＦＥ（Ｈ）が登録される。Ｌ（ＯＩＦ
Ｅ）＝ＦＥである。２進数でかくと１１１１１１１０で
ある。ｈ−８の場合にはＲＯＭの番地は２１ 個（２５
６）ある。
第１図において５のＲＯＭの出力線に呼出された番地に
対応して出力データが出力され、７の２ｈの流加算器（
普通のｈビットの２進加算器）の一方の入力に加えられ
、他方の入力は前記整数型の高位桁出力端に接続される
。
対応して出力データが出力され、７の２ｈの流加算器（
普通のｈビットの２進加算器）の一方の入力に加えられ
、他方の入力は前記整数型の高位桁出力端に接続される
。
データセレクタ４は９，１０，１１．１２のそれぞれｈ
本の入力線をデータセレクトコード端子１３のコードに
よって、前述のように１つだけ選び出し、出力線１４に
出す。データセレクタはＡＮＤゲー）ＯＲゲート、イン
バータよりなシ、その切換時間ＴＳＩｊＬ は小さい。
本の入力線をデータセレクトコード端子１３のコードに
よって、前述のように１つだけ選び出し、出力線１４に
出す。データセレクタはＡＮＤゲー）ＯＲゲート、イン
バータよりなシ、その切換時間ＴＳＩｊＬ は小さい。
また加算器の加算時間Ｔ ＡＤＤ も１０乗算時間ＴＭ
よりはるかに小さいので、最悪の場合でも補償回路を信
号が伝搬する時間はＴ ＡＤＤ ＋Ｔ８ＫＬとＲＯＭの
アクセス時間ＴＡＣＣの和である。ＲＯＭＫＴＴＬなど
高速動作をするものを用いると’ｌ’ ＡＣＣ（ＴＭで
ある。補償回路の最長信号伝搬時間Ｔ ＣＱＭは ＴＣＯＭ″ ＴＡＤＤ＋ Ｔａｇｔ、＋ ＴＡＣＣ
＜ ＴＭとなる。
よりはるかに小さいので、最悪の場合でも補償回路を信
号が伝搬する時間はＴ ＡＤＤ ＋Ｔ８ＫＬとＲＯＭの
アクセス時間ＴＡＣＣの和である。ＲＯＭＫＴＴＬなど
高速動作をするものを用いると’ｌ’ ＡＣＣ（ＴＭで
ある。補償回路の最長信号伝搬時間Ｔ ＣＱＭは ＴＣＯＭ″ ＴＡＤＤ＋ Ｔａｇｔ、＋ ＴＡＣＣ
＜ ＴＭとなる。
またこの補償回路は整数乗算器本体１と並列に。
動作するので、最終の積２の補数形の上位桁をその法２
ｈの加算器７で求めるための一方の７の入力りま！？Ｒ
ＯＭ５の出力が確定する時間は１０乗算器の上位桁が確
定するよりも前であるから、本発明の補正回路方式を用
いることによって、２の補数を入力する乗算器で２の補
数形状をうる乗算時間ＴＭは ＴＭ’ −ＴＭ ＋ ＴＡＤＤ であって、Ｔ ＡＤＤ Ｃ１ＴＭであるから、ＴＭ′Ｎ
ＴＭ と考えられ、整数乗算器よシわずかに増加するのみであ
る。
ｈの加算器７で求めるための一方の７の入力りま！？Ｒ
ＯＭ５の出力が確定する時間は１０乗算器の上位桁が確
定するよりも前であるから、本発明の補正回路方式を用
いることによって、２の補数を入力する乗算器で２の補
数形状をうる乗算時間ＴＭは ＴＭ’ −ＴＭ ＋ ＴＡＤＤ であって、Ｔ ＡＤＤ Ｃ１ＴＭであるから、ＴＭ′Ｎ
ＴＭ と考えられ、整数乗算器よシわずかに増加するのみであ
る。
次に本方式に演算例を示す。
（ＩＩＸ＞Ｏ，Ｙ＞Ｏの場合はＸ＝Ｘ 、Ｙ＝Ｙであシ
、ｐ’−ｐ −ｘ ｙとなるから、補正回路からはデー
タセレクタによシ０を出力させ、ＲＯＭの０番地のデー
タは０でちるから、加算器７の出力は１６のビットに他
ならない。
、ｐ’−ｐ −ｘ ｙとなるから、補正回路からはデー
タセレクタによシ０を出力させ、ＲＯＭの０番地のデー
タは０でちるから、加算器７の出力は１６のビットに他
ならない。
（２１Ｘ ＞ ０ 、 Ｙ ＜ Ｏ（７） 場合ハＸ’
、 Ｙ’ （Ｄ ２ｈ−” ヒフ） カそれぞれ０．
１であることで、データセレクタは出される。この番地
の内容はｈ−８とすると、Ｆす。この積の下位ビットは
整数乗算器の下位ビットそのものである。
、 Ｙ’ （Ｄ ２ｈ−” ヒフ） カそれぞれ０．
１であることで、データセレクタは出される。この番地
の内容はｈ−８とすると、Ｆす。この積の下位ビットは
整数乗算器の下位ビットそのものである。
（３）Ｘ＜ Ｏ、Ｙ＞ ０ ；
この場合はデータセレクタで選ばれるのはＹで）（ｈ＝
８としている）が登録されているので、加算器７の一方
の大力となして加えられ、整数乗算器の高位ビットを他
方の入力に加えると、和ビットはＸ、Ｙの積の２の補数
表示Ｐを直接与える。
８としている）が登録されているので、加算器７の一方
の大力となして加えられ、整数乗算器の高位ビットを他
方の入力に加えると、和ビットはＸ、Ｙの積の２の補数
表示Ｐを直接与える。
式でかくと、ｈ＝８と考えると、
ｐ’＝ ＋ Ｌ ＜ ＦＦ＊Ｙ ）十Ｈ＜ Ｘ’＊Ｙ’
日２ｈ＋Ｌ （Ｘ＊Ｙ ） のように与えられ、これはｘ＜ｏ 、ｙ＞ｏの場合の正
しい結果を与える。（２）の場合は上式の（・）内のは
じめのＬ（・）のＹをＸＫおきかえればよい。
日２ｈ＋Ｌ （Ｘ＊Ｙ ） のように与えられ、これはｘ＜ｏ 、ｙ＞ｏの場合の正
しい結果を与える。（２）の場合は上式の（・）内のは
じめのＬ（・）のＹをＸＫおきかえればよい。
＋４１Ｘ＜Ｏ，Ｙ＜０
この場合はｘ、ｙの２の補数表示Ｘ’、Ｙ’の２ｈ−１
ビツトはいづれも１で、データセレクタへ入力はＳ ＝
（Ｘ’ 十Ｙ’ ） ｍｏｄ２ｈである。りまＤ Ｘ
’ 、 Ｙ’を加数、被加数として２進加算器に印加す
る場合の和出力である。これがデータセレクタで選択さ
れて、ＲＯＭＫ番地入力されると１．ＦＦ＊Ｓの低位ｈ
ビットはＬ（ｔＦ＊ｓ）でＲＯＭの出力に現われ、加算
器の一方に入力される。この場合の式の表示はｈ−８の
とき ｍｏｄ２’ ２ｈ＋ Ｌ （Ｘ′・Ｙ ）この場合はた
しかにＸ、ＹはＸ、Ｙに等しくないが、（１）の場合と
一致することが必要である。つまシ Ｐ門Ｘ＠Ｙ である。ＸもＹも負号がついているから、積には失なわ
れる。−見（４）の場合は不要のようであるが、入力と
して与えられるものは２の補数形のＸ。
ビツトはいづれも１で、データセレクタへ入力はＳ ＝
（Ｘ’ 十Ｙ’ ） ｍｏｄ２ｈである。りまＤ Ｘ
’ 、 Ｙ’を加数、被加数として２進加算器に印加す
る場合の和出力である。これがデータセレクタで選択さ
れて、ＲＯＭＫ番地入力されると１．ＦＦ＊Ｓの低位ｈ
ビットはＬ（ｔＦ＊ｓ）でＲＯＭの出力に現われ、加算
器の一方に入力される。この場合の式の表示はｈ−８の
とき ｍｏｄ２’ ２ｈ＋ Ｌ （Ｘ′・Ｙ ）この場合はた
しかにＸ、ＹはＸ、Ｙに等しくないが、（１）の場合と
一致することが必要である。つまシ Ｐ門Ｘ＠Ｙ である。ＸもＹも負号がついているから、積には失なわ
れる。−見（４）の場合は不要のようであるが、入力と
して与えられるものは２の補数形のＸ。
（Ｘ−Ｙ）Ｋ変換したりするのに時間がかかるので、高
速化を目標とする補正回路として（４）の場合も重要で
ある。ただ計算結果のチェック上から上記の関係は利用
できる。
速化を目標とする補正回路として（４）の場合も重要で
ある。ただ計算結果のチェック上から上記の関係は利用
できる。
例１．４ビットの例を考えよう。ｈ−４（−２）ｘ（−
３）ｏ結果ｄ０６０＊でｉるｏ積は正だから、２の補数
形でもある。２の補数として与えられるものをＸ＝２’
＋Ｘ＝１４＝Ｅ（Ｈ）＝１１１０．Ｙ−２’＋Ｙ−１３
”＝Ｄ（Ｈ）−１１０１、Ｘ、Ｙが整数乗算器に印加さ
れた出力積はＸＸＹ＝ＥＸＤ−Ｂ６ （Ｈ）となる。こ
の下位４ビツトは正しい値である。上位４ビツトはＨ（
Ｐ）＝Ｂである。（−２）Ｘ（−３）のときは上記（４
）の場合で補正回路の加算器の出力ＳはＳ−＜Ｘ十Ｙ’
）ｍｏｄ２’＝（Ｄ＋Ｅ）ｍｏｄ２’ｍ（２７）ｍｏｄ
ｌ ６−１ｌ−Ｂ（）（）である。補正回路のＲＯＭの
出力にはＬ（Ｓ＊Ｆ）−Ｌ（Ｂ＊Ｆ）＝５（Ｈ）。
３）ｏ結果ｄ０６０＊でｉるｏ積は正だから、２の補数
形でもある。２の補数として与えられるものをＸ＝２’
＋Ｘ＝１４＝Ｅ（Ｈ）＝１１１０．Ｙ−２’＋Ｙ−１３
”＝Ｄ（Ｈ）−１１０１、Ｘ、Ｙが整数乗算器に印加さ
れた出力積はＸＸＹ＝ＥＸＤ−Ｂ６ （Ｈ）となる。こ
の下位４ビツトは正しい値である。上位４ビツトはＨ（
Ｐ）＝Ｂである。（−２）Ｘ（−３）のときは上記（４
）の場合で補正回路の加算器の出力ＳはＳ−＜Ｘ十Ｙ’
）ｍｏｄ２’＝（Ｄ＋Ｅ）ｍｏｄ２’ｍ（２７）ｍｏｄ
ｌ ６−１ｌ−Ｂ（）（）である。補正回路のＲＯＭの
出力にはＬ（Ｓ＊Ｆ）−Ｌ（Ｂ＊Ｆ）＝５（Ｈ）。
よって
Ｌ （Ｓ ＊ Ｆ ） ＋ Ｈ（Ｐ ） ＝ ５ ＋
Ｂ −３＝９． 。
Ｂ −３＝９． 。
１０ （ｍｏｄ２’） ＝、、Ｏ，、、よって、Ｐ’＝
０６（Ｈ）補正なしで３６（Ｈ）を０６ （Ｈ）とし正
しい結果をうる。
０６（Ｈ）補正なしで３６（Ｈ）を０６ （Ｈ）とし正
しい結果をうる。
例２．−４６Ｘ９０：Ｘ＝−４６．Ｙ七９０（３）の場
合である。Ｘ’＝２”−４６＝２１０＝Ｄ２Ｙ＝Ｙ＝９
０＝５Ａ 整数演算部Ｘ−Ｙ工２１０Ｘ９０＝１８９００４９Ｄ４ Ｌ（ＸＹ）＝Ｄ４ 交、ｙｏ ２ｈ−’ビット。情報よりデータセレクタは
Ｙ′をえ、らび、ＲＯＭ出力はＬ（ＦＦＸＹ）ＦＦＸＹ
−２５５Ｘ９０−２２９５０＝５９Ｌ（ＦＦＸＹ）＝Ａ
６ 最終の加算器の和ビットは Ａ６＋４９（ｍｏｄ２’）＝ＥＦ ２の補数形の積−ＥＦＤ ４−１１１０１１１１１１参
考のため、補正ブース法乗算器の計算例１１０１００１
０ ・・・・・・Ｘ（−４６）；’Ｏｏ ｏ ｏ ｏ
ｏ ｏ二、００１ ０ １ １ １００：ｏ ｏ ｏ
ｏ ｏ’、ｏ ｏ ｏ １ｏ １１１０：１１ Ｉ’
１１１０１００１００ ＋ Ｉｘ’、・１１１０１００１（１ １１１０１１１１１１０１０１００Ｐ 乗数Ｙをｙ２ｉ−１”２１ ”２１＋１の３項に分ける
補正ブース法と完全に一致している。
合である。Ｘ’＝２”−４６＝２１０＝Ｄ２Ｙ＝Ｙ＝９
０＝５Ａ 整数演算部Ｘ−Ｙ工２１０Ｘ９０＝１８９００４９Ｄ４ Ｌ（ＸＹ）＝Ｄ４ 交、ｙｏ ２ｈ−’ビット。情報よりデータセレクタは
Ｙ′をえ、らび、ＲＯＭ出力はＬ（ＦＦＸＹ）ＦＦＸＹ
−２５５Ｘ９０−２２９５０＝５９Ｌ（ＦＦＸＹ）＝Ａ
６ 最終の加算器の和ビットは Ａ６＋４９（ｍｏｄ２’）＝ＥＦ ２の補数形の積−ＥＦＤ ４−１１１０１１１１１１参
考のため、補正ブース法乗算器の計算例１１０１００１
０ ・・・・・・Ｘ（−４６）；’Ｏｏ ｏ ｏ ｏ
ｏ ｏ二、００１ ０ １ １ １００：ｏ ｏ ｏ
ｏ ｏ’、ｏ ｏ ｏ １ｏ １１１０：１１ Ｉ’
１１１０１００１００ ＋ Ｉｘ’、・１１１０１００１（１ １１１０１１１１１１０１０１００Ｐ 乗数Ｙをｙ２ｉ−１”２１ ”２１＋１の３項に分ける
補正ブース法と完全に一致している。
乗算演算の情報信号処理における大きな応用分野に定係
数乗算がちる。このようた乗算器に乗数、被乗数とも２
の補数乗算器を用いることは力＼なりの無駄がある。こ
のような場合に本発明方式により符号付置ａｘ 定係数
ａとの積ａｘを求めると極めて簡単にこのような特殊乗
算を実施しうる。
数乗算がちる。このようた乗算器に乗数、被乗数とも２
の補数乗算器を用いることは力＼なりの無駄がある。こ
のような場合に本発明方式により符号付置ａｘ 定係数
ａとの積ａｘを求めると極めて簡単にこのような特殊乗
算を実施しうる。
このような乗算器はＦＦＴやデジタルフィルタ等に広く
用いられる。
用いられる。
係数ａ１変数Ｘがｈビットで表現されるとし、＆、Ｘは
正、負をとりうるものとする。
正、負をとりうるものとする。
（１） 定係数ａが正の場合。
変数Ｘがｈビットで、ａもｈビットとし、ａの２ビット
は０で、２の補数表示も同じであるとする。Ｘは正負の
値をとるものとし、ｘ′をＸの２の補数表示とすると、
ｘ′は正整数として取扱われる。Ｘが負のとき、ｌｌ！
’はａとＸの積の２の補数表示にはならない。ａＸ’が
正しい２の補数形として得られるためＫは、第２図尾示
すような補償回路をａｚを求める整数乗算器に並列に接
続する本発明方式が高速演算には必要である。
は０で、２の補数表示も同じであるとする。Ｘは正負の
値をとるものとし、ｘ′をＸの２の補数表示とすると、
ｘ′は正整数として取扱われる。Ｘが負のとき、ｌｌ！
’はａとＸの積の２の補数表示にはならない。ａＸ’が
正しい２の補数形として得られるためＫは、第２図尾示
すような補償回路をａｚを求める整数乗算器に並列に接
続する本発明方式が高速演算には必要である。
１ｓ２ｒｇ！Ｊは定係数ａが正の場合で、３の端子に２
の補数形の変数Ｘが印加される。ａもＸもｈビットとす
る。Ｘ′は２ｈ通りの整数値をとシ、ｌ、２はそれぞれ
２ｈ個の番地をもち語長がｈビットのＲＯＭで、番地線
は並列に接続され、ｘ′が入力されるとき、１．２のＲ
ＯＭは同時にアクセスされる。
の補数形の変数Ｘが印加される。ａもＸもｈビットとす
る。Ｘ′は２ｈ通りの整数値をとシ、ｌ、２はそれぞれ
２ｈ個の番地をもち語長がｈビットのＲＯＭで、番地線
は並列に接続され、ｘ′が入力されるとき、１．２のＲ
ＯＭは同時にアクセスされる。
それぞれのＸ番地にはａ Ｘ ｚ’の演算結果の低位ｈ
ビット、高位ｈビットを登録しておくと、ａＸｘ′の演
算結果はそれぞれの出方線１０．１１の上に見られ、１
０の上の出力結果はＬ（Ｐ’）そのものである。ａとＸ
の積の２の補数の下位ｈビットである。１１の上の出力
結果はＨ（ａＸｚ’）、っまシａとＸの２の補数の積の
上位ビットでＨ（Ｐ’）とは言えない。Ｈ（Ｐ’）は第
２図の下の部分の並列補償回路の補正をＨ（ａＸｘ’）
Ｋ行って見られる。この部分の４はデータセレクタで、
ｘ ＜ ｏ Ｏ、！： ＠、ｘ’ノ２ｈ−”ヒラ） １
７５１１１ａ ｘ （１−−ｊ」）の低位ｈビットを選
択し、ｘ ＞ ｏ （Ｄ ト＊、ｘ’（Ｄ ２”−”ヒ
ｙ ） ；＃ ＯｆＯ・・・・・・０ を選択 一丁一 して、８の出力線に出力し、９の２進加算器の一方の入
力に印加し、他方の入力には１１の出力を印加してえら
れる和ビットｓけａｘの２の補数表示の上位ｈビットを
与える。
ビット、高位ｈビットを登録しておくと、ａＸｘ′の演
算結果はそれぞれの出方線１０．１１の上に見られ、１
０の上の出力結果はＬ（Ｐ’）そのものである。ａとＸ
の積の２の補数の下位ｈビットである。１１の上の出力
結果はＨ（ａＸｚ’）、っまシａとＸの２の補数の積の
上位ビットでＨ（Ｐ’）とは言えない。Ｈ（Ｐ’）は第
２図の下の部分の並列補償回路の補正をＨ（ａＸｘ’）
Ｋ行って見られる。この部分の４はデータセレクタで、
ｘ ＜ ｏ Ｏ、！： ＠、ｘ’ノ２ｈ−”ヒラ） １
７５１１１ａ ｘ （１−−ｊ」）の低位ｈビットを選
択し、ｘ ＞ ｏ （Ｄ ト＊、ｘ’（Ｄ ２”−”ヒ
ｙ ） ；＃ ＯｆＯ・・・・・・０ を選択 一丁一 して、８の出力線に出力し、９の２進加算器の一方の入
力に印加し、他方の入力には１１の出力を印加してえら
れる和ビットｓけａｘの２の補数表示の上位ｈビットを
与える。
Ｈ（Ｐ）工５
Ｌ（Ｐ）はすで＆て決っているので、ＰはＲＯＭ１ある
いはＲＯＭ２のアクセス時間ＴＡｃｃと９の加算時間’
［’ ＡＤＤ の和である。データセレクタの並行動作
時間’ｌ’ ＳＥＬ はＴＡｃｃ より小さい。した
がって、この定数乗算時間ＴＭ ’Ｉ’Ｍ ＝ ’ｌ’Ａｃｃ ＋ＴＡＤＤ二ＴＡＣＣ第
３図は定係数ａが負の場合で、ａをａの２の補数表示と
し、変数Ｘの２の補数をＸ′とし、ａ′。
いはＲＯＭ２のアクセス時間ＴＡｃｃと９の加算時間’
［’ ＡＤＤ の和である。データセレクタの並行動作
時間’ｌ’ ＳＥＬ はＴＡｃｃ より小さい。した
がって、この定数乗算時間ＴＭ ’Ｉ’Ｍ ＝ ’ｌ’Ａｃｃ ＋ＴＡＤＤ二ＴＡＣＣ第
３図は定係数ａが負の場合で、ａをａの２の補数表示と
し、変数Ｘの２の補数をＸ′とし、ａ′。
又はｈビットとする。この場合は、ａ（ｏ、ｘ＜Ｏｖ
Ｊｌ ＜ Ｏｒ Ｘ ＞ Ｏの場合がある。最初の場合
はａｘｘは正となって、出力の積はａ）ｏ 、 ｘ＞。
Ｊｌ ＜ Ｏｒ Ｘ ＞ Ｏの場合がある。最初の場合
はａｘｘは正となって、出力の積はａ）ｏ 、 ｘ＞。
の場合と一致しなければならないが、実際には２の補数
系の入力に対して処理されるので、乗算用ＲＯＭの出力
にはａＸｚが出力され、この出力積の低ｈビットは２の
補数表示の積の下位ｈビットを与え、 上位桁にりいては、 ａｇｏ ＊ ｘ＞ｏのときは、第３図のデータセレクタ
４の入カフがえらばれ、４の出力１１にはＸの２の補数
表示Ｘが出力され、ＲＯＭ１２に番地入力される。アク
セスされた番地には当該番地数にｈビットの１・・・・
・・１を、例えばｈ＝８ならＦＦを乗じて見られる積の
下位ビットを登録しておく。
系の入力に対して処理されるので、乗算用ＲＯＭの出力
にはａＸｚが出力され、この出力積の低ｈビットは２の
補数表示の積の下位ｈビットを与え、 上位桁にりいては、 ａｇｏ ＊ ｘ＞ｏのときは、第３図のデータセレクタ
４の入カフがえらばれ、４の出力１１にはＸの２の補数
表示Ｘが出力され、ＲＯＭ１２に番地入力される。アク
セスされた番地には当該番地数にｈビットの１・・・・
・・１を、例えばｈ＝８ならＦＦを乗じて見られる積の
下位ビットを登録しておく。
Ｘが番地入力されると、ｈ−８のと＠、ＦＦ＊ｘの低位
ｈビットがＲＯＭより出力され、加算器１３の一方に入
力され、他方の入カヒ番地ＸにａＸＸのような積の上位
桁数を登録してなるＲＯＭ２の出力線が印加され、当該
加算器の和出力において正しい２の補数形のａＸＸの積
の上位桁をうるものである。
ｈビットがＲＯＭより出力され、加算器１３の一方に入
力され、他方の入カヒ番地ＸにａＸＸのような積の上位
桁数を登録してなるＲＯＭ２の出力線が印加され、当該
加算器の和出力において正しい２の補数形のａＸＸの積
の上位桁をうるものである。
同様に、入力Ｘは１．２の乗算ＲＯＭに印加されると同
時に補正回路の入力側の加算器（ｈビット）の一方の入
力として印加されていて、他方の入力圧はりねに定係ａ
ａが入力されていてその和ビット１ｉ１８はデータセレ
クタ４に印加され、ａくＯ，Ｘ＜ＯのときＫは４のセレ
クトコード端子１０によって、ｘ′の２ｈ−１ビツトが
この端子に加わることから、上記加算器９の和出力Ｓは
８の線として４によって選択されて、上記ＲＯＭ１２に
番地入力され、５ＸＦＦ（ｈ＝８のとき）の低位ｈビッ
トが前記１３の加算器の一方に、他方はＨ（ａＸｘ）が
加わり、出力に正しいａＸＸの２の補数形出力の上位桁
をうる。
時に補正回路の入力側の加算器（ｈビット）の一方の入
力として印加されていて、他方の入力圧はりねに定係ａ
ａが入力されていてその和ビット１ｉ１８はデータセレ
クタ４に印加され、ａくＯ，Ｘ＜ＯのときＫは４のセレ
クトコード端子１０によって、ｘ′の２ｈ−１ビツトが
この端子に加わることから、上記加算器９の和出力Ｓは
８の線として４によって選択されて、上記ＲＯＭ１２に
番地入力され、５ＸＦＦ（ｈ＝８のとき）の低位ｈビッ
トが前記１３の加算器の一方に、他方はＨ（ａＸｘ）が
加わり、出力に正しいａＸＸの２の補数形出力の上位桁
をうる。
負係数の場合は乗算時間ＴＭ は乗算ＲＯＭＩ 。
２のアクセス時間よりも、これと並行して動作する補償
回路の演算時間との比較において、最長の信号伝搬経路
は補償回路の方で加算器ゲート時間、セレクタスイッチ
ング時間、セレクタにつづくＲＯＭのアクセス時間、加
算器ゲート時間の和で、これがａｇｏの場合の乗算時間
ＴＭの最長の場合である。ゆえに ’ｐＭ ＝２ ’ｌ’ＡＤＤ −１−’ｌ’ ８ＫＬ
＋ＴＡｃｃこれは配列型等の高速乗算器の乗算時間より
短縮できるものである。
回路の演算時間との比較において、最長の信号伝搬経路
は補償回路の方で加算器ゲート時間、セレクタスイッチ
ング時間、セレクタにつづくＲＯＭのアクセス時間、加
算器ゲート時間の和で、これがａｇｏの場合の乗算時間
ＴＭの最長の場合である。ゆえに ’ｐＭ ＝２ ’ｌ’ＡＤＤ −１−’ｌ’ ８ＫＬ
＋ＴＡｃｃこれは配列型等の高速乗算器の乗算時間より
短縮できるものである。
第１図、第２図および第３図はそれぞれ本発明の基本構
成図で実施例を示す。 符号の説明 第１図 １：！！数数乗乗算 器：２の補数形乗数入力端 ３：２の補数形波乗数入力端 ４：データセレクタ ５：補正データ発生ＲＯＭ ６：２の補数形乗数、被乗数の流加算器７：２の補数形
状の上位桁用法加算器 ８：セレクタコード入力端 ９：２の補数形被乗数データ入力線 １０：２の補数形乗数データ入力線 １１：２の補数形乗数、被乗数法相データ入カ線１２：
零データ入力線 １３：データセレクタ出力線 １４：整数型乗算器下位桁積出力線 １５：整数型乗算器上位桁積出力線 １６：補正データＲＯＭ出力線 １７：補正補数形乗算器上位桁積出力線第２図 １：整数乗算ＲＯＭ（下位） ２：整数乗算ＲＯＭ（上位） ３：２の補数形変数入力端 ４：データセレクター ５：セレクトコード入力端 ６：定係数×（１・・・・・・１）の低位桁入力線７：
零データ入力線 ８：データセレクター出力線 ９：２の補数形積上位桁用法加算器 １０：整数乗算器（低位）出力線 １１：整数乗算器（上位）出力線 １２：２の補数形状上位桁線 第３図 １：整数盤ＲＯＭ乗算器（下位） ２：整数型ＲＯＭ乗算器（上位） ３：２の補数形変数入力端 ４：データセレクター ５：ＲＯＭ乗算器下位出力線 ６：ＲＯＭ乗算器上位出力線 ７：２の補数形質数データ入力線 ８：２の補数形変数と２の補数形定係数の法相出力線 ９：流加算器 １０：セレクトデータ入力端子 １１：データセレクター出力線 １２：補正データ発生用ＲＯＭ
成図で実施例を示す。 符号の説明 第１図 １：！！数数乗乗算 器：２の補数形乗数入力端 ３：２の補数形波乗数入力端 ４：データセレクタ ５：補正データ発生ＲＯＭ ６：２の補数形乗数、被乗数の流加算器７：２の補数形
状の上位桁用法加算器 ８：セレクタコード入力端 ９：２の補数形被乗数データ入力線 １０：２の補数形乗数データ入力線 １１：２の補数形乗数、被乗数法相データ入カ線１２：
零データ入力線 １３：データセレクタ出力線 １４：整数型乗算器下位桁積出力線 １５：整数型乗算器上位桁積出力線 １６：補正データＲＯＭ出力線 １７：補正補数形乗算器上位桁積出力線第２図 １：整数乗算ＲＯＭ（下位） ２：整数乗算ＲＯＭ（上位） ３：２の補数形変数入力端 ４：データセレクター ５：セレクトコード入力端 ６：定係数×（１・・・・・・１）の低位桁入力線７：
零データ入力線 ８：データセレクター出力線 ９：２の補数形積上位桁用法加算器 １０：整数乗算器（低位）出力線 １１：整数乗算器（上位）出力線 １２：２の補数形状上位桁線 第３図 １：整数盤ＲＯＭ乗算器（下位） ２：整数型ＲＯＭ乗算器（上位） ３：２の補数形変数入力端 ４：データセレクター ５：ＲＯＭ乗算器下位出力線 ６：ＲＯＭ乗算器上位出力線 ７：２の補数形質数データ入力線 ８：２の補数形変数と２の補数形定係数の法相出力線 ９：流加算器 １０：セレクトデータ入力端子 １１：データセレクター出力線 １２：補正データ発生用ＲＯＭ
Claims (1)
- 【特許請求の範囲】 １、整数型高速乗算器の乗数、被乗数端子にそれぞれの
２の補数形の対応乗数、被乗数を真数に変換することな
く直接印加し、上記整数型乗算器の出力積を算出すると
き、下位桁にては正しい２の補数形出力積をうるが、上
位桁が誤算されるのを上記整数乗算器と並列に接続され
、同時に演算する並列補償回路をもうけることによつて
正しく補正することを特徴とする回路方式であつて、並
列補償回路は前置法加算器、データセレクター、補正デ
ータ発生ＲＯＭおよび後置法加算器によつて構成され、
２の補数形乗数、被乗数の符号ビツトを上記データセレ
クターのセレクト端子に印加することによつて、これら
の入力真数の正負の符号を自動的に判別して、データセ
レクターの４組の入力線群のいづれかが選択されて、補
正データ発生ＲＯＭに番地入力されるが、本方式の著し
い特徴は番地数値とすべてが１のコードである２進数と
の積の下位ｈビツトを当該ｈビツト番地に記憶させて作
成されるＲＯＭ等の記憶装置は、乗数、被乗数の符号状
態に対応して、２の補数形の乗数、被乗数あるいはその
法和等が番地入力されることによつて、２の補数を強制
的に整数乗算器に入力することによる出力積の誤演算を
補正するような対応データをＲＯＭの出力例に発生し、
後置法加算器の一方の入力に印加され、他方入力には上
記整数乗算器の上位桁積出力を印加するとき、当該加算
器の和ビツトは上記２の補数形乗数、被乗数入力時にお
いて、真の積の２の補数形の上位ビツトを直接出力し、
下位ビツトは前記整数乗算器の下位ビツトで与えられる
ことを特徴とし、演算時間は前記整数型乗算器と後置法
加算とのゲート時間の和で極めて高速であることを特徴
とする符号付数高速乗算器の補正方式。 ２、定係数乗算器において、前記動作は係数が正の場合
は前記補正データ発生ＲＯＭを不要とする回路構成で符
号付乗算を実施する並列補償方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16097284A JPS6136839A (ja) | 1984-07-30 | 1984-07-30 | 符号付高速乗算用並列補償方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16097284A JPS6136839A (ja) | 1984-07-30 | 1984-07-30 | 符号付高速乗算用並列補償方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6136839A true JPS6136839A (ja) | 1986-02-21 |
Family
ID=15726135
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16097284A Pending JPS6136839A (ja) | 1984-07-30 | 1984-07-30 | 符号付高速乗算用並列補償方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6136839A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10422123B2 (en) | 2016-11-07 | 2019-09-24 | Simpson Strong-Tie Company Inc. | Concealed joist tie with sloped center flange |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4977545A (ja) * | 1972-11-28 | 1974-07-26 | ||
| JPS543441A (en) * | 1977-06-10 | 1979-01-11 | Hitachi Ltd | High-speed arithmetic system |
| JPS55127638A (en) * | 1979-03-26 | 1980-10-02 | Mitsubishi Electric Corp | Digital arithmetic unit |
| JPS5647841A (en) * | 1979-09-22 | 1981-04-30 | Kokusai Denshin Denwa Co Ltd <Kdd> | Pcm signal operation system |
-
1984
- 1984-07-30 JP JP16097284A patent/JPS6136839A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4977545A (ja) * | 1972-11-28 | 1974-07-26 | ||
| JPS543441A (en) * | 1977-06-10 | 1979-01-11 | Hitachi Ltd | High-speed arithmetic system |
| JPS55127638A (en) * | 1979-03-26 | 1980-10-02 | Mitsubishi Electric Corp | Digital arithmetic unit |
| JPS5647841A (en) * | 1979-09-22 | 1981-04-30 | Kokusai Denshin Denwa Co Ltd <Kdd> | Pcm signal operation system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10422123B2 (en) | 2016-11-07 | 2019-09-24 | Simpson Strong-Tie Company Inc. | Concealed joist tie with sloped center flange |
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