JP2790327B2 - 剰余乗算回路および剰余乗算方法 - Google Patents
剰余乗算回路および剰余乗算方法Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明はＡ×BmodNなる剰余乗算を高速に処理するた
めの剰余乗算回路および剰余乗算方法に関するものであ
る。剰余乗算により暗号演算処理にとって有用なMemodN
なるべき乗剰余を組み立てることができ、特に暗号処理
に利用可能なものである。
めの剰余乗算回路および剰余乗算方法に関するものであ
る。剰余乗算により暗号演算処理にとって有用なMemodN
なるべき乗剰余を組み立てることができ、特に暗号処理
に利用可能なものである。
（従来の技術） （イ）従来の伝統的な手法、この伝統的な手法におけ
る問題を改善するようにした（ロ）剰余テーブルを用い
る手法及び（ハ）乗算用加算に除算用減算を挟み込む専
用回路を用いる手法の順に説明する。
る問題を改善するようにした（ロ）剰余テーブルを用い
る手法及び（ハ）乗算用加算に除算用減算を挟み込む専
用回路を用いる手法の順に説明する。
（イ）伝統的な手法 従来の剰余乗算Ａ×BmodNは、一般に、第６図に示さ
れるように、Ａ×Ｂを計算した後、Ｎで除算し、その剰
余（余り）をもって結果とする。この図では、乗算を実
行するのに２を基数として１桁ずつシフトしつつ加算
し、除算も同様に減算しつつ実行する。従って、この剰
余乗算の例では、Ａ、Ｂ、Ｎの２進数における桁数を偶
数ｎとすると、乗算用に最大ｎ回の部分積Ａの加算と、
除算用に最大ｎ回の除数Ｎの加減算が必要となる。な
お、第６図は２進８桁の場合を示し、同図においてA/0
等はＡ又は０であることを示している。
れるように、Ａ×Ｂを計算した後、Ｎで除算し、その剰
余（余り）をもって結果とする。この図では、乗算を実
行するのに２を基数として１桁ずつシフトしつつ加算
し、除算も同様に減算しつつ実行する。従って、この剰
余乗算の例では、Ａ、Ｂ、Ｎの２進数における桁数を偶
数ｎとすると、乗算用に最大ｎ回の部分積Ａの加算と、
除算用に最大ｎ回の除数Ｎの加減算が必要となる。な
お、第６図は２進８桁の場合を示し、同図においてA/0
等はＡ又は０であることを示している。
除算処理の非効率性：上記の処理では、除算用に減算を
繰り返すが、その減算量は予め決定されてないので、決
定するのに部分剰余と除数Ｎとの比較を毎回行う必要が
あり、除算処理が非効率的であった。
繰り返すが、その減算量は予め決定されてないので、決
定するのに部分剰余と除数Ｎとの比較を毎回行う必要が
あり、除算処理が非効率的であった。
汎用計算機を用いる場合の困難性：上記の方法を汎用計
算機上で実行する場合、32ビット等の単位に分割して加
減算を繰返すため加減算の回数は増大する。この結果、
桁数ｎが増大すると分割された途中結果をメモリ上に頻
繁に退避させる処理が増大し、高速処理が出来なかっ
た。ただし、乗算は、汎用計算機に備わる乗算器の処理
単位に分割して実行することで、加速する方法がある
が、同様にメモリアクセス回数が大きく、高速処理がで
きなかった。
算機上で実行する場合、32ビット等の単位に分割して加
減算を繰返すため加減算の回数は増大する。この結果、
桁数ｎが増大すると分割された途中結果をメモリ上に頻
繁に退避させる処理が増大し、高速処理が出来なかっ
た。ただし、乗算は、汎用計算機に備わる乗算器の処理
単位に分割して実行することで、加速する方法がある
が、同様にメモリアクセス回数が大きく、高速処理がで
きなかった。
多ビット幅の専用回路を用いる場合の困難性：そこで、
多ビット幅の専用回路が必要となる。しかし上記の手法
を用いるとき、専用回路で加減算処理はｎビット幅しか
必要ないが、ハード量は2nビット幅を要するなどの非効
率的な点があった。
多ビット幅の専用回路が必要となる。しかし上記の手法
を用いるとき、専用回路で加減算処理はｎビット幅しか
必要ないが、ハード量は2nビット幅を要するなどの非効
率的な点があった。
（ロ）剰余テーブルを用いる方法 そこで、上記の伝統的な手法における除算処理の非効
率性を改善するため、除算は剰余テーブルを参照し除算
にかかわる加減算の回数を減らすなどの対策が取られて
きた（（１）鳥居他：“RSA高速並列乗除LSIの構成",信
学総全大,1388（1987）。（２）川村他：“RSA暗号方式
における剰余計算の高速化",信学部門大,14（198
7）。）。
率性を改善するため、除算は剰余テーブルを参照し除算
にかかわる加減算の回数を減らすなどの対策が取られて
きた（（１）鳥居他：“RSA高速並列乗除LSIの構成",信
学総全大,1388（1987）。（２）川村他：“RSA暗号方式
における剰余計算の高速化",信学部門大,14（198
7）。）。
この剰余テーブルを用い手法は、2nビットの乗算結果
が得られたあと、その上位数ビットを下位桁の剰余に変
換する方法である。例えば、４桁単位の場合、0001×
2n、0010×2n、…、1111×2nの値の除数Ｎによる剰余を
予め剰余テーブルとして用意し、乗算結果を上位から４
桁を除いた値と、上位４桁から決まる剰余の加算とを加
算することで順次桁数を減らし、ｎビットとなったとこ
ろで処理を打ち切る。
が得られたあと、その上位数ビットを下位桁の剰余に変
換する方法である。例えば、４桁単位の場合、0001×
2n、0010×2n、…、1111×2nの値の除数Ｎによる剰余を
予め剰余テーブルとして用意し、乗算結果を上位から４
桁を除いた値と、上位４桁から決まる剰余の加算とを加
算することで順次桁数を減らし、ｎビットとなったとこ
ろで処理を打ち切る。
この手法の問題点：しかし、この手法は乗算処理につい
てはなんら解決策を与えて無い。また、剰余テーブルの
対策は、テーブルのメモリ量を大きくするばかりでな
く、ｎビット幅の剰余テーブルのデータを演算器に対し
出し入れするなど、速度ならびに回路量の点で効率的で
なく、制御も複雑であった。従って、速度、ハード量、
回路設計の複雑さの点で大きな問題が残っていた。
てはなんら解決策を与えて無い。また、剰余テーブルの
対策は、テーブルのメモリ量を大きくするばかりでな
く、ｎビット幅の剰余テーブルのデータを演算器に対し
出し入れするなど、速度ならびに回路量の点で効率的で
なく、制御も複雑であった。従って、速度、ハード量、
回路設計の複雑さの点で大きな問題が残っていた。
（ハ）乗算用加算に除算用減算を挟み込む専用回路を用
いる手法 前記伝統的な手法における多ビット幅の専用回路を用
いる場合の困難性を解決するためには、乗算用加算に除
算用減算を挟み込んでｎビット幅の専用回路だけで処理
できることを特徴とするBaker法が提案されている（P.
W.Baker:“Fast Computation of Ａ＊Ｂ Modulo
N",Electron.Lett.,23−15,pp.794−795（1987））。
いる手法 前記伝統的な手法における多ビット幅の専用回路を用
いる場合の困難性を解決するためには、乗算用加算に除
算用減算を挟み込んでｎビット幅の専用回路だけで処理
できることを特徴とするBaker法が提案されている（P.
W.Baker:“Fast Computation of Ａ＊Ｂ Modulo
N",Electron.Lett.,23−15,pp.794−795（1987））。
この手法は、第７図に示すように、上位から順に、部
分乗数と部分除数を約ｎビット幅について加減算する。
部分乗数は、乗数Ｂを上位から１桁づつとりその値によ
りＡ又は０を部分剰余に加算する。部分剰余の値により
−2N、−Ｎ、０、Ｎ、又は2Nの部分除数が決定され、部
分剰余に加算する。部分剰余を１桁シフトし、同様のこ
とを繰り返す。この手法は、乗算は基数２とし１桁毎に
行われるが、部分剰余がｎ桁からオーバフローするのを
抑制するために−2N〜2Nの範囲をもつ基数４の部分除数
を利用している。
分乗数と部分除数を約ｎビット幅について加減算する。
部分乗数は、乗数Ｂを上位から１桁づつとりその値によ
りＡ又は０を部分剰余に加算する。部分剰余の値により
−2N、−Ｎ、０、Ｎ、又は2Nの部分除数が決定され、部
分剰余に加算する。部分剰余を１桁シフトし、同様のこ
とを繰り返す。この手法は、乗算は基数２とし１桁毎に
行われるが、部分剰余がｎ桁からオーバフローするのを
抑制するために−2N〜2Nの範囲をもつ基数４の部分除数
を利用している。
この手法の問題点：この手法は専用回路としては解決を
与えているが、速度性向上については、加減算回数を削
減していないので上記各手法と本質的に変わらない。
与えているが、速度性向上については、加減算回数を削
減していないので上記各手法と本質的に変わらない。
（発明が解決しようとする課題） 従来の各技術は、高速処理が困難であり、またハード
量及び回路設計の複雑さの点で問題があった。
量及び回路設計の複雑さの点で問題があった。
そこで、本発明は、上記問題点の解決を図り、速度性
能に優れ、回路規模が僅かで回路構成が単純であり、設
計が容易な剰余乗算回路および剰余乗算方法を提供する
ことを目的としている。
能に優れ、回路規模が僅かで回路構成が単純であり、設
計が容易な剰余乗算回路および剰余乗算方法を提供する
ことを目的としている。
［発明の構成］ （課題を解決するための手段） 上記課題を解決するために、本発明の剰余乗算回路
は、Ａ、Ｂ、Ｎを入力変数とするＡ×BmodNなる剰余乗
算を基数ｒ（ｒ＝２ｒ′とし、ｒ′≧１でｒ′は整数）
により実行する剰余乗算回路であって、前記被乗数Ａの
値を|A|≦N/2又は|A|≒N/2なる整数の範囲に変形を加え
る変形手段と、前記乗数Ｂの値から、部分乗数値ｂ（ｂ
∈｛［−r/2、r/2］の整数｝）から各桁が構成できるｒ
進の数に展開する乗数生成手段と、前記除数Ｎから比較
指標値を生成する指標生成手段と、前記部分乗数値ｂに
より参照される前記比較指標値と剰余Ｒの値を大小比較
することにより部分除数値ｃ（ｃ∈｛［−r/2、r/2］の
整数｝）を決定する除数生成手段と、ｒ×（Ｒ−cN）＋
bAを処理しその処理結果で前記剰余Ｒを更新する演算手
段とを有することを要旨とする。
は、Ａ、Ｂ、Ｎを入力変数とするＡ×BmodNなる剰余乗
算を基数ｒ（ｒ＝２ｒ′とし、ｒ′≧１でｒ′は整数）
により実行する剰余乗算回路であって、前記被乗数Ａの
値を|A|≦N/2又は|A|≒N/2なる整数の範囲に変形を加え
る変形手段と、前記乗数Ｂの値から、部分乗数値ｂ（ｂ
∈｛［−r/2、r/2］の整数｝）から各桁が構成できるｒ
進の数に展開する乗数生成手段と、前記除数Ｎから比較
指標値を生成する指標生成手段と、前記部分乗数値ｂに
より参照される前記比較指標値と剰余Ｒの値を大小比較
することにより部分除数値ｃ（ｃ∈｛［−r/2、r/2］の
整数｝）を決定する除数生成手段と、ｒ×（Ｒ−cN）＋
bAを処理しその処理結果で前記剰余Ｒを更新する演算手
段とを有することを要旨とする。
また、本発明の剰余乗算方法は、上記の剰余乗算回路
を用いた剰余乗算方法であって、前記被乗数Ａが前記整
数の範囲に無いとき、前記変形手段により前記被乗数Ａ
を変形処理し、ｒ進の上位桁から下位桁へ順番に、前記
乗数生成手段により生成される部分乗数値ｂと、該部分
乗数値ｂと前記剰余Ｒにより前記除数生成手段が決定す
る部分除数値ｃとを求め、前記演算手段による前記剰余
Ｒの更新処理を行い、一連の処理を繰返し実行すること
で、最終結果の前記剰余ＲをＡ×BmodNなる結果とする
ことを要旨とする。
を用いた剰余乗算方法であって、前記被乗数Ａが前記整
数の範囲に無いとき、前記変形手段により前記被乗数Ａ
を変形処理し、ｒ進の上位桁から下位桁へ順番に、前記
乗数生成手段により生成される部分乗数値ｂと、該部分
乗数値ｂと前記剰余Ｒにより前記除数生成手段が決定す
る部分除数値ｃとを求め、前記演算手段による前記剰余
Ｒの更新処理を行い、一連の処理を繰返し実行すること
で、最終結果の前記剰余ＲをＡ×BmodNなる結果とする
ことを要旨とする。
（作用） 本発明では、従来法における加減算の回数を、高次の
基数ｒにより演算を展開する。つまり、第７図で示され
るBaker法と同様に、本発明は乗算に用いられる部分積
の加減算の間に除数Ｎの倍数の加減算を適宜挟み込む。
しかし、本発明では計算している過程の剰余を、任意の
基数ｒ（ｒ≡２ｒ′）に対して一定の範囲に抑えつつ展
開するため、Baker法の１桁毎でなく、任意のｒ′桁毎
に処理することが可能となる。このため、乗算用加算と
除算用減算を1/r′倍に削減でき、従来法よりｒ′倍だ
けの高速処理を達成できる。また、回路構造も単純な繰
返し性のあるセルにより構成することができ、設計の容
易化が図られる。
基数ｒにより演算を展開する。つまり、第７図で示され
るBaker法と同様に、本発明は乗算に用いられる部分積
の加減算の間に除数Ｎの倍数の加減算を適宜挟み込む。
しかし、本発明では計算している過程の剰余を、任意の
基数ｒ（ｒ≡２ｒ′）に対して一定の範囲に抑えつつ展
開するため、Baker法の１桁毎でなく、任意のｒ′桁毎
に処理することが可能となる。このため、乗算用加算と
除算用減算を1/r′倍に削減でき、従来法よりｒ′倍だ
けの高速処理を達成できる。また、回路構造も単純な繰
返し性のあるセルにより構成することができ、設計の容
易化が図られる。
（実施例） 以下、本発明の実施例を図面に基づいて説明する。
まず、第１図及び第２図を用いて、本実施例の基本構
成及び基本方法から説明する。
成及び基本方法から説明する。
本実施例は基本的に以下の式を繰返し実行すること
で、最終的に剰余を得るものである。
で、最終的に剰余を得るものである。
←ｒ×（Ｒ−cN）＋bA …（１） ここに、Ｒは逐次求めていく部分剰余であり値が更新
されてとなり、←は代入を示し、ｂは乗数Ｂをｒ進法
展開したとき対応する桁の値を現わし、ｃはｂにより決
まる比較指標値とＲとを比較して決定されてた値を示
す。
されてとなり、←は代入を示し、ｂは乗数Ｂをｒ進法
展開したとき対応する桁の値を現わし、ｃはｂにより決
まる比較指標値とＲとを比較して決定されてた値を示
す。
ここで、前後を区別する為に＾を用いた。
第１図は、上記（１）式をオーバフローなしに実行で
きる部分除数値ｃを決定する方法を説明する変形ロバー
トソン図である（元のロバートソン図は参考文献、K.Hw
ang:“コンピュータの高速演算方式,"近代科学社訳版
（1980）に詳しい。元のロバートソン図は除法のみを対
象としたため、ｂ＝０の場合に相当する）。
きる部分除数値ｃを決定する方法を説明する変形ロバー
トソン図である（元のロバートソン図は参考文献、K.Hw
ang:“コンピュータの高速演算方式,"近代科学社訳版
（1980）に詳しい。元のロバートソン図は除法のみを対
象としたため、ｂ＝０の場合に相当する）。
第１図では、横軸で［−rd、rd］の範囲、縦軸で［−
ｄ−A/（rN）、ｄ−A/（rN）］の範囲で決められる
窓中にあるとびとびの45度の線分がの−r/2からr/2内
の各整数に対応するグラフを示す。l1などは比較指標値
であり、互いに隣接する線分が重なり合う領域を示す。
次の部分乗数値により上記窓が上下に変動するので、
比較指標値は左右に変動することになる。ただし、部分
乗数値は［−r/2、r/2］の範囲の整数に限られ、に
関するｌ−ｉなる負の領域の比較指標値は、−に関す
る−liに相当するので予め求める比較指標値の種類は限
定される。
ｄ−A/（rN）、ｄ−A/（rN）］の範囲で決められる
窓中にあるとびとびの45度の線分がの−r/2からr/2内
の各整数に対応するグラフを示す。l1などは比較指標値
であり、互いに隣接する線分が重なり合う領域を示す。
次の部分乗数値により上記窓が上下に変動するので、
比較指標値は左右に変動することになる。ただし、部分
乗数値は［−r/2、r/2］の範囲の整数に限られ、に
関するｌ−ｉなる負の領域の比較指標値は、−に関す
る−liに相当するので予め求める比較指標値の種類は限
定される。
現在の←（ｒ（Ｒ−cN）＋bA）/Nを求めこれを横軸
にプロットし、その値をもつ線分が部分除数値を示
す。これは、/Nと比較指標値とを大小比較することで
どの線分ｃに属するかを決める。
にプロットし、その値をもつ線分が部分除数値を示
す。これは、/Nと比較指標値とを大小比較することで
どの線分ｃに属するかを決める。
なお、境界指標値ｄは、後述の付記で示されるよう
に、 ｄ＝1/2＋1/｛４（ｒ−１）｝ を選ぶ。
に、 ｄ＝1/2＋1/｛４（ｒ−１）｝ を選ぶ。
第２図は基数４の場合を示し、同図（ａ）は変形ロバ
ートソン図を、同図（ｂ）は８ビットデータを対象とす
る加減算の並びを示す。
ートソン図を、同図（ｂ）は８ビットデータを対象とす
る加減算の並びを示す。
第１の実施例 この実施例は、第３図で示される剰余乗算回路により
実行される。まず、この剰余乗算回路の構成から説明す
る。
実行される。まず、この剰余乗算回路の構成から説明す
る。
剰余乗算回路は、入力変数Ａ、Ｂ、Ｎ及び剰余Ｒに対
応する各レジスタを有するレジスタブロック１、被乗数
Ａの変形、制御パラメータ生成、順次制御機能を有する
制御ブロック２及びレジスタブロック１に蓄積された変
数Ａ、Ｎ及びＲの値を入力に加算する加算手段としての
演算ブロック３で構成されている。
応する各レジスタを有するレジスタブロック１、被乗数
Ａの変形、制御パラメータ生成、順次制御機能を有する
制御ブロック２及びレジスタブロック１に蓄積された変
数Ａ、Ｎ及びＲの値を入力に加算する加算手段としての
演算ブロック３で構成されている。
レジスタブロック１は、入力ポートから入力されるＡ
×BmodNなる剰余乗算を行うための入力変数Ａ、Ｂ及び
Ｎをそれぞれ保持するＡレジスタ11、Ｂレジスタ13及び
Ｎレジスタ15と、剰余Ｒを保持するＲレジスタ17とを有
している。
×BmodNなる剰余乗算を行うための入力変数Ａ、Ｂ及び
Ｎをそれぞれ保持するＡレジスタ11、Ｂレジスタ13及び
Ｎレジスタ15と、剰余Ｒを保持するＲレジスタ17とを有
している。
制御ブロック２は、被乗数Ａの値を|A|≦N/2又は|A|
≒N/2なる整数の範囲に変形を加える変形手段としての
Ａ変形回路21、制御パラメータ生成回路23及びシーケン
ス制御回路25で構成されている。制御パラメータ生成回
路23により、乗数Ｂの値から、部分乗数値ｂから各桁が
構成できるｒ進の数に展開する乗数生成手段と、除数Ｎ
から比較指標値を生成する指標生成手段と、前記部分乗
数値ｂにより参照される前記比較指標値と剰余Ｒの値を
大小比較することにより部分除数値ｃを決定する除数生
成手段とが実現されている。
≒N/2なる整数の範囲に変形を加える変形手段としての
Ａ変形回路21、制御パラメータ生成回路23及びシーケン
ス制御回路25で構成されている。制御パラメータ生成回
路23により、乗数Ｂの値から、部分乗数値ｂから各桁が
構成できるｒ進の数に展開する乗数生成手段と、除数Ｎ
から比較指標値を生成する指標生成手段と、前記部分乗
数値ｂにより参照される前記比較指標値と剰余Ｒの値を
大小比較することにより部分除数値ｃを決定する除数生
成手段とが実現されている。
また、演算ブロック３は、部分乗数値ｂにより部分積
bAを生成するＡ変形回路31、部分除数値ｃにより部分除
数cNを生成するＮ変形回路33、Ｒをｒ倍するＲ変形回路
35及び加算回路37で構成されている。
bAを生成するＡ変形回路31、部分除数値ｃにより部分除
数cNを生成するＮ変形回路33、Ｒをｒ倍するＲ変形回路
35及び加算回路37で構成されている。
次に、上述のように構成された剰余乗算回路で実行さ
れる剰余乗算の手順を説明する。
れる剰余乗算の手順を説明する。
ステップ1:初期化 Ｎ＜2Aなら、Ａ←Ａ−Ｎ ｎ←log2（Ｎ）」＋１ ｋ←n/r′」＋１ R(k-1)←０ ｃ（ｋ＋１）←０ ステップ2:n/r′」＋１回繰返す R(k-1)←ｒ×｛R(k)−ｃ（ｋ＋１）Ｎ｝＋ｂ（ｋ）Ａ ｃ（ｋ）←fc（R(k-1)、ｂ（ｋ−１）） ｋ←ｋ−１ ステップ3:後処理 R(0)←R(0)−ｃ（１）Ｎ ここで、関数fcは以下の様に実行される。
関数fc（Ｒ、ｂ）： ここで、比較指標値は第１図における横軸方向で線分
同士が重なり合う領域の中点とし、li≡ｉ−1/2−bA/
（rN）、ｌ−ｉ≡−ｉ＋1/2−bA/（rN）で、ｂに関して
−r/2からr/2の間の整数の範囲とｉは１からr/2の整数
の範囲に対して、予め求めておく。
同士が重なり合う領域の中点とし、li≡ｉ−1/2−bA/
（rN）、ｌ−ｉ≡−ｉ＋1/2−bA/（rN）で、ｂに関して
−r/2からr/2の間の整数の範囲とｉは１からr/2の整数
の範囲に対して、予め求めておく。
上述したように、この実施例によれば、比較指標値を
簡単に設定できる。
簡単に設定できる。
第２の実施例 この実施例は、関数fcの比較処理を近似処理化するも
のである。
のである。
Ａ、Ｂ、Ｎ等のビット長ｎが増大する場合、それに伴
い関数fcの値を決めるために行われるＲと比較指標との
比較ビット長が増大する。そこで、上位の数ビットの比
較でこれを置き換える。つまり、関数fcは以下の様にす
る。
い関数fcの値を決めるために行われるＲと比較指標との
比較ビット長が増大する。そこで、上位の数ビットの比
較でこれを置き換える。つまり、関数fcは以下の様にす
る。
関数fc（Ｒ、ｂ）： ここで、Li≡ｉ−1/2−bAtop/（rNtop）、Ｌ−ｉ≡−
ｉ＋1/2−bAtop/（rNtop）で、ｂは−r/2からr/2の間の
整数の範囲とｉは１からr/2の整数の範囲に対して、予
め求めておく。また、Ntop＝Ｎの上位のｘビットとし、
AtopとRtopはNtopの生成に使われる桁以上の桁にあるＡ
およびＲをそれぞれ採る。ＡとＲは符号付であるのでAt
op、Rtopとも符号付とする。
ｉ＋1/2−bAtop/（rNtop）で、ｂは−r/2からr/2の間の
整数の範囲とｉは１からr/2の整数の範囲に対して、予
め求めておく。また、Ntop＝Ｎの上位のｘビットとし、
AtopとRtopはNtopの生成に使われる桁以上の桁にあるＡ
およびＲをそれぞれ採る。ＡとＲは符号付であるのでAt
op、Rtopとも符号付とする。
ｘは後述の付記に導かれるように決定され、 ｘ＝「log2｛（ｒ−１）（rd＋２）｝＋３ を得る。
上述の第２の実施例を使えば、比較指標値と部分剰余
の大小比較を上位数ビットだけの僅かな比較による方
法で済む。
の大小比較を上位数ビットだけの僅かな比較による方
法で済む。
第３の実施例 この実施例は、Ａの正規化を近似処理化するものであ
る。
る。
前記第１の実施例のステップ１のにおけるＮと2Aの
大小比較も全ビットを対象とすると、ｎの増大に伴い速
度抑制要因またはハード量増大要因となることがある。
大小比較も全ビットを対象とすると、ｎの増大に伴い速
度抑制要因またはハード量増大要因となることがある。
その場合、Ｎと2Aの大小比較もNtopと2Atopの大小比
較で置き換える。関数fcの時と同様にNtop＝Ｎの上位の
ｙビットとし、AtopはNtopの生成に使われるＮの領域以
上のＡをそれぞれ採る。また、Ａは符号付であるのでAt
opも符号付とする。
較で置き換える。関数fcの時と同様にNtop＝Ｎの上位の
ｙビットとし、AtopはNtopの生成に使われるＮの領域以
上のＡをそれぞれ採る。また、Ａは符号付であるのでAt
opも符号付とする。
このとき、|Atop/Ntop−A/N|＜2/Ntopより、 2AtopとNtopの大小比較と、大と判定された場合Ａ←
Ａ−Ｎを実行することにより、 |A/N|＜|Atop/Ntop| ＋2/Ntop＜1/2＋2/Ntop となる。したがって、 ｄ＝1/2＋（１−4/Ntop） ／｛４（ｒ−１）｝ ここで、Ｎの最上位桁は１であるので、 ｄ＝1/2＋（１−23-y）／｛４（ｒ−１）｝ を選択する。
Ａ−Ｎを実行することにより、 |A/N|＜|Atop/Ntop| ＋2/Ntop＜1/2＋2/Ntop となる。したがって、 ｄ＝1/2＋（１−4/Ntop） ／｛４（ｒ−１）｝ ここで、Ｎの最上位桁は１であるので、 ｄ＝1/2＋（１−23-y）／｛４（ｒ−１）｝ を選択する。
この結果、元のｄより若干小さくなるので、実施例２
と併用する場合、 ｘ＝「log2｛（ｒ−１）（rd＋２） ／（１−23-y）｝＋３ に導かれる関係で、ｘとｙを選択する。
と併用する場合、 ｘ＝「log2｛（ｒ−１）（rd＋２） ／（１−23-y）｝＋３ に導かれる関係で、ｘとｙを選択する。
この第３の実施例によれば、Ａの変形につかう2A＞Ｎ
の比較も僅かなビットの比較で済む。
の比較も僅かなビットの比較で済む。
第４の実施例 この実施例は、キャリーセーブ加算器の適用を行うも
のである。
のである。
桁上がり伝搬を抑制するため、伝統的なキャリーセー
ブ加算器に使われる冗長表現を適用した場合の加算器の
基数４の実施例を示す。第４図に示すセル回路をアレイ
状にｎ＋ｒ′個配置することで、加算器が実現できる。
ブ加算器に使われる冗長表現を適用した場合の加算器の
基数４の実施例を示す。第４図に示すセル回路をアレイ
状にｎ＋ｒ′個配置することで、加算器が実現できる。
ここで、Ｒ≡2Rc＋Rsなる関係でＲを冗長表現すると
き、Ｒ＋Ｘの加算を、 Rs←Rs（2Rc）Ｘ Rc←（Rs∧（2Rc））∨｛Ｘ∧（Rs∨（2Rc））｝ なる処理に置き換えるという原理に基づく。
き、Ｒ＋Ｘの加算を、 Rs←Rs（2Rc）Ｘ Rc←（Rs∧（2Rc））∨｛Ｘ∧（Rs∨（2Rc））｝ なる処理に置き換えるという原理に基づく。
さらに高次の基数でも、全加算器FAを拡張すること
で、容易に実現できる。
で、容易に実現できる。
この第４の実施例によれば、前記（１）式の演算処理
を実行する演算回路を、桁上がり伝搬時間を削減できる
キャリーセーブ加算を使って構築できる。
を実行する演算回路を、桁上がり伝搬時間を削減できる
キャリーセーブ加算を使って構築できる。
第５の実施例 この実施例は、冗長表現繰返し実行要請を満すもので
ある。
ある。
べき乗剰余計算をする場合、乗剰乗算結果を次の剰余
乗算の被乗数とする。高速にべき乗剰余計算する場合、
冗長表現の剰余乗算結果を桁上がり伝搬させずに次の剰
余乗算の被乗数とする要請がある。第５図に示すセル回
路をアレイ状にｎ＋ｒ′個配置することで、加算器が実
現でき、この要請を満たす。
乗算の被乗数とする。高速にべき乗剰余計算する場合、
冗長表現の剰余乗算結果を桁上がり伝搬させずに次の剰
余乗算の被乗数とする要請がある。第５図に示すセル回
路をアレイ状にｎ＋ｒ′個配置することで、加算器が実
現でき、この要請を満たす。
As←Rs Ac←Rc 本実施例は、基数４の場合である。
この実施例によれば、剰余乗算を繰返し実行するべき
乗剰余では剰余乗算結果を再び被乗数とできる演算回路
を構築できる。
乗剰余では剰余乗算結果を再び被乗数とできる演算回路
を構築できる。
付記 前記基本構成等の説明における比較指標値ｄの導出及
び前記第２の実施例における比較用のＮ、Ｒの上位桁の
桁数ｘの導出を付記として説明する。
び前記第２の実施例における比較用のＮ、Ｒの上位桁の
桁数ｘの導出を付記として説明する。
比較指標値ｄの導出 （基数４の場合） 第２図における縦軸の比較指標値7/12としてｄと置
く。
く。
最初に、グラフが横軸に対して連続と成るための必要
条件は次式となる。
条件は次式となる。
ｄ＞1/2 ……（２） （4R＋bA）/Nが［−4d、4d］の横軸の範囲に収まる条
件は、 4d≦２＋ｄ−|bA|/（4N） …（３） このとき、|b|≦２と|A|≦N/2の条件をつかって、式
（２）、（３）は次式に変形される。
件は、 4d≦２＋ｄ−|bA|/（4N） …（３） このとき、|b|≦２と|A|≦N/2の条件をつかって、式
（２）、（３）は次式に変形される。
1/2＜ｄ≦7/12 …（４） この結果、 ｄ＝7/12 …（５） が得られる。
（基数ｒに対する一般の場合） 一般的に基数ｒに対して、式（３）と同様に、 rd≦r/2＋ｄ−|bA|/（rN） …（６） これに対し、|b|≦r/2、|c|≦r/2、|A|≦N/2の条件を
使い、 ｄ＝1/2＋1/4・（ｒ−１） …（７） を得る。
使い、 ｄ＝1/2＋1/4・（ｒ−１） …（７） を得る。
比較用のＮ、Ｒの上位桁の桁数ｘの導出 （定義） ≡rR＋bA Ntop≡｛Ｎの上位ｘビット｝ Atop≡｛Ａの上位ｘビット｝ Rtop≡｛の上位（ｘ＋log2（ｒ）ビット｝ 但し、ｘは正の整数とし、ｂ≡ｂ（ｋ）とする。
（基数４の場合） 第２図において、ｃ＝０とｃ＝＋１の間にある指標値
l1は、 l1≡1/2−・A/4N …（８） ここで、≡ｂ（ｋ−１）とした。
l1は、 l1≡1/2−・A/4N …（８） ここで、≡ｂ（ｋ−１）とした。
境界指標l1の近似値として次式でL1を定義する。
L1≡1/2−（Atop）/4Ntop …（９） 次式が満足されるならば、境界指標l1ととのｎビッ
ト長比較を、RtopとL1とを使う低精度の比較に置き換え
ることができる。
ト長比較を、RtopとL1とを使う低精度の比較に置き換え
ることができる。
ε≦δ−δ′ …（10） 但し、 ε≡｜/N−Rtop/Ntop| …（11） δ≡ｄ−1/2＝1/12 …（12） δ′≡|L1−l1| …（13） とする。
/N≦rd＝7/3を用いれば、式（11）は次式に変形さ
れる。
れる。
ε≦｜（Rtop＋１）/Ntop−Rtop ／（Ntop＋１）｜＜10/（3Ntop） …（14） |b|≦２を用いれば、式（13）は δ′＜2|b|/4Ntop≦1/Ntop …（15） 式（10）、（12）、（14）、（15）より Ntop≧52 …（16） Ntopの最上位桁は常に１であるから、 Ntop≧2x-1 …（17） この結果、式（16）、（17）条件下を満たす、ｘの最
小値を選択して、 ｘ＝７ …（18） を得る。
小値を選択して、 ｘ＝７ …（18） を得る。
l2、ｌ−１、ｌ−２についても同様に式（18）で十分
となる。
となる。
（基数ｒに対する一般の場合） 上記の場合と同様の方法で、次式を得る。
Ntop≧４（ｒ−１）（rd＋２） …（19） 故に、最小値ｘは次式のようになる。
ｘ＝「log2｛（ｒ−１）（rd＋２）｝＋３…（20） ［発明の効果］ 以上説明したように、本発明の剰余乗算回路および剰
余乗算方法によれば、従来よりｒ′倍だけ高速な回路を
実現することができる。また、回路構造も単純な繰返し
性のあるセルにより構成することができて設計の容易化
を実現することができる。除算用の減算量は部分剰余の
加算の度に比較する必要があるが、上位数ビットの比較
だけで済み、比較回路も1/r′に削減されるので、比較
の回路及び比較用のデータを蓄積するメモリも僅かで済
み、これとともにメモリアクセス回数が少なくなって高
速処理を達成することができる。
余乗算方法によれば、従来よりｒ′倍だけ高速な回路を
実現することができる。また、回路構造も単純な繰返し
性のあるセルにより構成することができて設計の容易化
を実現することができる。除算用の減算量は部分剰余の
加算の度に比較する必要があるが、上位数ビットの比較
だけで済み、比較回路も1/r′に削減されるので、比較
の回路及び比較用のデータを蓄積するメモリも僅かで済
み、これとともにメモリアクセス回数が少なくなって高
速処理を達成することができる。
第１図及び第２図は本発明に係る剰余乗算回路および剰
余乗算方法の基本構成及び作用を説明するためのもの
で、第１図は部分剰余から次の部分剰余を生成するのに
必要な部分減算量cNを決定する方法を説明するための変
形ロバートソン図、第２図は基数４の場合の変形ロバー
トソン図及び計算対象が８ビット例における加減算を説
明するための図、第３図は本発明の第１の実施例に適用
される剰余乗算回路を示すブロック図、第４図は本発明
の第４の実施例に適用されるセルの回路構成を示すブロ
ック図、第５図は本発明の第５の実施例に適用されるセ
ルの回路構成を示すブロック図、第６図は従来の剰余乗
算法を説明するための図、第７図は他の従来例であるBa
ker法を説明するための図である。 3:演算ブロック（演算手段） 21:A変形回路（変形手段）、 23:乗数生成手段、指標生成手段及び除数生成手段とな
る制御パラメータ生成回路。
余乗算方法の基本構成及び作用を説明するためのもの
で、第１図は部分剰余から次の部分剰余を生成するのに
必要な部分減算量cNを決定する方法を説明するための変
形ロバートソン図、第２図は基数４の場合の変形ロバー
トソン図及び計算対象が８ビット例における加減算を説
明するための図、第３図は本発明の第１の実施例に適用
される剰余乗算回路を示すブロック図、第４図は本発明
の第４の実施例に適用されるセルの回路構成を示すブロ
ック図、第５図は本発明の第５の実施例に適用されるセ
ルの回路構成を示すブロック図、第６図は従来の剰余乗
算法を説明するための図、第７図は他の従来例であるBa
ker法を説明するための図である。 3:演算ブロック（演算手段） 21:A変形回路（変形手段）、 23:乗数生成手段、指標生成手段及び除数生成手段とな
る制御パラメータ生成回路。
Claims (2)
- 【請求項１】Ａ、Ｂ、Ｎを入力変数とするＡ×BmodNな
る剰余乗算を基数ｒ（ｒ＝２ｒ′とし、ｒ′≧１でｒ′
は整数）により実行する剰余乗算回路であって、 前記被乗数Ａの値を|A|≦N/2又は|A|≒N/2なる整数の範
囲に変形を加える変形手段と、前記乗数Ｂの値から、部
分乗数値ｂ（ｂ∈｛［−r/2、r/2］の整数｝）から各桁
が構成できるｒ進の数に展開する乗数生成手段と、前記
除数Ｎから比較指標値を生成する指標生成手段と、前記
部分乗数値ｂにより参照される前記比較指標値と剰余Ｒ
の値を大小比較することにより部分除数値ｃ（ｃ∈
｛［−r/2、r/2］の整数｝）を決定する除数生成手段
と、ｒ×（Ｒ−cN）＋bAを処理しその処理結果で前記剰
余Ｒを更新する演算手段とを有することを特徴とする剰
余乗算回路。 - 【請求項２】請求項１記載の剰余乗算回路を用いた剰余
乗算方法であって、 前記被乗数Ａが前記整数の範囲に無いとき、前記変形手
段により前記被乗数Ａを変形処理し、ｒ進の上位桁から
下位桁へ順番に、前記乗数生成手段により生成される部
分乗数値ｂと、該部分乗数値ｂと前記剰余Ｒにより前記
除数生成手段が決定する部分除数値ｃとを求め、前記演
算手段による前記剰余Ｒの更新処理を行い、一連の処理
を繰返し実行することで、最終結果の前記剰余ＲをＡ×
BmodNなる結果とすることを特徴とする剰余乗算方法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20697389A JP2790327B2 (ja) | 1989-08-11 | 1989-08-11 | 剰余乗算回路および剰余乗算方法 |
| US07/471,787 US5073870A (en) | 1989-01-30 | 1990-01-29 | Modular multiplication method and the system for processing data |
| CA002008774A CA2008774C (en) | 1989-01-30 | 1990-01-29 | Modular multiplication method and the system for processing data |
| EP90101842A EP0381161B1 (en) | 1989-01-30 | 1990-01-30 | Modular multipication method and the system |
| DE69032811T DE69032811T2 (de) | 1989-01-30 | 1990-01-30 | Verfahren und System zur modularen Multiplikation |
| US07/730,602 US5144574A (en) | 1989-01-30 | 1991-07-16 | Modular multiplication method and the system for processing data |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20697389A JP2790327B2 (ja) | 1989-08-11 | 1989-08-11 | 剰余乗算回路および剰余乗算方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0371332A JPH0371332A (ja) | 1991-03-27 |
| JP2790327B2 true JP2790327B2 (ja) | 1998-08-27 |
Family
ID=16532070
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20697389A Expired - Fee Related JP2790327B2 (ja) | 1989-01-30 | 1989-08-11 | 剰余乗算回路および剰余乗算方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2790327B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5842057A (en) * | 1996-01-26 | 1998-11-24 | Asahi Kogaki Kogo Kabushiki Kaisha | Camera with lens barrier apparatus |
| US5999748A (en) * | 1996-01-26 | 1999-12-07 | Asahi Kogaku Kogyo Kabushiki Kaisha | Camera with lens barrier apparatus |
-
1989
- 1989-08-11 JP JP20697389A patent/JP2790327B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0371332A (ja) | 1991-03-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |