JPH0713742A

JPH0713742A - 乗算装置

Info

Publication number: JPH0713742A
Application number: JP5155181A
Authority: JP
Inventors: Yuichi Nakao; 裕一中尾
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1993-06-25
Filing date: 1993-06-25
Publication date: 1995-01-17
Also published as: US5506799A

Abstract

(57)【要約】【目的】符号拡張機能と、また乗算を複数の演算サイ
クルに分割した際に部分積の数に余りが生じる場合に追
加される加算回路の数を削減して回路規模の増大を抑制
する。【構成】乗数Ｙの符号拡張されるビットの全てをある
特定の値に設定し、乗算の対象となっているデータの内
の有効データの最上位ビットである符号ビットが繰り上
がりを発生する場合に、そのビットのブースデコーダ9
a, 9b…への入力部分に符号拡張制御信号60の値に従っ
て特定の値の信号を入力する符号繰り上がり補正回路7
c, 7dを備え、また中間結果シフト回路40から部分積加
算回路12a, 12b…に入力される値を乗数の一部のビット
の値に従って被乗数の値に設定するように構成し、中間
結果シフト回路40に入力される一部ビットを除く乗数の
ビットを倍数生成回路11a, 11b…に入力するように構成
してある。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電子計算機等のデータ
処理システムにおいて２進数相互の乗算を高速処理する
ブースの配列型乗算装置に関し、特に第１には乗数を符
号拡張する機能を有する乗算装置に関し、また第２には
所望の乗算を複数の演算サイクルに分割して実行し、そ
れぞれの演算サイクルで部分積の部分的な和である中間
結果を求め、中間結果を次の演算サイクルに繰り越して
演算サイクルを反復することにより全ての部分積の和で
ある乗算結果を求める乗算装置に関する。

【０００２】

【従来の技術】ブースのアルゴリズムに従えば、２の補
数表現された整数に対しては演算前処理も後処理もなし
に２の補数表現の乗算結果が得られることは一般的に知
られており、データ処理システムにおいて乗算装置とし
て利用されている。まず、ブースのアルゴリズムに従っ
た乗算の計算アルゴリズムと乗数の符号拡張とについて
説明し、次にそのハードウェアによる従来の実現方法に
ついて説明する。

【０００３】ブースのアルゴリズムとは、乗算を高速に
実行する一手法としてブース(Andrew Donald Booth) に
より考案されたアルゴリズムである。一般に、ディジタ
ルデータの乗算の実行に際しては、乗数のデータを複数
ビットに区分してそれぞれを被乗数と乗じることにより
部分積（倍数）を生成し、部分積の総和を乗算結果とし
て得る。ブースのアルゴリズムとは、端的には、乗算の
実行に際して、乗数の各区分にその下位側の区分の最上
位ビットを重複させ、且つ符号付きデジット数を採用す
ることにより、生成される倍数が±２，±４等のディジ
タル数を扱う場合に便利な値となり、また２の補数表示
数を直接乗算出来るという利点を有している。

【０００４】図13及び図14は、従来一般的に用いられて
いるブースアルゴリズムを用いた乗算の方法を示す模式
図である。なお、ここでは２次のブースのアルゴリズム
を用いた例を示す。被乗数Ｘと乗数Ｙとの乗算は、被乗
数Ｘを第１入力データとし、乗数Ｙを第２入力データと
して図13に示されているように、まず被乗数Ｘの全ビッ
トに乗数Ｙの一部のビットを掛け合わせて部分積を順次
計算し、次に部分積の総和を求めることによって実行さ
れる。

【０００５】２次のブースのアルゴリズムでは、部分積
は乗数Ｙの２ビット毎に一つが生成される。従って、図
13に示されているように、32ビット×32ビットの乗算で
は乗数Ｙの最初の２ビットＹ＜１：０＞相当部分と被乗
数Ｘとが掛け合わされて第１部分積が生成され、次に乗
数Ｙの次の２ビットＹ＜３：２＞相当部分と被乗数Ｘと
が掛け合わされて第２部分積が生成され、以下順次部分
積が生成されて最後に乗数Ｙの最後の２ビットＹ＜31：
30＞相当部分と被乗数Ｘとが掛け合わされて第16部分積
が生成される。

【０００６】このように、32ビット×32ビットの乗算で
は、部分積は第１部分積から第16部分積までの16個が生
成され、これらの総和として最終的には64ビットの乗算
結果Ｐが得られる。

【０００７】部分積の演算規則を図14の表に示す。この
図14に示されている表は、ブースのアルゴリズムの入
力, 出力及び対応する倍数の関係を示しており、より具
体的には後述するブースデコーダへの３ビットの入力信
号の値，それに対応する３ビットの出力信号の値及びそ
れに対応する倍数生成回路の出力を示している。各部分
積の演算に用いられる乗数Ｙ（ブースデコーダへの入
力）は３ビットであり、部分積は２ビット単位で求めら
れる。このため、奇数番号の添字を有する乗数Ｙのビッ
トは２つのブースデコーダに入力される。即ち、第ｉ＋
１部分積を求める際にはＹ＜2i＋１＞とＹ＜2i＞との部
分積を求めるのであるが、下位側のＹ＜2i−１＞も使用
される。具体的には、たとえば第２部分積を求める際に
はＹ＜３＞とＹ＜２＞との他に下位側のＹ＜１＞も使用
される。

【０００８】但し、第１部分積を求める際にはＹ＜１＞
とＹ＜０＞とが使用されるが、下位側のビットとして
は”０”が使用される。以後、第ｉ＋１部分積を計算す
る際に用いられるＹ＜2i−１＞のことを繰り上がり乗数
と称する。従って、たとえばＹ＜３＞は上述の如く第２
部分積を求める際に使用される他、第３部分積を求める
際の下位側のビットとしても使用される。

【０００９】次に、符号拡張について説明する。たとえ
ば、32ビット, 16ビット, ８ビットの３種類の有効幅の
乗数に対して乗算を実行するデータ処理装置において
は、最大ビット幅である32ビットの乗算器を用いて他の
サイズの演算をも行い得るように構成されている場合が
多い。この場合、たとえば８ビットの乗数に対する乗算
を実行するには、正しい乗算結果を得るためには32ビッ
トの乗数入力の上位の内の24ビットを特定の値に設定し
ておく必要がある。この際、乗数データが符号付きの２
進数である場合に32ビットの内の上位24ビットの値を決
定する方法が符号拡張と称される方法である。

【００１０】なお、ブースのアルゴリズムでは符号付き
のデータを対象とするため、乗数データが符号無しの２
進数である場合は符号付きデータに変換 (有効幅より上
位側の無効部分を全て”０”にする) した後に、符号拡
張を行う。

【００１１】符号拡張においては、有効なデータ部分の
最上位ビットである符号ビットをそれより上位の無効デ
ータの全てのビットに複製する必要がある。図15はその
一例として、16ビットの符号付きデータを32ビットの符
号付きデータに符号拡張する方法を、図16は８ビットの
符号付きデータを32ビットの符号付きデータに符号拡張
する方法をそれぞれ示す模式図である。

【００１２】図15及び図16において、参照符号Ｓにて示
されている符号ビットが上位の全てのビットに複製され
ている。具体的には、図15に示されているように、16ビ
ットの符号付きデータ (有効データは15ビット) が32ビ
ットの符号付きデータに拡張される場合には、16ビット
の符号付きデータの最上位の符号ビットＳの値が32ビッ
トのデータの上位側の自身を含む17ビット全てに複製さ
れ、下位側の15ビットが有効データになる。

【００１３】また同様に、図16に示されているように、
８ビットの符号付きデータ (有効データは７ビット) が
32ビットの符号付きデータに拡張される場合には、８ビ
ットの符号付きデータの最上位の符号ビットＳの値が32
ビットのデータの上位側の自身を含む25ビット全てに複
製され、下位側の７ビットが有効データになる。

【００１４】次に、ブースのアルゴリズムに従った従来
の乗算装置のハードウェアの構成例として、乗数を符号
拡張する機能を有する場合について説明する。図17は、
そのような従来の乗算装置の構成例を示すブロック図で
ある。また図18は図17に示されている乗算装置を構成す
る符号拡張制御回路50の動作を説明するための真理値表
である。

【００１５】図17に示されている従来の回路構成では、
32ビット×32ビットの乗算が一度に行われる。乗数のサ
イズとしては、32ビット (ワード),16ビット (ハーフワ
ード),８ビット (バイト) の３種類が扱える。図17にお
いて、参照符号１は32ビットの乗数Ｙ＜31：０＞の入力
を、２は32ビットの被乗数Ｘ＜31：０＞の入力を、３は
ハーフワードサイズ信号を、４はバイトサイズ信号を、
50は符号拡張制御回路を、60は符号拡張制御信号を、70
a 及び70b は符号拡張下位回路及び符号拡張上位回路を
それぞれ示している。

【００１６】乗数Ｙの有効部分がハーフワード（Ｙ＜1
5：０＞）であることを示すハーフワードサイズ信号３
及び乗数Ｙの有効部分がバイト（Ｙ＜７：０＞）である
ことを示すバイトサイズ信号４は共に符号拡張制御回路
50に入力され、また乗数入力１の内のバイトサイズの符
号ビットに相当するＹ＜７＞及びハーフワードサイズの
符号ビットに相当するＹ＜15＞も符号拡張制御回路50に
入力されている。符号拡張制御回路50の出力信号である
符号拡張制御信号60については後述する。

【００１７】また、参照符号８は符号拡張下位回路70a,
符号拡張上位回路70b からの出力信号である符号拡張乗
数信号 (符号拡張された後の乗数の信号) を、9a〜9pは
ブースデコーダ(BD)を、10は乗算アレイ回路をそれぞれ
示している。なお、参照符号9a〜9pで示されているブー
スデコーダは、前述した図14に示されているような３ビ
ットの入力信号の値，それに対応する３ビットの出力信
号の値及びそれに対応する倍数生成回路の出力が得られ
るように構成されている。また、乗算アレイ回路10には
倍数生成回路11a 〜11p 及び部分積加算回路(ADD) 12a
〜12p が備えられている。なお、参照符号30は乗算結果
Ｐ＜63：１＞の出力である。

【００１８】このような従来の乗算装置の動作は以下の
如くである。符号拡張制御回路50には、上述のように、
乗数Ｙの有効部分がＹ＜７：０＞であることを示すバイ
トサイズ信号４と、乗数Ｙの有効部分がＹ＜15：０＞の
ハーフワードであることを示すハーフワードサイズ信号
３と、乗数入力１である乗数Ｙの内のバイトサイズであ
る場合の符号ビットＹ＜７＞と、ハーフワードである場
合の符号ビットＹ＜15＞とが入力され、ハーフワードサ
イズ信号３及びバイトサイズ信号４に基づいて、”０”
またはビットＹ＜７＞, Ｙ＜15＞のいずれかを符号拡張
制御信号60として出力する。

【００１９】図18には、符号拡張制御回路50の入力信号
と出力信号との間の関係、換言すれば符号拡張制御回路
50の動作が真理値表の形で示されている。符号拡張制御
回路50からの出力信号である符号拡張制御信号60には、
上位ハーフワードセット信号(SETHW) と、上位ハーフワ
ードリセット信号(RSTHW) と、第２下位バイトセット信
号(SETBT) と、第２下位バイトリセット信号(RSTBT) と
が含まれる。

【００２０】たとえば、バイトサイズのデータの乗算が
行われる際は、バイトサイズ信号４が”１”であり (ハ
ーフワードサイズ信号３は”０”) 、符号ビットＳであ
るＹ＜７＞が”１”であれば、上位ハーフワードセット
信号(SETHW) と第２下位バイトセット信号(SETBT) とが
共に”１”になる。また、ハーフワードサイズのデータ
の乗算が行われる際は、ハーフワードサイズ信号３が”
１”であり (バイトサイズ信号４は”０”) 、符号ビッ
トＳであるＹ＜15＞が”０”であれば、上位ハーフワー
ドリセット信号(RSTHW) が”１”になる。

【００２１】上位ハーフワードセット信号(SETHW) 及び
上位ハーフワードリセット信号(RSTHW) は符号拡張上位
回路70b に入力され、また第２下位バイトセット信号(S
ETBT) 及び第２下位バイトリセット信号(RSTBT) は符号
拡張下位回路70a に入力される。一方、乗数Ｙは乗数入
力１から入力され、上位ハーフワードであるＹ＜31：16
＞は符号拡張上位回路70b に、第２下位バイトであるＹ
＜15：８＞は符号拡張下位回路70a にそれぞれ入力され
る。他のビットＹ＜７：０＞はそれぞれ２ビットずつブ
ースデコーダ9a〜9dに入力される。

【００２２】符号拡張上位回路70b では、対応する上位
ハーフワードセット信号(SETHW) が”１”であれば、そ
の出力、即ち符号拡張乗数信号８であるＳＹ＜31：16＞
の全てのビットを強制的に”１”にし、また上位ハーフ
ワードリセット信号（ＲＳＴＨＷ）が”１”であれば、
その出力、即ち符号拡張乗数信号８であるＳＹ＜３１：
16＞の全ビットを強制的に”０”にする。

【００２３】上位ハーフワードセット信号(SETHW) と上
位ハーフワードリセット信号(RSTHW) とが共に”０”で
あれば、符号拡張乗数信号８であるＳＹ＜31：16＞には
Ｙ＜31：16＞入力の値がそのまま出力される。

【００２４】符号拡張下位回路70a も、符号拡張上位回
路70b と同様に動作する。即ち、符号拡張下位回路70a
では、対応する第２下位バイトセット信号(SETBT) が”
１”であれば、その出力、即ち符号拡張乗数信号８であ
るＳＹ＜15：８＞の全てのビットを強制的に”１”に
し、また第２下位バイトリセット信号(RSTBT) が”１”
であれば、その出力、即ち符号拡張乗数信号８であるＳ
Ｙ＜15：８＞の全ビットを強制的に”０”にする。第２
下位バイトセット信号(SETBT) と第２下位バイトリセッ
ト信号(RSTBT) とが共に”０”であれば、符号拡張乗数
信号８であるＳＹ＜15：８＞にはＹ＜15：８＞入力の値
がそのまま出力される。

【００２５】符号拡張上位回路70b の論理ゲートによる
具体的な回路構成例を図19の回路図に示す。この図19に
示されている回路は、上述のような符号拡張上位回路70
b の機能を実現した回路であり、１ビット当り一つのOR
機能と一つの AND機能とにより構成されている。

【００２６】具体的には、各ビットＹ＜16＞〜Ｙ＜31＞
それぞれの信号は２入力の NORゲート71の一方の入力端
子に入力され、その他方の入力端子には上位ハーフワー
ドセット信号(SETHW) が入力されている。また、 NORゲ
ート71の出力信号は２入力のANDゲート72の一方の入力
端子に入力され、その他方の入力端子には上位ハーフワ
ードリセット信号(RSTHW) が入力されている。そして、
各 ANDゲート72の出力信号が符号拡張乗数信号８の各ビ
ットＳＹ＜16＞〜ＳＹ＜31＞の信号になっている。

【００２７】符号拡張下位回路70a も同様に構成されて
おり、入力信号が上位ハーフワードセット信号(SETHW)
及び上位ハーフワードリセット信号(RSTHW) の代わりに
第２下位バイトセット信号(SETBT) 及び第２下位バイト
リセット信号(RSTBT) になり、各ビットＹ＜31＞〜Ｙ＜
16＞の信号の代わりに各ビットＹ＜15＞〜Ｙ＜８＞の信
号になる。符号拡張下位回路70b から出力された符号拡
張乗数信号８の内のＳＹ＜31：16＞はブースデコーダ9i
〜9pに、また符号拡張下位回路70a から出力された符号
拡張乗数信号８の内のＳＹ＜15：８＞はブースデコーダ
9e〜9hに、更に乗数入力１の一部であるＹ＜７：０＞は
前述の如くブースデコーダ9a〜9dにそれぞれ入力され、
図14に示されているような２次のブースのアルゴリズム
に従ったデコードが行われる。

【００２８】それぞれのブースデコーダ9a〜9pには、３
ビットの乗数データが２ビットずつずれて、即ちブース
デコーダ9aには”０”とＹ＜０＞とＹ＜１＞とが、ブー
スデコーダ9bにはＹ＜１＞とＹ＜２＞とＹ＜３＞とが、
ブースデコーダ9cにはＹ＜３＞とＹ＜４＞とＹ＜５＞と
が、というように各ブースデコーダ9a〜9pには乗数入力
１の対応する偶数ビットとその上，下位の奇数ビットと
がそれぞれ入力されている。このため、奇数ビット目の
乗数は隣接する二つのブースデコーダに入力されること
になる。たとえば、Ｙ＜７＞は第４番目のブースデコー
ダ9dと第５番目のブースデコーダ9eとの両方に入力さ
れ、ＳＹ＜15＞は第８番目のブースデコーダ9hと第９番
目のブースデコーダ9iとの両方に入力される。なお、乗
数の奇数ビットが上位のブースデコーダに入力される信
号線を繰り上がり乗数信号線という。

【００２９】第１倍数生成回路11a 〜第16倍数生成回路
11p にはブースデコーダ9a〜9pからの出力がそれぞれ入
力されており、これらの入力と図14に示されている規則
に基づいて、それぞれの倍数生成回路11a 〜11p はＹ＜
１：０＞，Ｙ＜３：２＞，Ｙ＜５：４＞，Ｙ＜７：６
＞，ＳＹ＜９：８＞・・・ＳＹ＜31：30＞の値とそれぞ
れの繰り上がり乗数信号に対応して被乗数Ｘの倍数を生
成して出力する。これらの各倍数生成回路11a 〜11p か
らの倍数出力は、倍数生成回路11a からの倍数出力はそ
のまま乗算結果出力30の内のＰ＜１：０＞として出力さ
れると共に部分積加算回路12b に入力され、他の倍数生
成回路11b 〜11p からの倍数出力はそれぞれ部分積加算
回路12b 〜12p に入力される。また、各部分積加算回路
12c 〜12p にはそれぞれ部分積加算回路12b 〜12o の出
力が入力されており、それぞれの部分積加算回路12b 〜
12p は両者を加算する。

【００３０】これらの部分積加算回路12b 〜12p による
加算結果が乗算結果出力30から64ビットの乗算結果Ｐ＜
63：０＞として出力されて乗算が完了する。

【００３１】ところで、上述の説明では16ビットの符号
付きデータ及び８ビットの符号付きデータを32ビットの
符号付きデータに拡張して乗算する場合について説明し
たが、32ビットのデータを対象とする場合について以下
に説明する。既に説明したように、ブースのアルゴリズ
ムを用いた乗算装置では、符号付きの２の補数表現の整
数を前処理も後処理もなしに実行できるが、そのままで
は符号無しの整数について演算を行えない。このため、
32ビットのデータを対象とする場合には１ビット幅を拡
張して符号付きデータとして取り扱う。

【００３２】図20(a) は、32ビットの符号無し整数デー
タを33ビットの符号付き数として扱うために必要な符号
拡張を示している。この際の符号拡張は拡張されたビッ
ト32の値を”０”にする。また、32ビットの符号付きデ
ータを対象とする場合には、図20(b) に示されているよ
うに、最上位のビット31である符号ビットの値を拡張さ
れたビット32に複製して33ビットの符号付きデータとし
て処理する。なお、32ビットの符号付きデータをそのま
ま乗算する場合には32ビット用の乗算装置が別途必要に
なるので、32ビットの符号無し整数データを扱う場合に
は32ビットの符号付きデータをも33ビットに符号拡張し
て処理する方がハードウェアの観点から有利でるあるこ
とは言うまでもない。

【００３３】このような33ビット×33ビットの乗算で
は、図21に示されているように、部分積は第１部分積か
ら第17部分積までの17個生成される。ところで、このよ
うな乗算を一度に実行するための33ビット×33ビットの
配列型乗算装置では、図17から明らかなように、一般的
には17個の倍数生成回路と16個の加算回路とが必要とな
り、ハードウェアとしてICチップ上に実現した場合には
大きな面積を占有することになる。このため、ICチップ
上での占有面積に対する制約が厳しい場合には、乗算を
複数の演算サイクルに時分割して実行するハードウェア
が用いられる。

【００３４】そのようなハードウェアを採用した従来の
乗算装置について説明する。図22は、そのような従来の
乗算装置の実現例を示すブロック図であり、図23は図22
に示した乗算装置の一部である参照符号10にて示されて
いる乗算アレイ回路を詳細に示すブロック図である。図
22に示されている従来例では、33ビット×33ビットの乗
算を４回に分けて行なうハードウェアが示されている。
このようなハードウェアにより演算を４分割して実行す
れば、倍数生成回路と加算回路の回路規模をおおむね４
分の１に抑えることができる。

【００３５】図22及び図23において、参照符号１は乗数
Ｙの入力を、２は被乗数Ｘの入力を、33は初期化制御入
力を、34は演算サイクル制御入力を、５は乗数分割回路
を、６は乗数繰り上がりラッチを、9a〜9dはブースデコ
ーダ(BD)を、10は乗算アレイ回路を、11a 〜11d は第１
乃至第４倍数生成回路を、12a 〜12d は部分積加算回路
(ADD) をそれぞれ示している。

【００３６】また、図23において、参照符号13a 〜13d
は部分積加算回路12a 〜12d を構成する第１〜第４キャ
リー保存型加算器(CSA) を、14a 〜14d は同じく部分積
加算回路12a 〜12d を構成する第１〜第４キャリー伝搬
型加算器(CPA) を、15は上位CPA 回路を、16は最上位倍
数生成回路を、17は最上位部分積加算回路を、40は中間
結果シフト回路を、41は中間結果シフト回路40に含まれ
るキャリーシフト回路を、42は中間結果シフト回路40に
含まれるサムシフト回路を、43は中間結果シフト回路40
に含まれる CPA繰り上がりラッチを、30は乗算結果Ｙの
下位出力を、31は乗算結果Ｙの上位出力をそれぞれ示し
ている。

【００３７】この図22及び図23に示されている回路構成
では、前述の図17に示されている構成とは異なり、乗数
入力１の内の有効データであるＹ＜31：０＞は乗数分割
回路５に入力されて８ビットずつに４分割、具体的には
Ｙ＜７：０＞，Ｙ＜15：８＞, Ｙ＜23：16＞, Ｙ＜31：
24＞に分割され、それぞれが時分割で順次的に乗数分割
回路５から出力される。各ブースデコーダ9a〜9dには、
第１のブースデコーダ9aには乗数繰り上がりラッチ６の
出力と乗数分割回路５からの出力の下位側から第１, 第
２ビットの信号が、ブースデコーダ9bには乗数分割回路
５からの出力の下位側から第２, 第３,第４ビットの信
号が、ブースデコーダ9cには乗数分割回路５からの出力
の下位側から第４, 第５, 第６ビットの信号が、ブース
デコーダ9dには乗数分割回路５からの出力の下位側から
第６, 第７, 第８ビットの信号がそれぞれ入力されてい
る。

【００３８】各ブースデコーダ9a〜9dの出力はそれぞれ
倍数生成回路11a 〜11d に入力される。そして、各部分
積加算回路12a 〜12d には、第１の部分積加算回路12a
には中間結果シフト回路40の出力と倍数生成回路11a の
出力とが、部分積加算回路12b には部分積加算回路12a
の出力と倍数生成回路11b の出力とが、部分積加算回路
12c には部分積加算回路12b の出力と倍数生成回路11c
の出力とが、部分積加算回路12d には部分積加算回路12
c の出力と倍数生成回路11d の出力とがそれぞれ入力さ
れる。また、乗数入力１の最上位ビットであるＹ＜32＞
は直接最上位倍数生成回路16に入力され、この最上位倍
数生成回路16の出力は部分積加算回路12d の出力と共に
最上位部分積加算回路17に入力されている。なお、最上
位部分積加算回路17の出力は上位CPA 回路15に入力さ
れ、この上位CPA 回路15の出力が乗算結果上位出力31に
なっている。

【００３９】次に、図22及び図23に示されているハード
ウェアの動作について説明する。乗数Ｙ＜31：０＞は乗
数入力１から初期化制御入力33に同期して乗数分割回路
５に入力される。乗数分割回路５はまず、第１回目の出
力として乗数Ｙの下位８ビットであるＹ＜７：０＞を出
力する。また、同時に初期化制御信号33は、乗数繰り上
がりラッチ６と中間結果シフト回路40とをリセットす
る。なお、リセットされることにより、乗数繰り上がり
ラッチ６及び中間結果シフト回路40は”０”を出力す
る。

【００４０】(1) 第１演算サイクルの動作演算サイクル制御入力34の立ち上がり遷移に同期して第
１演算サイクルが開始する。乗数分割回路５から出力さ
れたＹ＜７：０＞と乗数繰り上がりラッチ６の出力であ
る”０”とは、乗数繰り上がりラッチ６の出力とＹ＜
１：０＞がブースデコーダ9aに、Ｙ＜３：１＞がブース
デコーダ9bに、Ｙ＜５：３＞がブースデコーダ9cに、Ｙ
＜７：５＞がブースデコーダ9dにそれぞれ入力され、ブ
ースのアルゴリズムに従ってデコードされる。第１，第
２，第３，第４の４つの倍数生成回路11a 〜11d はそれ
ぞれブースデコーダ9a〜9dからの出力と図14に示されて
いる規則に基づいて、Ｙ＜１：０＞，Ｙ＜３：２＞，Ｙ
＜５：４＞，Ｙ＜７：６＞の値に対応する被乗数Ｘの倍
数をそれぞれ生成して出力する。

【００４１】各倍数生成回路11a 〜11d から出力された
倍数出力は第１〜第４加算器12a 〜12d の中のキャリー
保存型加算回路(CSA)13a〜13d にそれぞれ入力されて加
算される。第１CSA 13a では第１倍数生成回路11a の出
力と中間結果シフト回路40の初期値”０”とが加算さ
れ、この加算結果はキャリー（Ｃ）とサム（Ｓ）とを一
組として出力される。その内の下位２ビット分に相当す
る部分は第１CPA 14a へ入力され、残りの部分は第２CS
A 11b へ下位ビット側に詰めて入力される。以下同様
に、第２CSA 13b から第４CSA 13d まで、各倍数出力の
加算が桁を２ビットずつずらしながら順次行われる。こ
の加算の結果、Ｙ＜７：０＞×Ｘに対応する演算が実行
されたことになる。

【００４２】演算結果の内の第１CSA 13a 〜第４CSA 13
d からの各出力の下位２ビットに相当する部分はそれぞ
れ第１CPA 14a 〜第４CPA 14d に入力され、キャリーの
伝搬まで含めた演算が実行されて８ビットの加算結果Ｐ
＜７：０＞が乗算結果下位出力30から出力される。一
方、演算結果の上位の部分は第４CSA 13d からキャリー
とサムとが一組の形で出力されて直接中間結果シフト回
路40に入力され、キャリーシフト回路41によりキャリー
出力がラッチされ、サムシフト回路42によりサム出力が
ラッチされる。また、第４CPA 14d のキャリー出力は中
間結果シフト回路40のCPA 繰り上がりラッチ43に保存さ
れ、Ｙ＜７＞の値が乗数繰り上がりラッチ６に保存され
る。

【００４３】ここで、Ｙ＜７＞の値が乗数繰り上がりラ
ッチ６に保存される動作について説明しておく。前述の
如く演算サイクル制御入力34の立ち上がり遷移に同期し
て第１演算サイクルが開始して乗数繰り上がりラッチ６
は初期化時にラッチしていた”０”を出力してブースデ
コーダ9aに与える。ところで、乗数繰り上がりラッチ６
にはそのＴ端子に演算サイクル制御入力34が、またＤ端
子に乗数分割回路５からの出力の最上位ビットが接続さ
れている。従って、演算サイクル制御入力34の立ち上が
り遷移に同期して乗数繰り上がりラッチ６は”０”を出
力すると共に乗数分割回路５から出力されるＹ＜７＞を
ラッチする。

【００４４】以上で第１演算サイクルの演算が終了す
る。この第１演算サイクルにおいては、乗数の最上位ビ
ットＹ＜32＞が入力される最上位倍数生成回路16及び最
上位部分積加算回路17は意味のある演算を行わない。

【００４５】(2) 第２演算サイクルの動作続いて、演算サイクル制御信号４の変化に同期して第２
演算サイクルが開始される。この第２演算サイクルにお
いては、乗数分割回路５からは第二回目の出力としてＹ
＜15：８＞が出力され、乗数繰り上がりラッチ６からは
第１演算サイクルにおいてラッチしたＹ＜７＞が出力さ
れ、中間結果シフト回路40からは第１演算サイクルの演
算の上位結果がキャリーとサムとを一組とした形で出力
される。また同時に、乗数繰り上がりラッチ６は乗数分
割回路５から出力されるＹ＜15＞をラッチする。この第
２演算サイクルにおいても、乗数のデコードと倍数の生
成とは第１演算サイクルと同様に実行され、倍数が加算
回路12a 〜12d から出力される。この第２演算サイクル
において生成される倍数は、Ｙ＜15：８＞に対応する部
分である。

【００４６】加算回路12a 〜12d には第２演算サイクル
で得られた倍数に加えて、中間結果シフト回路40から第
１演算サイクルの上位結果も入力されて加算が行われ
る。この加算の結果、Ｙ＜15：０＞×Ｘの下位８ビット
を除いた値が下位ビット側に詰めて得られる。加算出力
の下位８ビットは第１CPA 14a 〜第４CPA 14d からＰ＜
15：８＞として乗算下位結果出力30へ出力され、上位ビ
ットは再度中間結果シフト回路40に入力されて第２演算
サイクルの演算が終了する。

【００４７】以下、同様に第３演算サイクル及び第４演
算サイクルの演算が実行され、順にＰ＜23：16＞とＰ＜
31：24＞とが乗算結果下位出力30から出力される。演算
の最終サイクルである第４演算サイクルにおいては、第
４CSA 13d から出力される上位ビットは、Ｙ＜31：０＞
×Ｘの下位32ビットを除いた値である。33ビットの乗算
結果を得るためには、Ｙ＜32＞に対応する最上位倍数の
加算が必要であり、このために備えられている回路が最
上位倍数生成回路16と最上位部分積加算回路17である。
第４CSA 13d の出力は最上位部分積加算回路17に入力さ
れ、Ｙ＜32＞に対応する最上位倍数生成回路16の出力と
の加算が行われる。

【００４８】ここまでの演算結果はキャリーとサムとを
一組とした形で得られているため、更にキャリーの伝搬
までを含めた加算が上位CPA 回路15において実行され、
加算結果が乗算結果上位出力31に出力される。

【００４９】図24乃至図26は、図23に示した乗算アレイ
の一部であるキャリーシフト回路41を更に詳細に解説す
るための図であり、図24はキャリーシフト回路41の構成
例を示すブロック図、図25はその動作説明のための真理
値表、図26はキャリーシフト回路41を MOSトランジスタ
回路により実現した場合の回路構成例を示す回路図であ
る。

【００５０】図24において、参照符号60はキャリーシフ
ト回路41を構成するリセット付Ｄフリップフロップを、
51はインバータを、52は MOSトランジスタで構成された
トランスミッションゲートを、53は MOSトランジスタ
を、54は NORゲートをそれぞれ示している。キャリーシ
フト回路41は、リセット端子Ｒに初期化制御入力33が、
データ端子Ｄにキャリー中間結果24が、トリガ端子Ｔに
演算サイクル制御入力34がそれぞれ入力されており、出
力端子Ｑからシフト回路出力が出力される。従って、キ
ャリーシフト回路41は初期化制御入力33によってリセッ
トされ、演算サイクル制御入力34の立ち上がり遷移に同
期してキャリー中間結果24を出力に伝搬する。図25に示
されている真理値表はこの動作をまとめたものである。

【００５１】キャリーシフト回路41の主要部分であるリ
セット付Ｄフリップフロップ60は、例えばCMOSの回路を
用いて図26のように構成することができる。また、サム
シフト回路42もキャリーシフト回路41と同様の構成とす
ることができる。

【００５２】図21の模式図に示されている乗算が図22に
示されている乗算装置でどのように分割実行されるかを
図27, 図28の模式図に示す。第１の演算サイクルにおい
ては第０部分積〜第３部分積が、第２の演算サイクルに
おいては第４部分積〜第７部分積が、第３の演算サイク
ルにおいては第８部分積〜第11部分積がそれぞれ加算さ
れ、第４演算サイクルにおいては第12部分積〜第15部分
積に加えて最上位の部分積である第16部分積が加算され
る。この際、各前サイクルの演算結果の上位の値は中間
結果として次のサイクルの演算に加えられる。そして、
最終の第４演算サイクルでは全ての部分積の加算が完了
し、乗算結果が得られる。

【００５３】

【発明が解決しようとする課題】従来の乗算装置は、上
述のように構成されているため、符号拡張回路は１ビッ
ト当りOR機能と AND機能とをそれぞれ実現するためのゲ
ートが必要であり、たとえばそのような乗算装置を電子
計算機の一部としてチップ上に構成した場合にそれらの
ゲートを実現するためのトランジスタによるチップの占
有面積が非常に大きくなり、チップ利用の効率の面から
問題があった。

【００５４】また、従来例として示した33ビット×33ビ
ットの乗算を４演算サイクルに分割する場合のように乗
数のビットの分割に余りが生じる構成では、余ったビッ
トの部分積を加算するための倍数生成回路と加算回路と
が余分に必要になる。これは、マイクロプロセッサ等の
デジタル処理装置で扱う数値は、通常は８，16，32ビッ
トのように２の累乗の数値のビット幅であることが多い
ため分割は余りなしに行えるように思われる。しかし、
ブースのアルゴリズムを利用した乗算装置で符号無しの
２進数を扱う場合には、乗算回路に入力する乗数のビッ
ト幅は元のビット幅よりも１ビット拡張する必要がある
ため、この１ビットの拡張部分に対する部分積を加算す
るために回路を追加する必要が生じ、回路規模が増大す
るという問題点が生じる。

【００５５】本発明はこのような事情に鑑みてなされた
ものであり、符号拡張機能を従来より小さい回路規模で
実現してチップ面積の有効利用が可能な乗算装置の提供
を第１の目的とする。

【００５６】また、本発明は乗算を複数の演算サイクル
に分割して実行する際に部分積の数に余りが生じる場合
に、追加される加算回路の数を削減することにより回路
規模の増大を抑制し得る乗算装置の提供を第２の目的と
する。特に、部分積の数が乗算の演算サイクル分割によ
って１余る場合には、従来必要であった加算回路の追加
を不要にする。

【００５７】

【課題を解決するための手段】本発明に係る乗算装置の
第１の発明は、乗数の符号拡張されるビットの全てをあ
る特定の値に設定し、乗算の対象となっているデータの
内の有効データの最上位ビットである符号ビットが繰り
上がりを発生する場合に、そのビットのブースデコーダ
への入力部分に符号拡張制御信号の値に従って特定の値
の信号を入力する回路を備えている。

【００５８】また本発明に係る乗算装置の第２の発明
は、中間結果シフト回路から部分積加算回路に入力され
る値を乗数の一部のビットの値に従って被乗数の値に設
定するように構成し、中間結果シフト回路に入力される
一部ビットを除く乗数のビットを倍数生成回路に入力す
るように構成してある。

【００５９】

【作用】本発明に係る乗算装置の第１の発明では、符号
ビットが繰り上がりを発生した場合には、乗数の無効部
分のビットに設定されている値と同じ値がブースデコー
ダに入力されるので、正しい演算結果が得られる。

【００６０】また本発明に係る乗算装置の第２の発明で
は、乗数の下位ビットに対応する部分積は演算開始時に
中間結果シフト回路にロードされて第１演算サイクルに
おいて加算回路に入力されるため、この倍数生成回路を
使用せずに部分積が生成され、爾後は従来同様に順次部
分積が求められる。

【００６１】

【実施例】まず、本発明に係る乗算装置の第１の発明に
ついて説明する。図１は本発明に係る乗算装置の第１の
発明の実施例の一構成例を示すブロック図である。ま
た、図２は図１に示されている乗算装置の一部である符
号拡張制御回路の動作を示す真理値表である。なお、図
１においては前述の従来の説明に使用した各図と相当す
る部分には同一の参照符号を付与してある。

【００６２】図１に示されている回路構成では、32ビッ
ト×32ビットの乗算が一度に行われる。乗数のサイズと
しては、32ビット (ワード),16ビット (ハーフワード),
８ビット (バイト) の３種類が扱える。図１において、
参照符号１は32ビットの乗数Ｙ＜31：０＞の入力を、２
は32ビットの被乗数Ｘ＜31：０＞の入力を、３はハーフ
ワードサイズ信号を、４はバイトサイズ信号を、50は符
号拡張制御回路を、60は符号拡張制御信号を、70a 及び
70b は符号拡張下位回路及び符号拡張上位回路をそれぞ
れ示している。

【００６３】乗数Ｙの有効部分がＹ＜15：０＞のハーフ
ワードであることを示すハーフワードサイズ信号３及び
乗数Ｙの有効部分がＹ＜７：０＞であることを示すバイ
トサイズ信号４は符号拡張制御回路50に入力され、また
乗数入力１の内のバイトサイズの符号ビットに相当する
Ｙ＜７＞及びハーフワードサイズの符号ビットに相当す
るＹ＜15＞も符号拡張制御回路50に入力されている。符
号拡張制御回路50の出力信号である符号拡張制御信号60
は後述する如く２ビットであり、１ビットずつが符号拡
張下位回路70a 及び70b に入力される。

【００６４】また、参照符号８は両符号拡張下位回路70
a, 70bからの出力信号である符号拡張乗数信号 (符号拡
張された後の乗数の信号) を、9a〜9pはブースデコーダ
(BD)を、10は乗算アレイ回路をそれぞれ示している。ま
た、乗算アレイ回路10には倍数生成回路11a 〜11p 及び
部分積加算回路(ADD) 12a 〜12p が備えられている。な
お、参照符号30は乗算結果Ｐ＜63：１＞の出力である。

【００６５】以上の構成は従来例として図17に示されて
いる構成と同様であるが、図１に示されている本発明の
乗算装置の第１の発明では、更に符号繰り上がり補正回
路7c及び7dが備えられている。両符号繰り上がり補正回
路7c, 7dはいずれも具体的には２入力のORゲートで構成
されている。符号繰り上がり補正回路7cには乗数入力１
の内のＹ＜７＞と後述する符号拡張制御回路50の出力で
ある符号拡張制御信号60の内の第２下位バイト拡張信号
(EXTBT) とが入力され、その出力はブースデコーダ9eに
入力されている。また、符号繰り上がり補正回路7dには
符号拡張乗数信号８の内のＳＹ＜15＞と後述する符号拡
張制御回路50の出力である符号拡張制御信号60の内の上
位ハーフワード拡張信号(EXTHW) とが入力されている。

【００６６】以下、本発明の乗算装置の第１の発明の動
作について、主として前述の従来例と異なる部分につい
て説明する。符号拡張制御回路50には、上述のように、
乗数Ｙの有効部分がＹ＜７：０＞であることを示すバイ
トサイズ信号４と、乗数Ｙの有効部分がＹ＜15：０＞で
あることを示すハーフワードサイズ信号３とが入力され
る。符号拡張制御回路50は、これらの２入力に基づいて
図２の真理値表に示されているような符号拡張制御信号
60を出力する。

【００６７】図２には、符号拡張制御回路50の入力信号
と出力信号との間の関係、換言すれば符号拡張制御回路
50の動作が真理値表の形で示されている。符号拡張制御
回路50からの出力信号である符号拡張制御信号60には、
上位ハーフワード拡張信号(EXTHW) と第２下位バイト拡
張信号(EXTBT) とが含まれる。

【００６８】たとえば、バイトサイズのデータの乗算が
行われる際は、バイトサイズ信号４が”１”であるので
(ハーフワードサイズ信号３は”０”) 、上位ハーフワ
ード拡張信号(EXTHW) と第２下位バイト拡張信号(EXTB
T) とが共に”１”になる。また、ハーフワードサイズ
のデータの乗算が行われる際は、ハーフワードサイズ信
号３が”１”であるので (バイトサイズ信号４は”
０”) 、上位ハーフワード拡張信号(EXTHW) のみが”
１”になる。

【００６９】上位ハーフワード拡張信号(EXTHW) は符号
拡張上位回路70b に、第２下位バイト拡張信号(EXTBT)
は符号拡張下位回路70a にそれぞれ入力される。一方、
乗数Ｙは乗数入力１から入力され、上位ハーフワードで
あるＹ＜31：16＞は符号拡張上位回路70b に、第２下位
バイトであるＹ＜15：８＞は符号拡張下位回路70a にそ
れぞれ入力される。他のビットＹ＜７：０＞はそれぞれ
２ビットずつ倍数生成回路11a 〜11d に直接入力され
る。

【００７０】符号拡張上位回路70b では、対応する上位
ハーフワード拡張信号(EXTHW) が”１”であれば、その
出力、即ち符号拡張乗数信号８であるＳＹ＜31：16＞の
全てのビットを強制的に”１”にし、また上位ハーフワ
ード拡張信号(EXTHW) が”０”であれば、ＳＹ＜31：16
＞出力８にＹ＜31：16＞入力の値をそのまま出力する。
符号拡張下位回路70a も同様に、第２下位バイト拡張信
号(EXTBT) に従って、即ち第２下位バイト拡張信号(EXT
BT) が”１”であれば符号拡張乗数信号８であるＳＹ＜
15：８＞の全てのビットを強制的に”１”にし、また第
２下位バイト拡張信号(EXTBT) が”０”であれば符号拡
張乗数信号８であるＳＹ＜15：８＞にＹ＜15： 8＞入力
の値をそのまま出力する。

【００７１】図３に符号拡張下位回路70a,符号拡張上位
回路70b を論理ゲートで構成した場合の回路図を示す。
図３に示されている回路は、上述のような機能を実現し
た回路であり、１ビット当り一つのOR機能により構成さ
れている。

【００７２】具体的には、各ビットＹ＜16＞〜Ｙ＜31＞
それぞれの信号は２入力のORゲートト73の一方の入力端
子に入力され、その他方の入力端子には上位ハーフワー
ド拡張信号(EXTHW) が入力されている。そして、各ORゲ
ート73の出力信号が符号拡張乗数信号８の各ビットＳＹ
＜16＞〜ＳＹ＜31＞の信号になっている。

【００７３】符号拡張下位回路70a も同様に構成されて
おり、入力信号が上位ハーフワード拡張信号(EXTHW) の
代わりに第２下位バイト拡張信号(EXTBT) になり、各ビ
ットＹ＜31＞〜Ｙ＜16＞の信号の代わりに各ビットＹ＜
15＞〜Ｙ＜８＞の信号になる。

【００７４】符号拡張下位回路70b から出力された符号
拡張乗数信号８の内のＳＹ＜31：16＞はブースデコーダ
9i〜9pに、また符号拡張下位回路70a から出力された符
号拡張乗数信号８の内のＳＹ＜15：８＞はブースデコー
ダ9e〜9hに、更に乗数入力１の一部であるＹ＜７：０＞
はブースデコーダ9a〜9dにそれぞれ入力され、２次のブ
ースのアルゴリズムに従ってデコードされる。

【００７５】この際、ハーフワードデータの符号ビット
になるべきＳＹ＜15＞は、第８番目のブースデコーダ9h
にはそのまま入力される。しかし、ＳＹ＜15＞信号と第
９番目のブースデコーダ9iの繰り上がり乗数との間には
符号繰り上がり補正回路7dが挿入されているため、上位
ハーフワード拡張信号(EXTHW) 信号が”１”であれば、
第13番目のブースデコーダ9iにはＳＹ＜15＞の値には拘
わらず”１”が入力される。

【００７６】Ｙ＜７＞と第５ブースデコーダ9eとの間に
も符号繰り上がり補正回路7cが挿入されており、第２下
位バイト拡張信号(EXTBT) 信号に応じてＹ＜７＞かまた
は”１”のいずれかを出力する。ブースデコーダ9a〜9p
はこれらの入力の値に従ってデコードを実行する。

【００７７】第１倍数生成回路11a 〜第16倍数生成回路
11p にはブースデコーダ9a〜9pからの出力がそれぞれ入
力されており、これらの入力と図14に示されている規則
に基づいて、それぞれの倍数生成回路11a 〜11p はＹ＜
１：０＞，Ｙ＜３：２＞，Ｙ＜５：４＞，Ｙ＜７：６
＞，ＳＹ＜９：８＞・・・ＳＹ＜31：30＞の値とそれぞ
れの繰り上がり乗数信号に対応して被乗数Ｘの倍数を生
成して出力する。これらの各倍数生成回路11a 〜11p か
らの倍数出力は、倍数生成回路11a からの倍数出力はそ
のまま乗算結果出力30の内のＰ＜１：０＞として出力さ
れると共に部分積加算回路12b に入力され、他の倍数生
成回路11b 〜11p からの倍数出力はそれぞれ部分積加算
回路12b 〜12p に入力されるまた、各部分積加算回路12
c〜12p にはそれぞれ部分積加算回路12b 〜12o の出力
が入力されており、それぞれの部分積加算回路12b 〜12
p は両者を加算する。

【００７８】この際、倍数生成回路11a 〜11p は、乗数
のビット列に対して、図14の真理値表に示されているよ
うに、ビット列”000 ”に対しても”111 ”に対しても
同じ値の部分積を出力する。このため、符号ビットが”
０”であり、上位ビットが本来全て”０”に拡張される
はずの場合に、本実施例のように”１”を拡張しても生
成される部分積に相違は生じない。但し、符号ビットで
ある”０”が繰り上がって乗数入力として”１”である
拡張部分と共に入力されるブースデコーダでは、”110
”が入力されることになるため結果が”000 ”の入力
時と異なってしまう。

【００７９】実施例に示されている例では、バイトサイ
ズの場合の第５ブースデコーダ9eと、ハーフワードサイ
ズの場合の第９ブースデコーダ9iにおいてこの問題が生
じる。この補正のために、本発明の乗算装置の第１の発
明では、符号符号繰り上がり補正回路7c, 7dが設けられ
ている。即ち、符号拡張が行われる際には、符号繰り上
がり補正回路7c, 7dにより符号ビットに対応する繰り上
がり乗数信号が強制的に”１”に設定され、ブースデコ
ーダには”111 ”が入力されるため、結果として”０”
拡張の場合と同じ値が生成されることになる。

【００８０】なお上述の実施例では、符号拡張時には乗
数を常に”１”拡張する構成が示されているが、符号拡
張を常に”０”拡張で行う構成も可能である。その場合
には、符号拡張回路は図４に示されているように１ビッ
ト当り一つの AND機能で実現し、また符号繰り上がり補
正回路7c, 7dは図５に示されているように AND機能で実
現することが出来る。

【００８１】また上述の実施例では、２次のブースのア
ルゴリズムを使用した乗算装置を例にしているが、他の
次数のブースアルゴリズムを使用した乗算装置にも本発
明は適用可能である。

【００８２】次に、本発明に係る乗算装置の第２の発明
について説明する。図６は、本発明に係る乗算装置の第
２の発明の実施例の一構成例を示すブロック図であり、
図７は図６に示されている乗算装置を構成する乗算アレ
イ回路10の詳細な構成を示すブロック図である。

【００８３】図６に示されている乗算装置は図22に示さ
れている従来例と同様に33ビット×33ビットの乗算を４
回に時分割して実行する。なお、図６, 図７において、
従来例の説明に用いた各図と相当する部分には、同じ符
号をつけてある。

【００８４】図６及び図７において、参照符号１は乗数
Ｙの入力を、２は被乗数Ｘの入力を、33は初期化制御入
力を、34は演算サイクル制御入力を、５は乗数分割回路
を、６は乗数繰り上がりラッチを、9a〜9dはブースデコ
ーダ(BD)を、10は乗算アレイ回路を、11a 〜11d は倍数
生成回路を、12a 〜12d は部分積加算回路 (ADD)をそれ
ぞれ示している。

【００８５】また、参照符号13a 〜13d は部分積加算回
路12a 〜12d を構成する第１〜第４キャリー保存型加算
器(CSA) を、14a 〜14d は同じく部分積加算回路12a 〜
12dを構成する第１〜第４キャリー伝搬型加算器(CPA)
を、15は上位CPA 回路を、16は最上位倍数生成回路を、
17は最上位部分積加算回路を、40は中間結果シフト回路
を、41は中間結果シフト回路40に含まれるキャリーシフ
ト回路を、42は中間結果シフト回路40に含まれるサムシ
フト回路を、43は中間結果シフト回路40に含まれる CPA
繰り上がりラッチを、30は乗算結果下位出力を、31は乗
算結果上位出力をそれぞれ示している。

【００８６】以上の構成そのものは図22に示されている
従来例と同様であるが、図６及び図７に示されている本
発明の乗算装置の第２の発明では、乗数Ｙの最下位側の
２ビットＹ＜１：０＞が乗数分割回路５にではなく中間
結果シフト回路40に入力されている。また、被乗数Ｘの
全ビットＸ＜32：０＞が従来例と同様に乗算アレイ回路
10に入力されている他、中間結果シフト回路40にも入力
されている。従って、本第２の発明では主として中間結
果シフト回路40の構成が従来と異なる。

【００８７】図８乃至図10は、図６に示されている中間
結果シフト回路40のキャリーシフト回路41を更にに詳細
に解説するための図であり、図８はキャリーシフト回路
41の構成例を示すブロック図、図９はその動作説明のた
めの真理値表、図10はキャリーシフト回路41を MOSトラ
ンジスタ回路による実現した場合の回路構成例を示す回
路図である。

【００８８】図８及び図10において、参照符号50はキャ
リーシフト回路を構成する初期データロード付Ｄフリッ
プフロップを、51はインバータを、52は MOSトランジス
タで構成されたトランスミッションゲートを、53は MOS
トランジスタを、54は NORゲートをそれぞれ示してい
る。キャリーシフト回路41は、初期化信号入力端子TIに
初期化制御入力33が、初期データロード端子DIに ANDゲ
ート410 の出力が、データ端子Ｄにキャリー中間結果24
が、トリガ端子Ｔに演算サイクル制御入力34がそれぞれ
入力されており、出力端子Ｑからシフト回路出力が出力
される。なお、 ANDゲート410 にはＹ＜１＞とＸ＜32：
０＞とが入力されている。

【００８９】従って、キャリーシフト回路41は初期化制
御入力33によってＹ＜１＞×Ｘ＜32：０＞の値がロード
され、演算サイクル制御入力34の立ち上がり遷移に同期
してキャリー中間結果24を出力に伝搬する。図９に示さ
れている真理値表はこの動作をまとめたものである。

【００９０】キャリーシフト回路41の主要部分であるリ
セット付Ｄフリップフロップ60は、例えばCMOSの回路を
用いて図10に示されている回路図のように構成すること
ができる。また、サムシフト回路42もキャリーシフト回
路と同様の構成とすることができる。

【００９１】次に、上述の第２の発明の乗算装置の動作
について説明する。初期化制御信号33の入力により、乗
数Ｙのうち最下位２ビットＹ＜１：０＞を除く上位ビッ
トは乗数分割回路５に入力され、乗数分割回路５の第１
回目の出力として乗数Ｙの内のＹ＜９：２＞が出力され
る。同時に、初期化制御信号33は、乗数繰り上がりラッ
チ６をリセットし、更に、Ｙ＜１：０＞の値に従って中
間結果シフト回路40に被乗数Ｘをロードするか又は中間
結果シフト回路40のリセットを行う。

【００９２】更に具体的には、キャリーシフト回路41に
は、Ｙ＜１＞が”１”である場合にはＸ＜32：０＞がロ
ードされ、Ｙ＜１＞が”０”である場合には”０”にリ
セットされる。この結果、キャリーシフト回路41にはＹ
＜１＞×Ｘの値が設定される。またサムシフト回路42に
は、Ｙ＜０＞が”１”である場合にはＸ＜32：０＞がロ
ードされ、Ｙ＜０＞が”０”である場合には”０”にリ
セットされる。この結果、サムシフト回路42にはＹ＜０
＞×Ｘの値が設定される。このようにして第１の演算サ
イクルが開始する。

【００９３】(1) 第１演算サイクルの演算乗数分割回路５から出力されたＹ＜９：２＞と乗数繰り
上がりラッチ６の初期出力である”０”とがブースデコ
ーダ9a〜9dに入力され、ブースのアルゴリズムに従って
デコードされる。第１，第２，第３，第４の４つの倍数
生成回路11a 〜11d は、ブースデコーダ9a〜9dからの出
力に従って、それぞれＹ＜３：２＞, Ｙ＜５：３＞, Ｙ
＜７：５＞, Ｙ＜９：７＞の値に対応する倍数を生成し
出力する。倍数生成回路11a 〜11d の出力は部分積加算
回路12a 〜12d にそれぞれ入力され、４つの倍数出力と
キャリーシフト回路41とサムシフト回路42の初期値とが
加算される。

【００９４】ここで、部分積加算回路12a 〜12d の動作
を更に詳しく説明する。第１CPA 14a には、 CPA繰り上
がりラッチ43の初期値である”０”と、サムシフト回路
42の初期値であるＹ＜０＞×Ｘの最下位２ビット及びキ
ャリーシフト回路41の初期値であるＹ＜１＞×Ｘの最下
位１ビットが入力されるので、第１CSA13a はこれらを
加算した結果を乗算結果出力30の最下位２ビットとして
出力する。なお、第１CPA 14a のキャリー出力は第２CP
A 14b に送られる。

【００９５】一方、第１CSA 13a には、サムシフト回路
42とキャリーシフト回路41とから、Ｙ＜０＞×ＸとＹ＜
１＞×Ｘとの残りビットが入力されるので、第１CSA 13
a はこれらと第１倍数生成回路11a の出力との加算を行
う。なおこの際、Ｙ＜０＞×Ｘは２ビット分、Ｙ＜１＞
×Ｘは１ビット分下位側へシフトして第１CSA 13a へ入
力されているため、加算の桁が合わされている。

【００９６】第１倍数生成回路11a の出力はＹ＜３：２
＞×Ｘに相当する値であり、加算の結果、第１CSA 13a
からはＹ＜３：０＞×Ｘの最下位２ビットを除いた値が
サムとキャリーとを一組にした形で、右詰めで出力され
る。第１CSA 13a の出力の下位２ビット分は第２CPA 14
b に入力されてキャリーの伝搬を含めた全加算が実行さ
れ、Ｙ＜３：２＞と第３CPA 14c への繰り上がりが出力
される。

【００９７】このようにして部分積の加算が桁を２ビッ
トずつずらしながら順次行われ、第１乃至第４CPA 14a
〜14d からＰ＜７：０＞が出力されると共に、第４CSA
13dからはＹ＜９：０＞×Ｘの上位の結果がサムとキャ
リーとを一組にした形で出力され、それぞれサムシフト
回路42とキャリーシフト回路41とに入力される。また、
第４CPA 14d のキャリー出力はCPA 繰り上がりラッチ43
に保存され、Ｙ＜７＞の値がＹ繰り上がりラッチ６に保
存される。

【００９８】(2) 第２演算サイクルの演算続いて、演算サイクル制御信号34の変化に同期して第２
演算サイクルの演算が開始される。乗数分割回路５から
は第２回目の出力としてＹ＜17：10＞が出力され、乗数
繰り上がりラッチ６の出力はＹ＜９＞に、中間結果シフ
ト回路40の出力は第１演算サイクルの演算結果の上位32
ビットにそれぞれ相当するキャリーとサムの組となる。

【００９９】この第２演算サイクルにおいても、乗数の
デコードと倍数の生成とは第１演算サイクルと同様に実
行され、倍数が加算回路12a 〜12d に出力される。加算
回路12a 〜12d には第２演算サイクルで得られた倍数の
他に中間結果シフト回路40から第１演算サイクルの演算
結果の上位32ビットに相当するキャリーとサムの組も入
力されて加算される。この結果、Ｙ＜17：０＞×Ｘの内
の下位８ビットを除いた値が得られる。第２演算サイク
ルの結果の下位８ビットは乗算結果出力30の内のＰ＜1
5：８＞として出力され、上位ビットに相当するキャリ
ーとサムとは再度中間結果シフト回路40に入力され、第
２演算サイクルの演算が終了する。

【０１００】以下同様に、第３演算サイクル及び第４演
算サイクルが実行され、順にＰ＜23：16＞とＰ＜31：24
＞とが乗算結果下位出力30として出力される。演算の最
終演算サイクルである第４演算サイクルにおいては、第
４CSA 13d から乗算結果の上位ビットが出力される。但
し、Ｙ＜33：０＞×Ｘの演算が行われるので、33ビット
の乗数を符号拡張してＹ＜33＞＝Ｙ＜32＞としておくこ
とが必要である。キャリーとサムの形で得られた乗算結
果は、上位CPA 回路15に入力され、キャリーの伝搬まで
含めた加算が行われて、乗算結果上位出力31に出力され
る。

【０１０１】図６及び図７の乗算装置の４演算サイクル
に分かれた演算動作の内容を１つの図に示したのが図11
及び図12の模式図である。第１演算サイクルにおいて第
１部分積〜第４部分積が、第２演算サイクルにおいて第
５部分積〜第８部分積が、第３演算サイクルにおいて第
９部分積〜第12部分積が、第４の演算サイクルにおいて
第13部分積〜第16部分積がそれぞれ加算される。

【０１０２】更に第１演算サイクルでは、第２部分積〜
第４部分積に加えて、中間ラッチの初期値であるＹ＜
１：０＞×Ｘも加算される。前サイクルの演算結果の上
位は中間結果として次のサイクルの演算に加えられる。
最終の第４演算サイクルでは全ての加算が完了し、乗算
結果が得られる。

【０１０３】なお、上述の実施例では、２次のブースの
アルゴリズムを使用した乗算装置を例に上げたが、１次
のブースアルゴリズムを使用した乗算装置にも本発明は
適用できる。また上述の実施例では、部分積加算器にCS
A を使用した乗算装置を示したが、CPA のみを使用した
乗算装置にも適用できる。

【０１０４】更に CSAを利用して中間結果シフト回路が
キャリーとサムとを保存する構成の乗算装置では、乗数
の２ビット分の部分積を中間結果シフト回路の初期化に
よって演算することができる。このため、乗算の分割に
より乗数が１ビットないし２ビット余る場合に追加の加
算器を必要としない。

【０１０５】これに対し、 CPAを利用し、中間結果シフ
ト回路がキャリー演算の完了した中間結果を保存する構
成の乗算装置では、乗数の１ビット分の部分積のみを、
中間結果シフト回路の初期化によって演算することがで
きる。このため乗算を複数のサイクルに分割して実行す
ることにより乗数が１ビット余る場合に追加の加算器を
必要としない。

【０１０６】また、上述の実施例では、特に符号無しデ
ータを符号付きデータに変換して演算するために１ビッ
ト拡張した場合に効果があることを示した。しかし、本
発明は必ずしもそのような場合に限定されるものではな
く、乗算を複数サイクルに分割して実行する際の加算の
回数を削減する目的で広く適用可能である。

【０１０７】

【発明の効果】以上に詳述したように本発明の乗算装置
の第１の発明によれば、従来例に比して、乗数の符号拡
張回路のゲート数を少なくすることが可能になり、回路
の規模を縮小することが可能になる。

【０１０８】また第２の発明では、乗数の下位ビットに
対応する部分積は演算開始時に中間結果シフト回路にロ
ードされて第１演算サイクルにおいて加算回路に入力さ
れるため、この部分積については倍数生成回路が使用さ
れない。この結果、倍数生成回路に入力される乗数のビ
ット幅を実質的に減らすことができ、回路規模が削減さ
れる。また特に、部分積の数が乗算の演算サイクル分割
によって１余る場合には、部分積の内の最下位の１つが
シフト回路の初期化を利用して演算されるために、加算
回路を追加する必要が無くなる。

【図面の簡単な説明】

【図１】本発明に係る乗算装置の第１の発明の実施例の
一構成例を示すブロック図である。

【図２】図１に示されている乗算装置の一部である符号
拡張制御回路の動作を示す真理値表である。

【図３】符号拡張下位回路，符号拡張上位回路を論理ゲ
ートで構成した場合の構成を示す回路図である。

【図４】符号拡張下位回路，符号拡張上位回路を論理ゲ
ートで構成した場合の他の構成例を示す回路図である。

【図５】符号繰り上がり補正回路の他の構成例を示す回
路図である。

【図６】本発明に係る乗算装置の第２の発明の実施例の
一構成例を示すブロック図である。

【図７】図６に示されている乗算装置を構成する乗算ア
レイ回路の詳細な構成を示すブロック図である。

【図８】キャリーシフト回路の構成例を示すブロック図
である。

【図９】キャリーシフト回路の動作説明のための真理値
表である。

【図１０】キャリーシフト回路を MOSトランジスタ回路
による実現した場合の回路構成例を示す回路図である。

【図１１】本発明の乗算装置の第２の発明の４演算サイ
クルに分かれた演算動作の内容を示す模式図である。

【図１２】本発明の乗算装置の第２の発明の４演算サイ
クルに分かれた演算動作の内容を示す模式図である。

【図１３】従来一般的に用いられているブースアルゴリ
ズムを用いた乗算の方法を示す模式図である。

【図１４】従来一般的に用いられているブースアルゴリ
ズムを用いた乗算の方法を示す模式図である。

【図１５】16ビットの符号付きデータを32ビットの符号
付きデータに符号拡張する方法を示す模式図である。

【図１６】８ビットの符号付きデータを32ビットの符号
付きデータに符号拡張する方法を示す模式図である。

【図１７】従来の乗算装置の構成例を示すブロック図で
ある。

【図１８】図17に示されている乗算装置を構成する符号
拡張制御回路の動作を説明するための真理値表である。

【図１９】図17に示されている乗算装置を構成する符号
拡張上位回路の論理ゲートによる具体的な回路構成例を
示す回路図である。

【図２０】32ビットの符号無し整数データを33ビット符
号付き数として扱うために必要な符号拡張を示す模式図
である。

【図２１】33ビット×33ビットの乗算で生成される部分
積を示す模式図である。

【図２２】従来の乗算装置の実現例を示すブロック図で
ある。

【図２３】従来の乗算装置を構成する乗算アレイ回路の
詳細お示すブロック図である。

【図２４】従来の乗算装置の乗算アレイ回路を構成する
キャリーシフト回路の構成例を示すブロック図である。

【図２５】その動作説明のための真理値表である。

【図２６】キャリーシフト回路を MOSトランジスタ回路
により実現した場合の回路構成例を示す回路図である。

【図２７】図21の模式図に示されている乗算が図22に示
されている従来の乗算装置でどのように分割実行される
かを示す模式図である。

【図２８】図21の模式図に示されている乗算が図22に示
されている従来の乗算装置でどのように分割実行される
かを示す模式図である。

【符号の説明】

１乗数入力２被乗数入力３ハーフワードサイズ信号４バイトサイズ信号５乗数分割回路６乗数繰り上がりラッチ 7c, 7d 符号繰り上がり補正回路８符号拡張乗数信号 9a, 9b… ブースデコーダ 10 乗算アレイ回路 11a, 11b… 倍数生成回路 12a, 12b… 部分積加算回路 30 乗算結果出力 33 初期化制御入力 34 演算サイクル制御入力 40 中間結果シフト回路 50 符号拡張制御回路 60 符号拡張制御信号

Claims

【特許請求の範囲】

【請求項１】乗数として入力される符号付きデータ
と、乗数の有効ビット数を指定する乗数符号拡張制御信
号で指定される最上位ビットである有効な符号ビットに
従って符号拡張する乗数符号拡張回路と、前記乗数符号拡張回路の出力を複数ビットずつ入力して
ブースのアルゴリズムに従ってデコードする複数のブー
スデコーダと、前記複数のブースデコーダの出力と被乗数とを入力し、
被乗数と乗数との積を出力する乗算アレイとを備えた乗
算装置において、前記乗数符号拡張回路は、乗数として入力されるデータ
の内の有効でない上位ビットの全ての値を”１”また
は”０”のいずれか一方の値に設定することにより乗数
のデータを符号拡張すべくなしてあり、更に、前記複数のブースデコーダそれぞれに入力される
複数ビットの内の最下位ビットが符号ビットであるブー
スデコーダに、前記最下位ビットに代えて前記乗数符号
拡張回路により設定されている”１”または”０”の一
方の値を入力する繰り上がり補正回路を備えたことを特
徴とする乗算装置。
【請求項２】被乗数と、乗数と、初期化制御信号と、
演算サイクル制御信号とを入力し、乗数と被乗数とを乗
算する乗算装置であって、乗数として入力されるデータの内の最下位側の一部のビ
ットを除く他のビットと、前記演算サイクル制御信号と
を入力し、乗数のデータを複数ビットずつに分割し、分
割されたそれぞれの複数ビットを前記演算サイクル制御
信号の変化に同期して順次出力する乗数分割回路と、前記乗数分割回路の出力をブースのアルゴリズムに従っ
てデコードするブースデコーダと、前記ブースデコーダの出力と被乗数とを入力し、被乗数
の倍数を出力する倍数生成回路と、前記倍数生成回路の出力を入力し、倍数を加算する加算
回路と、乗数のデータの最下位側の前記一部のビットと、被乗数
と、前記初期化制御信号と、前記演算サイクル制御信号
とを入力し、前記初期化制御信号が入力された場合はそ
れに同期して前記一部のビットの値に応じて被乗数の値
を保持し、以降は前記加算回路の出力を入力して一時保
持し、保持している値を前記演算サイクル制御信号に同
期して前記加算回路の入力に供給する中間結果シフト回
路とを備えたことを特徴とする乗算装置。