JP3201097B2 - 乗算器における乗算処方方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、乗算器における乗算処
理方法に関し、さらに詳細には、関数計算を高速で行え
るようにした乗算器における乗算処理方法に関する。

【０００２】

【発明の背景】現在、コンピュータにおいて処理される
数値計算においては、初等関数の計算が重要な役割を担
っている。

【０００３】即ち、例えば、平方根や三角関数などの初
等関数の計算は、コンピュータ・グラフィックスや画像
処理においては必須のものとなっている。

【０００４】しかしながら、従来においては、６４ビッ
ト浮動小数点の計算を行うことができる資源を備えた乗
算器（２倍長浮動小数点高速乗算器）を一つ用いて、乗
算あるいは加算以外の初等関数、例えば、除算などの計
算を行うには、ソフトウェア・プログラムの制御によ
り、当該乗算器により、例えば、数十回程度の乗算を繰
り返し行う必要があるので、計算速度が極めて遅くなっ
てしまうという問題点があった。

【０００５】本発明は、上記した従来の２倍長浮動小数
点高速乗算器の有する問題点に鑑みてなされたものであ
り、その目的とするところは、乗算器の資源を増加させ
ることなしに、関数計算を極めて高速化することができ
る乗算器における乗算処理方法を提供することにある。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に、本発明による乗算器における乗算処理方法は、６４
ビット浮動小数点の計算を行うことができる資源を備え
た乗算器を用いて、多項式により示される関数を計算す
るための乗算器における乗算処理方法において、６４ビ
ットよりビット数の少ない乗算を複数かつ並列に行うよ
うに資源を分割する第１のステップと、上記第１のステ
ップにおいて上記資源を分割した各領域において、多項
式による関数計算に必要な上記多項式を構成する各項に
関する乗算を並列に行う第２のステップと、上記第２の
ステップにおける上記乗算の乗算結果を固定少数点で加
算して出力し、上記多項式による関数計算の計算値を得
る第３のステップとを有するようにしたものである。

【０００７】

【作用】多項式による関数計算を行う際には、多項式を
構成する各項のいくつかを並列に計算できるようにする
ために、並列に計算する対象の項のビット幅以上の計算
が可能なように乗算器の資源を分割する。こうして分割
した領域において、多項式の各項の計算を並列に行う。

【０００８】上記した計算の計算結果を用いながら、上
記と同様にして多項式の各項を順次計算して行き、最終
的に各項の乗算結果を固定小数点で加算して出力するこ
とにより、多項式による関数計算の計算値を得る。

【０００９】即ち、乗算器の資源を分割使用することに
より、複数の乗算を並列して行うことができるようにし
たので、乗算器の資源を増加させることなく、関数計算
の計算値を得るまでの乗算回数を極めて減少することが
でき、関数計算を極めて高速化することができる。

【００１０】

【実施例】次に、図面に基づいて、本発明による乗算器
における乗算処理方法の一実施例を詳細に説明すること
とする。

【００１１】図１には、２倍長浮動小数点高速乗算器を
用いて、 Ｃ（ｘ）＝Ｃ₀＋Ｃ₁ｘ＋Ｃ₂ｘ²＋Ｃ₃ｘ³＋Ｃ₄ｘ⁴ ・・・ 多項式（Ａ） により示される基本初等関数を計算する際における、乗
算器の回路資源の分割使用の状況が示されている。

【００１２】即ち、図１は、本発明による乗算器におけ
る初等関数計算の処理の流れを示す説明図であり、この
計算は図１中左から右へ一点鎖線で区画された三段階を
経る。全所要時間は、６４ビット浮動小数点乗算の３４
／１６である。なお、符号部および指数部の取り扱いに
関しては、従来の技術と同様であるので説明を省略す
る。

【００１３】以下に、詳細に説明する。

【００１４】ＩＥＥＥ（米国電気電子工学会）規格の６
４ビット浮動小数点は、１ビットの符号部、１１ビット
の指数部、および５２ビットの仮数部を持つものであ
る。そして、この仮数部が与えられたものとして、正規
化された仮数部を １＋₁₀Ｘ＋₄₂Ｘ のように、上位１０ビットと下位４２ビットとに分割す
る。ここにおいて、₁₀Ｘは区間［０，１−２^-10］に値
を持つ１０ビットの小数であり、₄₂Ｘは区間［０，２
^-10−２^-52］に値を持つ４２ビットの小数である。

【００１５】そして、 Ｘ’＝１＋₁₀Ｘ の近傍［Ｘ’，Ｘ’＋２^-10］において、目的の基本関
数Ｆ（Ｘ’＋ｘ）を最適近似する多項式 Ｆ＝Ｃ（ｘ）＝Ｃ₀＋Ｃ₁ｘ＋Ｃ₂ｘ²＋Ｃ₃ｘ³＋Ｃ₄ｘ⁴ ・・・ 多項式（Ａ ） が知られており、係数Ｃ_iが₁₀Ｘをアドレスとする表と
して与えられたものとする。

【００１６】また、目的の関数Ｆの値もＩＥＥＥ規格の
６４ビット浮動小数点として表示するので、上記多項式
（Ａ）の計算に求められる精度は正規化された仮数部に
ついて、規格化ビットの１ビットを加えた５３ビットで
ある。

【００１７】従って、基本関数の計算では、必要な精度
を得るには、ｘについて４次までの項の計算を行うこと
が必要かつ十分である。なお、上記した基本関数とは、
逆数、平方根、指数関数、対数関数、三角関数および逆
三角関数である。

【００１８】ここにおいて、乗算器内部においては、４
ビットのガード・ビットを付け加えて、５７ビットの仮
数部を計算するものとする。従って、上記多項式（Ａ）
の計算に求められる精度も、高々５７ビットとなり、上
記多項式（Ａ）をそれぞれの項の乗算の結果のビット数
を前置添字として付して示すと、 ₅₇Ｃ（ｘ）＝₅₇Ｃ₀＋₄₇Ｃ₁ｘ＋₃₇Ｃ₂ｘ²＋₂₇Ｃ₃ｘ³＋₁₇Ｃ₄ｘ⁴ ・・・多項式 （Ａ’） となる。

【００１９】従って、この多項式（Ａ’）中に現れる加
算は、５７ビットの桁上げ保存固定小数点方式で計算す
ればよいので、この計算に要する時間も回路資源も浮動
小数点乗算に比べれば、無視できるほど小さくなる。こ
のため、以下の説明においては、この所要時間を無視す
ることとする。

【００２０】一方、加算が保存固定小数点方式で計算さ
れる以上は、ｘの高次項の計算も、必要な桁数だけの乗
算を行えばよいことになる。

【００２１】ところで２倍長浮動小数点高速乗算器に
は、少なくとも１クロックに１回の「５３ビット×５３
ビット」の乗算を行うことができる回路資源が備わって
いるので、これを分割使用することにより、５３ビット
より桁数の少ない乗算をいくつか並行して同時に計算す
ることができるようになる。

【００２２】なお、係数Ｃ_iの表は、外付けのメモリ内
に格納するようにする。そして、この係数Ｃ_iの表の読
み出しには、２倍長浮動小数点高速乗算器の入力用デー
タ線を使用することにより、１クロックに少なくとも６
４ビットを読み込めるはずなので十分である。

【００２３】上記したことを踏まえて、多項式（Ａ’）
の計算は、図１に示すように、２倍長浮動小数点高速乗
算器の回路資源をクロック毎に２分割あるいは３分割
し、多項式（Ａ’）を構成する複数の項の乗算を並列に
行うと、３クロックの処理により仮数部の計算を行うこ
とができる。

【００２４】以下に、第一段階乃至第三段階毎に、２倍
長浮動小数点高速乗算器の回路資源の分割態様ならびに
計算内容に関して説明する。なお、図１において、算用
数字で示した添字は乗算の結果のビット数を示す。

【００２５】（１）第一段階 第一段階は、入力として初等関数の引き数の仮数部の上
位１０ビット₁₀Ｘ₀とガード・ビットを含む下位₄₇Ｘを
うけとる。₁₀Ｘ₀は、初等関数の多項式（Ａ）の係数の
アドレスとして使われる。このアドレスを使って、まず
３７ビットの₃₇Ｃ₂と２７ビットの₂₇Ｃ₃が読み出され
る。読み幅は、合計６４ビットである。同時に乗算器の
一部を使って、₄₇Ｘ上位２７ビットの二乗を計算する。
これらの結果は、元の入力₁₀Ｘ₀および₄₇Ｘとともに、
次の第二段階の入力となる。所要時間は、６４ビット浮
動小数点乗算の９／１６である。

【００２６】（２）第二段階 第二段階では、アドレス₁₀Ｘ₀を使って、４７ビットの
₄₇Ｃ₁と１７ビットの₁₇Ｃ₄が読み出される。読み幅は、
再び合計６４ビットである。同時に乗算器を三分割し
て、次の三つの乗算を並列に行う。即ち、 （ア） ３７ビット乗算₃₇Ｃ₂׳⁷ｘ （イ） １７ビット乗算¹⁷ｘ²×¹⁷ｘ² （ウ） ２７ビット乗算₂₇Ｃ₃ײ⁷ｘ² の三つの乗算を行う。

【００２７】さらに、４７ビットの固定長加算₄₇Ｃ₁＋
₃₇Ｃ₂ｘ＋₂₇Ｃ₃ｘ²を行う。

【００２８】所要時間は、６４ビット浮動小数点乗算の
１２／１６である。

【００２９】（３）第三段階 第三段階では、アドレス₁₀Ｘ₀を使って、５７ビットの
₅₇Ｃ₀が読み出される。同時に乗算器を二分割して、次
の二つの乗算を並列に行う。即ち、 （ア） １７ビット乗算₁₇Ｃ₄×¹⁷ｘ⁴ （イ） ４７ビット乗算⁴⁷ｘ×（₄₇Ｃ₁＋₃₇Ｃ₂ｘ＋₂₇Ｃ
₃ｘ²） の二つの乗算を行う。

【００３０】さらに、５７ビットの固定長加算₅₇Ｃ₀＋
⁴⁷ｘ×（₄₇Ｃ₁＋₃₇Ｃ₂ｘ＋₂₇Ｃ₃ｘ²）＋₁₇Ｃ₄ ¹⁷ｘ⁴を行
う。この結果が、目的の初等関数の仮数部である。

【００３１】所要時間は、６４ビット浮動小数点乗算の
１３／１６である。

【００３２】図１（および図２）において、「９τ」、
「１２τ」、「１３τ」などとあるのは、ＡＴＡ法の論
文の付録（著者 後藤、黄 「初等関数の高速計算方
法」情報処理学会論文誌第３４刊第１５７０頁乃至第１
５７９頁）に述べたＥＣＬ論理回路によってこの装置を
実現した場合の段数である。同じ回路を用いて６４ビッ
ト倍精度浮動小数点の乗算に必要な段数は、「１６τ」
である。

【００３３】なお、図１に示した上記２倍長浮動小数点
高速乗算器による分割並行乗算処理操作を略記すると、 〔₄₇（〔₂₇（₂₇（₂₇ｘ²）_I×₂₇｛Ｃ₃｝_I）_II＋₃₇（₃₇ｘ
×₃₇｛Ｃ₂｝_I）_II＋₄₇｛Ｃ₁｝_II）_II〕×₄₇ｘ）_III＋₅₇
｛Ｃ₀｝_III＋₁₇（₁₇（₂₇（₂₇ｘ²）_I ²）_II×
₁₇｛Ｃ₄｝_II）_III〕_III となる。

【００３４】上記において、括弧の左下付きの算用数字
による添字は、当該括弧によってくくられた乗算の結果
のビット数を表し、また括弧の右下付きのローマ数字に
よる添字は、当該乗算のクロック・タイミングを表す。

【００３５】そして、中括弧は係数の読み込みを表し、
乗算の場合と同様に、中括弧の左下付きの算用数字によ
る添字は、当該中括弧の係数の有効桁数を表し、また中
括弧の右下付きのローマ数字による添字は、当該読み込
みのクロック・タイミングを表す。

【００３６】さらに、大括弧は桁上げ保存固定小数点加
算をくくり、大括弧の右下付きのローマ数字による添字
は、当該加算のクロック・タイミングを表す。

【００３７】上記したことから、上記実施例における基
本初等関数の数値計算に際して、仮数部の計算に要する
時間は、６４ビット浮動小数点数乗算の３回分程度とな
るので、その計算時間を大幅に短縮することができる。

【００３８】なお、「ｎビット×ｍビット」の乗算に必
要な乗算ゲート数が、「ｎ×ｍ」にほぼ比例するので、
上記したクロックＩ乃至クロックＩＩＩの各段階で必要
となる回路資源は、この単位で、 クロックＩ ：２７×２７＝７２９ クロックＩＩ ：１７×１７＋２７×２７＋３７×３７
＝２３８７ クロックＩＩＩ：１７×１７＋４７×４７＝２４９８ に比例することになる。

【００３９】上記の結果はいずれも、ＩＥＥＥ規格６４
ビット浮動小数点数同士の乗算に必要とされる ５３×５３＝２８０９ より少ないことになる。

【００４０】従って、本発明による２倍長浮動小数点高
速乗算器においては、従来の２倍長浮動小数点高速乗算
器の回路資源と比較しても、回路資源を増大することな
く、計算の高速化を実現することができる。

【００４１】次に、図２に基づいて、２倍長浮動小数点
高速乗算器を分割使用して、二つのＩＥＥＥ規格６４ビ
ット浮動小数点数ＸおよびＹの商Ｑ（Ｑ＝Ｙ／Ｘ）を高
速に計算する場合について説明する。ただし、ＩＥＥＥ
規格に規定されている剰余補正を行わない高速版の命令
の選択を許すものとする。また、符号および指数の取り
扱いに関しては、従来の技術と同様であるので説明を省
略する。

【００４２】この計算に必要とする時間は、ＩＥＥＥ規
格６４ビット浮動小数点乗算の３回分程度となる。ＩＥ
ＥＥ規格の剰余補正を行う場合には、４回分程度とな
る。

【００４３】図２は、本発明による乗算器における６４
ビット浮動小数点除算の処理の流れを示す説明図であ
り、図１と同様に、この計算も図２中左から右へ一点鎖
線で区画された三段階を経る。全所要時間は、６４ビッ
ト浮動小数点乗算の３４／１６である。ただし、ＩＥＥ
Ｅ規格に従う剰余補正を行うには、もう一段階余計に必
要である。

【００４４】なお、以下の説明においては、各添字の意
味は、上記と同様とする。

【００４５】（１）第一段階 第一段階では、入力として、除数Ｘおよび被除数Ｙおの
おののガード・ビットを含む仮数部５７ビット、_５７Ｘ
および_５７Ｙをうけとる。本願出願人と同一の出願人に
よる特願平４−３２６６６１号「初等関数の計算装置お
よび計算方法」に開示したＡＴＡ法を用いて、除数_５７
Ｘの上位２９ビットの逆数Ｘ^−１（以下、Ｘ^−１を、
^２９Ｉ_ＡＴＡと表す。）を計算する。所用時間は、６４
ビット浮動小数点乗算の１４／１６である。

【００４６】なお、上記特願平４−３２６６６１号に開
示されたＡＴＡ法とは、予め計算に使用する所定の関数
の関数値を、表として記憶手段に記憶させておき、この
記憶手段内の表を利用して電子回路により初等関数の計
算を行う計算方法であって、所定の恒等式に従って並列
に入力した入力値を、それぞれ加算および減算する第一
の工程と、この第一の工程によって加算および減算され
た値に基づいて、それぞれ並列に上記記憶手段内の表を
表引きし、上記関数の関数値を求める第二の工程と、こ
の第二の工程によって求められた関数値をそれぞれ上記
恒等式に従って加算および減算する第三の工程とを備え
るものである。

【００４７】即ち、まず加算（減算）し、その結果を表
のアドレスとして表引きし、最後に表から読み出された
値を加算（減算）するという手順で、時間のかかる乗算
を用いずに計算を実行するものである。

【００４８】（２）第二段階 第二段階においては、乗算器を二分割し、以下の二つの
計算を並列に行う。即ち、 （ア） ２９ビット×５７ビット乗算²⁹Ｉ_ATA×^# ₅₇Ｘ （イ） ２９ビット×５７ビット乗算²⁹Ｉ_ATA×₅₇Ｙ を行う。ただし、（ア）は、２９ビット×５７ビット乗
算²⁹Ｉ_ATA×₅₇Ｘの結果の上位２９ビットを捨ててしま
い、下位２８ビット²⁸ｘだけを求めるもので、回路資源
をさらに節約できる。

【００４９】所要時間は、６４ビット浮動小数点乗算の
９／１６である。

【００５０】（３）第三段階 第三段階では、乗算器の一部を使って２８ビット×５７
ビット乗算²⁸ｘ×（²⁹Ｉ_ATA×₅₇Ｙ）を行い、続いてそ
の結果に²⁹Ｉ_ATA×₅₇Ｙを５７ビット固定長で加える。
この結果は、商Ｙ／Ｘと等しい。所要時間は、６４ビッ
ト浮動小数点乗算の１１／１６である。

【００５１】即ち、恒等式 Ｑ＝ＹＸ^-1＝（ＩＹ）（ＩＸ）^-1＝（ＩＹ）（１−ｘ）^-1 ＝（ＩＹ）（１＋ｘ）（１−ｘ²）^-1 において、その最右辺の（１−ｘ²）^-1は、５７ビット
の精度では１に等しいからである。

【００５２】

【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。

【００５３】６４ビット浮動小数点の計算を行うことが
できる資源を備えた乗算器を用いて、多項式により示さ
れる関数を計算するための乗算器における乗算処理方法
において、６４ビットよりビット数の少ない乗算を複数
かつ並列に行うように資源を分割する第１のステップ
と、上記第１のステップにおいて上記資源を分割した各
領域において、多項式による関数計算に必要な上記多項
式を構成する各項に関する乗算を並列に行う第２のステ
ップと、上記第２のステップにおける上記乗算の乗算結
果を固定少数点で加算して出力し、上記多項式による関
数計算の計算値を得る第３のステップとを有するように
したため、乗算器の資源を分割使用することにより、複
数の乗算を並列して行うことができるようになるので、
乗算器の資源を増加させることなく、関数計算の計算値
を得るまでの乗算回数を極めて減少することができるよ
うになり、関数計算を極めて高速化することができるも
のである。

【００５４】従って、本発明によれば、乗算器の資源を
増加させることなく、関数計算を極めて高速化すること
ができる乗算器における乗算処理方法を提供することが
できる。

【図面の簡単な説明】

【図１】本発明による乗算器における乗算処理方法によ
る関数計算の処理を示す説明図である。

【図２】本発明による乗算器における乗算処理方法によ
る除算の処理を示す説明図である。

フロントページの続き (73)特許権者 592073101 日本アイ・ビー・エム株式会社 東京都港区六本木３丁目２番12号 (73)特許権者 000004237 日本電気株式会社 東京都港区芝五丁目７番１号 (72)発明者 後藤 英一 神奈川県藤沢市辻堂東海岸３−９ 湘南 ハイム ＦＥ305 (72)発明者 太田 滋生 東京都世田谷区三軒茶屋２−23−６ (56)参考文献 特開 平６−309154（ＪＰ，Ａ) 特開 平６−175824（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 7/52,17/10

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】 ６４ビット浮動小数点の計算を行うこ
   とができる資源を備えた乗算器を用いて、多項式により
   示される関数を計算するための乗算器における乗算処理
   方法において、 ６４ビットよりビット数の少ない乗算を複数かつ並列に
   行うように資源を分割する第１のステップと、 前記第１のステップにおいて前記資源を分割した各領域
   において、多項式による関数計算に必要な前記多項式を
   構成する各項に関する乗算を並列に行う第２のステップ
   と、 前記第２のステップにおける前記乗算の乗算結果を固定
   少数点で加算して出力し、前記多項式による関数計算の
   計算値を得る第３のステップとを有する乗算器における
   乗算処理方法。