JPS5935057B2 - マルチ構成可能なモジユ−ル処理装置 - Google Patents

Description

【発明の詳細な説明】 本発明は電子処理装置に係り、特に電話処理装置と一体
化されたマルチ構成の司能なモジユール処理装置に関す
る。

技術の現状では電子処理装置は多くの種々の分野におい
て益々広汎に用いられている。

これら処理装置は対処すべき特定の場合の要請にしたが
つて、非常に異なつた特性を備えることができる。処理
装置の選択にあたつては、次の基本的な三つの特性が考
慮される。「処理能力」：・・・・・・単位時間内にあ
る量のデータを処理する容量、「記憶容量」：ならびに
「信頼性」：・・・・・・故障時の再構成司能性および
かかる故障の検知能力を含む。

従来の処理装置は、これら前記の三つの特定の特性につ
いて一般に大きさに融通性がなく、またはプリセツトさ
れた値に容易に適合しない。

さらに、これらの処理装置はそれらの大きさに応じた好
ましい構成において動作するように設計されているので
、１マルチプロセッサ゛マルチコンピユータ１、６モノ
コンピユータ１、ｔパラレルチエツクを備えた二重化方
式゛のような異なつた種々の構成をとることができない
。

前記の全ての要求を完全に充足することのできる処理装
置は市販されておらず、したがつてこれらの要求にほぼ
合致することにとどまる特性の装置が選択されることに
なる。一般的には、かかる選択は実際上の必要よりもよ
り大きな装置の使用または場合によつては適当に設計し
た論理を付加した処理装置の使用を含む。

前者の場合では無用な経費の増大および装置の複雑化に
よる故障の確率の増加が生じ、また後者にあつては処理
装置および種々の付加論理を新たな必要の都度絶えず変
えることが必要になつて後日の経費が増大する。現在多
くの技術分野、たとえば電気通信の分野では、処理装置
の特定の機能の中でもデータ処理がもつとも必要とされ
ている。

一群の簡単な動作についての主処理動作の他に多数のデ
ータに関する全て同種のもしくは一連の判断内容の低い
反復性の極めて大きな動作が要求される場合には処理に
ついての問題が常に生じる。すなわち、たとえば主とし
て信号処理に関する電話信号の変換点の検知には前処理
が適用される。

この変換点の検知は多数のスパイクおよびスプリアス変
換点の存在によつて困難となり、さらに多くの場合にお
いて一定数の基本変換点によつて電話回線の制御に重大
な変換が形成される。従来の装置では、この前処理にお
ける問題は適当なインターフエイスを介して主プロセツ
サに接続されたこの目的のために特に設けられ「プリプ
ロセツサ」（前一後、信号プロセツサ等として）と呼ば
れる付加的なプロセツサを用いることによつて一般に解
決されてきた。

しかしこの機構には二つの基本的に異なる装置、すなわ
ちプロセツサとプリプロセツサとを使用することによる
多くの不具合が伴なう。

実際に、特別な通信インターフエイス（信頼性上の点で
損なわれやすい）を二つの装置の間に使用する必要によ
つて故障の確率の増加が最悪の状態になり、保守および
動作コストが非常に嵩み、種々の装置を複雑に適合させ
る必要があるので技術的な面で設置（プラント）につい
ての大きな困難が生じ、さらにプリプロセツサおよび主
プロセツサのための二つの異なつた検査系統を設ける必
要によつて制御に関する困難が生じる。

これらの問題ならびに後に明確に示される他の問題は、
前記の機能のために特に適応するようになされた一定数
の基本モジユールの使用によつて、常に最適なコスト／
性能比を確保しながら、処理能力、記憶容量および信頼
性についての特定の必要性に対して完全に適合する組合
わされたマルチ構成モジユールの処理構造の実現を可能
にするマルチ構成可能なモジユール処理装置に関する本
発明によつて解決される。

本発明の別の特色はこの処理装置が前処理および制御動
作の一体化を与えることにあり、これによつて装置は：
回路構成にもたらされる大巾な簡略化によつて信頼性が
増大し、制御、保守および設置の問題についてコストが
低減され、単一検査系で検査が可能となり、 後述するように、その効率が原アルゴリズムの適用によ
つて得られる幾つかの処理動作の平行化によつても極め
て高くなる。

本発明の特定の目的は、各機能のために特別に対応する
ようになされた一定数（３〜７）の複数の形式の基本モ
ジユールからなり、夫々のものが基本構成部分の数およ
びそれらの所要の信頼性処理能力および記憶容量の各機
能における構造の双方において異なつた構成をとり得る
処理構造として相互接続されるように最適化されており
、単に処理ユニツトとして動作し、以下処理ユニツトと
呼ぱれるこのモジユールが唯一つの同一の処理ユニツト
によつて固有に二重化され、そしてこれら各処理ユニツ
ト装置が通常の処理と共に信号特に電話信号の実時間前
処理を行なうことができるようになされている前処理装
置と一体化されたマルチ構成可能なモジユール処理装置
を提供することにある。

本発明の前記の特色およびその他の特色は以下添付の図
面を参照してなされる本発明の例示のためのみに示され
たその具体例についての説明によつて明らかにされる。

前記のように、本発明の目的とする処理装置の主な特色
はその特別なモジユール構成とその融通性にあり、それ
は一定数の基本モジユールの使用によつて、異なつた構
造（マルチプロセツサ、マルチコンピユータ、モノコン
ピユータ等）の実現を可能にすると共に、これら選択さ
れた各構造の処理特性ならびに記憶容量および信頼性を
前記要求に合致させる。

本発明処理装置の特性をさらに適確に説明するために、
この装置がその構成要素としての基本モジユールを個々
にもしくは複合的な結合で使用することによつてとるこ
とのできる重要な幾つかの典型的な構造について以下考
察する。

このようにして、前記複数のモジユールまたは少なくと
もそれらの中で最も重要なモジユールがそれらの遂行す
べき独自の動作に関して完全に説明される。

第１図中、ＢＭｌ，ＢＭ２，・・・・・・ＢＭｋは互い
に等しい記憶装置のｋ個のバンクを示し、これらは下記
の異なつた機能を有する三つの群に結合される：ー次バ
ンク（前記ｋ個のバンクのＫｐバンクからなる）二次バ
ンク（前記ｋ個のバンクのＫ８バンクからなる）スタン
バイバンク（前記ｋ個のバンクのＫｒバンクからなる）
ｋがｋ二Ｋ，＋Ｋ８＋Ｋ，となることは明らかであり、
一つのバンクの前記３群の中の１群に対する結合は以下
に示すように処理装置への要求にしたがつて時間と共に
変化する。

これら前記各バンクは次のものからなつている。

任意の公知の形式の一つまたは複数の記憶モジュールＭ
入力を有しメモリーバンクへのアクセス要求の機能を果
す理論を形成するモジユールＭＡＣ（モジユールＭＡＣ
については第４図について後述する）Ｕｐｌ，ｕｐ２，
・・・・・・Ｕｐｎは全て互いに等しいｎ個の処理ユニ
ツトを示す。

メモリーバンクＢＭについて考察した前記各部分に対し
て、各処理ユニツトＵＰは［一次ユニツト」または「二
次ユニツト」としてＷｉＩｌＵされ、このような級別は
動作の説明についての後述する記載で明らかにされる理
由のためにプログラムによつて実時間で動的に変更され
る。

これらは各ユニツト（ＵＰ）は次のものからなる。

人／出力インターフエイスとして動作する一つまたは複
数のモジユールＩ（このインターフエイスモジユールの
具体例は当業者にとつて問題となるものではなくその詳
細は特に説明しない）／、メモリーバンクＢＭに記憶さ
れたものと同一の種類の一つまたは複数のモジユール、
一 固有に二重化されていてもよく処理ユニツトとして
機能するモジユールＣＰＵ（モジユールＣＰＵについて
は第２ａ図について詳述する）、一 バスエクスパンダ
として機能する論理回路を形成するモジユールＭＥＩ（
モジユールＭＥの構造および機能については第３図につ
いて説明する）。

第１図中において、Ｃｌｌ，Ｃｌ２，・・・・・・Ｃｌ
ｋ；Ｃ２！ＦＣ２２Ｆ′６゜１″゜Ｃ２ｋ；ＣｎｌｙＣ
ｎ２ツ１゛４゛Ｃｎｋは常に各ｎ個のＵＰユニツトをｋ
個のバンクＢＭの個々のものに物理的に独立した径路を
介して接続する二方向バスを示す。

このようにして任意のモジユールＭＥＩと任意のモジユ
ールＭＡＣとの間の接続が任意の時点で形成可能となる
。

図中、ｎ個の各処理ユニツトＵＰ中に図式的に示すよう
に、各種モジユール（１，Ｍ，ＣＰＵ，ＭＥＩ）は内部
バスＢｌ，ｂ２，・・・・・・Ｂｎで二方向的に相互接
続されている。

同様にして、１１，１２，・・・・・・九はｋ個のバン
クＢＭ中のモジユールＭおよびＭＡＣを互いに二方向に
接続する内部バスを示す。

この装置から送出されもしくは装置に送入される情報や
メッセージが一般的にインターフエイスＩを介して伝送
されることは明らかであろう。

ＣＰＵと他のプロツクのＵＰとの結合に関しては、ＣＰ
Ｕは単一であつても二重化されていてもよい。第２ａ図
のプロツクダイアグラムは第１図のＣＰＵによつて示さ
れる一対となりうる同一形式のモジユールの一つの要素
を示す。

たとえば、第２ａ図が第１図中のユニツトＵＰＯ中に含
まれるモジユールＣＰＵであるとすると、第２ａ図中の
Ｂｎは接続線３１，３２，３３，３９，２８２および３
１０を含めて第１図および３図におけるものと同じバス
を示す。

さらに具体的には、第２ｃ図は後に説明する他の信号を
も含めて接続線３１上に存在する信号の機能を示すもの
であり、図中の使用記号は下記の意味を有する。

ＴＳ：書込動作に割当てられる時間、 ＴＬ：読取動作に割当てられる時間、 − ＩＳ：書込みのためのアドレスビツトが送られる時
間、ＤＳ：書込みのためのデータビツトが送られる時間
、ＩＬ：読取りのためのアドレスビツトが送られる時間
、ＤＬ：読取りのためのデータビツトが送られる時間。

第２ａ図中、ＢＲ２，ＢＤ２：ＢＲ３；ＢＲ４，ＢＤ４
はこれら各対の前方に接続された回路から米る論理レベ
ルをこれら各対の後方に接続されたバスＢｎに受容され
得る論理レベルに変化させ、またその逆の動作を行なう
公知の形式の三対の送受信器を示す。

ＢＴ，は図示しないクロツク受信器および自己チエツク
性を備えた簡単な回路から基本的になる公知の形式のタ
イミング装置を示す。

この受信器は図示しない公知の形式の通常のクロツクか
ら線２１４に送られた周期信号ｔを分配するようになさ
れている。

この信号の周期ＴはこのＴの間には多数の与えられたマ
イクロ指令の中の一つが完全に遂行されるという意味で
ＣＰＵの基本動作サイクルの時間ベースであると考えら
れる。ＢＴｌの正確な動作を確保することのできる自己
チエツク性を備えた回路は当業者に周知の技術に基いて
得られる。

たとえば、この回路は基本的には「エツヂ一再トリガ」
形のワンーシヨツト回路、すなわち、その活性化状態の
全期間において再スタートが可能な回路からなるものと
することができる。自己チエツク性のあるこの回路から
発生された信号は線２１６を介して０１で示すＮＯＲゲ
ートの第一の入力端に送られる。

さらにプロツクＢＴ，は下記のようにして信号ｔから得
られる信号Ｔｃ（第２ｂ図）を発生する。

ＢＴ，の人力に対して同番号で示す線上に存在する信号
２６が高レベルで活性化されると信号ｔに関する波形は
線２６が活性化される期間に関してはその変換点を失つ
て変形される。第２ｂ図に示すように、信号２６が活性
化している場合（点線）には、信号Ｔｃは（この場合は
ｔ″ｃで示される）信号ｔの２倍の周期（２Ｔ）の周期
性を持つようになる。

後述するように、第２ａ図のユニツトＣＰＵにおいては
、ユニツト自体およびその結合されるユニツト（図示せ
ず）に対して入力され得る故障の存在が検知されると、
ゲート０１（第２ａ図）の第二の入力にはレジスタＢＭ
ｌによつて発生された信号ａが到来する。

ゲート０１の出力端はライン２１５を介してゲート０１
に結合されたこれと同じ図示しないゲートに対してかつ
駆動回路ＢＤ２の抑止入力端に接続されている。

ライン２１５が低レベルにあればＢＤ２の機能が抑止さ
れしたがつて、バスＢ。についての全ての司能な動作に
対してＣＰＵが停止される。ＵＬＡＲは内部レジスタを
備えσビツト語からなるオペランド対についての論理ア
ルゴリズム動作を行なうことのできる公知の形式の計算
ユニツトを示す。

このオペランドの対はＵＬＡＲの内部レジスタに記憶さ
れた語ならびに外部から接続線２１７を介して送り込ま
れた語であつてもよい。

ここで考慮すべき対の形式ならびにこの対の動作につい
てなされるべき論理アルゴリズム動作の形式の表示はＵ
ＬＡＲをレジスタＲＭｌに接続する接続線２１上にコー
ド化形式で存在し、これについては後述する。ＵＬＡＲ
から受信された信号Ｔｃの各期間Ｔの夫々の終了時には
、ＵＬＡＲの第一の出力端に接続された接続線２１８上
にＲＵ，ＲＡ，ＲＳで小す三つのレジスタに対する動作
結果が存在し、これらレジスタ中では前記結果がＲＭか
ら到来する関連書込み命令Ｗ３，Ｗ４，Ｗ５の有る無に
したがつて記憶される。

ＵＬＡＲの第二の出力端と接続された接続線２１１には
、たとえば、得られた結果に関しての結果の値がＯまた
は負であることを示す情報が存在する。

思仕はＣＰＵの通常の動作を行なわせるマイク口指令の
命令セツトおよび電話前処理についてのより特定化され
た前記前処理動作の平行化のためのアルゴリズムからな
るマイクロ指令の命令セツトを記憶することのできる公
知の形式のリードオンリー・メモリである。

ＲＭは恵伊の出力に接続され信号Ｔｃのタイミングを基
準として各動作サイクルＴ毎に実行中のマイクロ指令を
記憶することのできる通常のバツフアレジスタを示す。

レジスタＲＭの種々の出力は同数の部分のマイクロ指令
を以下の記載にしたがつて実行することを可能にする。

Ｗｌ，Ｗ２，Ｗ３，Ｗ４で示す出力は適当な書込命令を
伴ない、出力Ｓ１は後述するコード化命令を伴ない、出
力Ｓ２は駆動回路ＢＤ３，ＢＤ４がバスＢｎの接続線３
１についてのデータおよびアドレスの伝達を後述のよう
に司能にするための駆動信号を伴なつている。

ａで示す出力は後述する規則にしたがつてＭＭＰ中に記
憶され、マイクロプログラムによつて活性化することの
できるもしくは活性化不能な論理レベルを伴なつている
。

信号ａは駆動回路ＢＤ２がゲート０１を通して伝達され
る機能を抑止する。前記接続線２１に接続された出力は
ユニツトＵＬＡＲが進行中のサイクル内で作動せねばな
らないというレジスタ間の基本動作のコードを伴なつて
いる。接続線２２に接続された出力は後述する理論回路
ＬＣＢ内のメモリ要素を活性化および零にセツトする命
令を伴なつている。

接続線２７８に接続された出力はそれが活性化したとき
後述するカウンタＣＴＲを零にセツトする論理レベルを
伴なつている。

接続線２９は接続された出力はその状態が一つのマイク
ロ指令から次のマイクロ指令への進行を制御する信号の
「選択コード」を伴なつている。

その機能は後に後述する。最後に、接続線２３に接続さ
れた出力は基本的には論理回路網にＣＰＵの内部記憶状
態、マイク口指令の二つの可能な順序に関する情報を含
むレジスタとからなるシーケンサＳＥＱに接続されてシ
ーケンサＳＥＱが実行すべき引きつづくマイク口指令を
選択し得るようになされている。

ＳＥＱから接続線２４を介してメモリＭＭＰへの適当な
アドレス送出を行なうこの選択は基本的にはＳＥＱの人
力に接続されたライン２７７土に存在する論理値によつ
て条件付けられ、その結果として、すでに述べたように
接続線２３に存在する情報によつてＥ，で示す入力に存
在する信号Ｅ，によつてそして最後に接続線２５上の情
報によつても条件付けられる。

この信号Ｅ，は後述するように四つの比較器、ＣＦ２，
ＣＦ３，ＣＦ４，ＣＦ，の一つのものによつて発生させ
ることのできるエラー表示からなる。

接続線２５上にはＣＰＵが実行しようとしている指令に
ついてのマイクロ指令のプロツクに対する出発アドレス
がある。このアドレスは受信回路ＢＤ３を通してＭＤか
ら転送されたバスＢｎの接続線３１から到来するデータ
に基いてリードオンリー・メモリＭＤｌによつて発生さ
れる。ライン２７および２８は二重化されうるＣＰＵの
結合された二つの基本モジユールを互いに結合し、ライ
ン２７は図示しない結合されたＣＰＵの同様なシーケン
サに対してライン２７７上の信号の論理値を転送し、こ
れに基いて回路ＳＥＱが接続線２３によつてもたらされ
た二つのシーケンス機能間で判断をなし、一方これと逆
にＳＥＱはライン２８を介して図示しない結合ＣＰＵか
ら到来する同様な信号を受信する。

結合されたＣＰＵ間のこれらの接続によつて、接続線２
３上に所定コードが存在するときには一定値（ＭＭＰ自
体からＲＭＩを通して供給され、常に接続線２３上にあ
る）およびライン２７および２８上に存在する二つの論
理レベルの状態を結合することによりシーケンサＳＥＱ
は下記のマイクロアドレスを計算することができる。

四つの可能な分岐の中、二つの分岐（゛００”と”１１
”）は二つのＣＰＵが接続線２９によつて選択されたラ
インの状態と合致する事象を示し、他の二つの分岐（６
０Ｆ゛ど１０″）は逆の事象を示す。回路ＣＦｌは人力
端がライン２７および２８に結合された通常の比較器で
、入力に存在する信号がＵいに異なる場合にはＣＦｌは
その出力端のライン２６に適当な論理レベルを送出し、
結合された二つのＣＰＵ間で同期が失われたということ
、すなわち、ＳＥＱが次のマイクロ指令のアドレスの値
をそれに基いて計算するライン２７７上の論理レベルが
結合されたＣＰＵの同様な論理レベルに一致していない
ということを回路ＳＥＱに対して通告する。この点につ
いては、シーケンサＳＥＱｌメモリＭＭＰおよびレジス
タＲＭＩは共働して当該技術分野に周知の「シーケンス
論理」の典型的な構造を形成することが指摘される。

したがつて、その動作は特に詳述しない。ＭＸＢは任意
の公知の形式の多入力ーー出力マルチプレクサである。
ＭＸＢの出力はライン２２７を介して回路ＳＥＱおよび
ＣＦｌに接続されている。人力は接続線２１０，２１１
，２２７および２７９に接続されている。所定の論理レ
ベルＩｐがライン２２７に接続され、これは結合された
二つのＣＰＵでは異なつている。このような論理レベル
は一方ではそれがＭＸＢの入力に到来するためにマイク
ロプログラムによつて検査することができ、また他方で
は回路ＢＤ３およびＢＤ４に制御して二つの結合された
ＣＰＵの中の一つのものだけがバスＢｎに対して送出を
行なうことができ、したがつてこの目的のため（こ「ホ
ツト」の状態にあると考えられるようにする。

ライン２７９からなるＭＸＢの入力は計算回路ＣＴＲか
ら発生されたタイミング信号を含み、この信号は所定数
Ｎのマイクロサイクルを計数しかつ計数動作の完了をラ
イン２７９の活性化によつて信号として伝達することが
できる任意の公知の形式のものでよい。このＣＴＲはま
たそれがライン２７９を活性化するごとに計数動作を自
動的に更新し、かつＲＭＩから入カへのライン２７８が
進行中のマイクロ指令によつて活性化されるときにライ
ン２７９を不作動状態とすることができる。最後にＭＸ
Ｂは後述する信号Ｓｄを受ける。ＲＭＩから接続線２９
を介して到来するＭＸＢへの位置命令は二つの接続線２
１０および２１１の中決定された一つだけの線の選択を
司能にする。ＲＳＹは信号ｔによつてタイミングを与え
られる一組となつた二つのカスケードレジスタを示す。
ＲＳＹはすでに述べた受信器ＢＲ２，ＢＲ３，ＢＲ４と
全く同様なバス受信器ＢＲｌを介してバスＢｎの接続線
３１０から受信された非同期信号をＣＰＵの動作のサイ
クルＴに対して同期させることができる。その入力に接
続線２２を介してすでに述べたＲＭＩからのスタート命
令を受ける論理回路ＬＣＢは、バスＢｎの接続線３２に
対して（接続線２１２駆動回路ＢＤ２および接続線２１
３を介して）第２ｃ図で示される下記の信号を送る。

その後縁でバスＢｎに接続されたＣＰＵの外部装置が接
続線３１に接続された回路ＢＤ４の出力に存在するアド
レスを記憶できるようにさせる信号α：接続線３１に存
在するデータ（およびバスＢＯに対するアクセスを有す
る任意の装置によつて送られた）のＵＬＡＲによつて実
行される読取フエイスを適時に制限する信号β；その高
レベル保持前に前記前縁（α×こよつてアクセスされる
装置中におけるＵＬＡＲによつて発生されレジスタＲＵ
によつて一時的に記憶されるデータの読取りフエイスを
検知する信号γ。

メモリＭ（第１図）、インターフエイスＩおよび一般的
にバスＢ。に接続された全てのモジユールは、以下Ｒｐ
ｌで示す「実行された動作」を意味する信号を発生する
ことによつて接続線３１０（第２ａ図）上の信号βおよ
びγに応答する。このような信号は典型的に非同期的で
あるがＣＰＵによつて容易に時間制御することができる
。回路ＢＤ２の前方および回路ＢＲ２の後方では二つの
入力が比較器ＣＦ２に接続され、したがつて、ＬＣＢか
ら到来して接続線２１２に存在する信号とバスＢｎの接
続線３２に存在する信号に対応する接続線２１３上に存
在する信号との間の一致をサイクル毎に制御することが
できる。もしこの一致が生じていないと、ＣＦ２がすで
に述べたエラー信号Ｅ，を活性化し、これが接続線２４
を介してＳＥＱにおいてＭＭＰに対するマイクロアドレ
スを送出させ、検査および自己一診断プロセスの開始を
後述のように司能にする。

この比較およびそれに関する結果は第２ａ図に示すＣＰ
Ｕおよびそれに結合された図示しないユニツトが送出さ
れた各信号構成毎にかつサイクル毎に一致することの（
すなわち、マイクロ指令の各実行間隔において）検証を
可能にする。この処理信号とは別に、ＳＥＱに対するエ
ラー信号Ｅ，の可能な送出に引きつづいて同一の形式の
比較がＢＤ３，ＢＤ４の前方およびＢＲ３，ＢＲ４の後
方に夫々接続された比較器ＣＦ３，ＣＦ４によつて行な
われる。

ＵＥＡは基本的に高速レジスタのバンクおよびこれらレ
ジスタの外部に結合された組合せ論理からなるアドレス
の工クズパンタユニットを示す。

ＵＥＡはその人力に接続線２１９を介して命令Ｗ４の際
にレジスタＲＡによつてあらかじめ記憶されていたアド
レスを形成するσ−ビツト情報を受ける。ＵＥＡは「書
込命令」Ｗ２の受取り時にこの情報をそれ自身のレジス
タに記憶しこれをτビツトアドレスに変換する（γ〉σ
）。この最後のアドレスはその出力から接続線２２０に
おいて後述する回路ＲＩＣに対して送出されるγ１部分
およびその出力から接続線２２１において比較器ＣＦ４
および送信器ＢＤ４に対して送出されるより重要なビツ
トのγ２部分からなる（明らかにγ＝γ１＋γ２である
）０前記のσ−ビツトアドレスのγ−ビツトアドレスへ
の転換（γ〉σ）は接続線２１９に存在するデータがあ
らかじめ記憶されていたＵＥＡの内部レジスタの内容な
らびにレジスタＲＳの出力をＵＥＡのさらに別の入力に
接続する接続線２２２に存在するコードによつて調整さ
れる。

この転換は２σセルより上位の記憶場所におけるアドレ
スの可能性を得るために必要である。

すでに述べたように、命令Ｗ，が存在すると、ＵＬＡＲ
から送出されるデータはレジスタＲＳに記憶される。こ
のデータは下記の事項に関する。その出力から接続線２
２２においてＵＥＡに対して利用可能にされたビツトに
おいてコード化されているＣＰＵの内部状態、第１図の
ＵＰに対して与えられる「一次ＵＰ］または［二次ＵＰ
」の級別、したがつてそれに属する二つの結合されたＣ
ＰＵの級別。

前記の級別は実際上はレジスタＲＳの出力における接続
線２２５（第２ａ図）をなす４つの線の論理状態によつ
て表わすことができ、これらのラインは全て通常の５線
−マルチプレクサＭＸＣの入力に結合されている。

各ラインは下記動作のいずれかに対応する：データの読
取り、データの書込み、当該技術分野で「テストおよび
セツト」として一般に知られている形式の特別な指令に
関するデータの読取りおよび書込み。

前記各ラインは一群のメモリバンクＢＭ（第１図）の一
次または二次のいずれのものが、進行中の動作に含まれ
なければならないかという指示を伴なつている。

要求にしたがつて４つの線の中の１つのものの論理状態
、すなわち、指令の読取りに関する状態によつて一次お
よび二次ＵＰの級別がなされる。

より具体的には、一次ＵＰは指令の読取り中に一次バン
クにアクセスするＵＰであり、一方二次ＵＰは同様にし
て二次バンクＢＭにアクセスするＵＰである。その論理
レベルによつて書込み動作をそれにしたがつて行なわせ
る規則、すなわちかかる動作が二重化されます一次バン
ク中で、次いで二次バンク中で生じる代りに一次バンク
ＢＭ中においてのみ生じなければならないか等を、コー
ド化するビツトＳｄは再びＭＸＢの入力に与えられした
がつて前記の可能な２つの方法の間の選択を決定するた
めにマイクロプログラムによつて調べることができる。

さらに述べれば、もしこのビツトＳｄが単一の位置にあ
ればマイクロプログラムは一次バンク中において唯一つ
の書込み動作を行ない、これに対してビツトＳｄが二重
化位置にあれば、信号Ｓ１により動作するマイクロプロ
グラムは先ず一次バンクにおいて接続線２２５の対応す
る線上にある書込みに関する級別ビツトを用いて第一の
書込みを行ない、その後二次バンクにおいて通常のイン
バータＮによつて反転された同じビツトを用いて第二の
書込みを行なう。

ＲＩＣは接続線２２０からアドレスτ，の有効性の低い
部分を受取つてこれを接続線２２３を介してバスＢｎの
接続線３３に送られるコード化信号に変換する「再構成
ユニツト」と呼ばれる装置である。

ユニツトＲＩＣは基本的には２τ１＋１ワードの高速メ
モリからなる。

これはＭＭＰから到来する命令信号Ｗ１の活性化時にレ
ジスタＲＵを介してＵＬＡＲから書込まれる。ＲＩＣの
セル中にはＵＥＡ（第２ａ図）によつてつくられたアド
レスビツトτ１の構成に対応して設けられ、かつ接続線
２２５の論理レベルから導くことのできるＣＰＵの「級
別」に対応して設けられたバンクＢＭｌ，・・・・・・
ＢＭｋ（第１図）のコードが記憶されている。アドレス
を行なうべきメモリバンクの選択そして、次いで接続線
２２３に与えるべきＲＩＣ中に記憶された２τ１＋１か
らの関連コードの選択はメモリＲＩＣのアドレス中に生
じる。このアドレスは接続線２２０を経てＵＥＡから来
るτ，ビツトおよびマイクロ指令信号Ｓ１で制御される
マルチプレクサＭＸＣによつて送入される付加ビツトか
らなる。信号Ｓ，は実行すべきメモリ動作に対応してマ
イクロプログラムがＲＳ中に記憶された級別ビツトにし
たがつてＲＩＣのアドレスを行なうことを可能にする。
さらに正確にいえば、すでに述べたこれらの各機能（命
令の読取り、データの読取り、「テストおよびセツト」
命令におけるデータの読取り）は信号Ｓ，を含む接続線
上に存在し得るコードに関連づけられ、一方書込み動作
につい１ｙては、ＭＭＰ中に含まれるマイクロプログラ
ムが二つの異なつたＳ，のコードによつて書込みに関す
るＲＳに記憶された級別ビツトならびにインバータＩＮ
によつて得られる補償論理値（インバータはＭＸＣの一
つの人力端に接続される）の双方を選択することができ
る。

接続線２２３に接続されたＲＩＣの出力はライン２８０
に接続された人力に存在する信号が活性があるかどうか
に依存している。

上記ラインに存在する論理レベルは実際上すでに述べた
τ２アドレスビツトを伴なう接続？２１にその出力で接
続されている通常のデコーダ回路Ｄがこのアドレスの値
がＤに結合された所定の限界値の値よりも高いことを発
見した場合に活性化される。

前記のように線２７，２８，２１４，２１５およびバス
Ｂｎ中の接続線３１，３２，３１０を経て行なわれる図
示しない結合されたＣＰＵとの接続が指示されてＣＰＵ
対の回路誤動作についての自己診断が司能とされる。

このＣＰＵ対は外部作用に対しては単一機能ユニツトと
みなされる。この自己診断は二種類の比較によつてなさ
れる。第一の比較は各マイクロ指令毎に行なわれて単一
のＣＰＵからつくられＢｎの接続線３２に送られる命令
に関するものであり、第二の比較は谷メモリサイクル毎
に行なわれて各ＣＰＵが書込みにおいてアドレスおよび
データの双方として接続線３１に送出する情報に関する
ものである。第一の比較は回路ＣＦ２によつて行なわれ
、第二の比較はアドレスに関しては回路ＣＦ４によりま
た書込みにおけるデータに関しては回路ＣＦ３によつて
行なわれる。

前記の比較を検査される信号およびデータの変化につい
てできるだけ早い所定のリズムで行なうことにより、結
合されたＣＰＵ中で生じ得るあらゆる故障の迅速な検出
が確保される。

周知の確率理論を適用すれば、多くの回路に関連し得る
故障は結合された二つのＣＰＵの中の一つに限定される
ことが容易に考えられる。

実際この理論によれば双方のＣＰＵにおける故障の司能
性は確率的にみて極めてまれである。故障が生じるとエ
ラー信号Ｅｒが活性化されてシーケンサＳＥＱに送られ
、ここでこの信号ＳＥＱの内部状態およびその他の入力
に存在するＺＵ信号の状態とは関係なく以下に述べる特
定のマイクロプログラム化された手順についてあらかじ
め定められマイクロアドレスをＭＭＰに対して発生させ
る。

比較器（ＣＦ２，ＣＦ３，ＣＦ４′Ｘ））良好な動作を
保持するためにＭＭＰに含まれているマイクロプログラ
ムは周期的に適当なビツト構成を接続線３１，３２およ
び３１０に対して送出する。

これらのビツト構成は結合された各ＣＰＵからすでに述
べたようにライン２２７に接続された論理レベルにより
供給される一致にしたがつて意図的に不一致な態様で発
生される。すなわち、「コールド」ＣＰＵすなわちその
一致性に基いてバスＢｎに送出をすることができない二
つのユニツトの中の一方のＣＰＵの駆動回路（ＢＤ２，
ＢＤ３，ＢＤ４）前方には同一のバスＢｎ上に与えられ
た構成、すなわち、「ホツト」ＣＰＵ（ここで「ホツト
」とは線２２７に接続された適当な論理レベルによつて
伝送可能とされたユニツトを指す）によつて伝送された
バスＢＯ上の構成から一つのそして唯一つのビツトにお
いて確実に異なつている２進構成が与えられる。

前記と同様の場合において、信号Ｅ，は少なくとも「コ
ールド」ユニツトについて活性化されるべきであり、そ
してこのような信号が結線された０Ｒラインを介して結
合された二つのＣＰＵの間のライン２２８により交換さ
れるとこのような活性化によつて相対的なマイクロプロ
グラム手順が開始される（一般に［結線された０Ｒ・・
・・・・」とは二つの論理回路がそれらの出力端で互い
に接続され、したがつて開放コレクタ形でなければなら
ない接続を示す）。

このようなマイクロプログラムの手順は次のようにして
行なわれる。

先ずＵＬＡＲの内部レジスタの状態が検査され、その値
にしたがつて誤りの真偽が区別される。

誤りが偽であればこの手順はＣＰＵの通常の動作が回復
されるマイクロプログラムの固定位置に戻ることによつ
て終了する。

誤りが真である場合には、先ずマイクロプログラムが論
理ＬＣＢから発生される全ての信号を接続線２２上の適
当な命令によつて零にりセツトしそして最後にシーケン
ス機能としてそれ自体のマイクロアドレスへのジアップ
を含むマイクロ指令に対してジアップを行なわせる。

このようなマイクロ指令はまた信号ａを活性化する。こ
のような場合においては二重化ＣＰＵ（「結線された０
Ｒ」技術により結合された二つのユニツト間でＥ，と同
様に交換される信号ａ）は故障状態でいつまでも停止し
ている。単一のマイクロ指令からなる前記のマイクロプ
ログラム「ループ］に対応して、このような状態に次の
ようにして検知される。ライン２１５およびＢｎのライ
ン２８２の活性化、すなわち、次いで種々の形でＣＰＵ
外部に利用できるもの（たとえば、故障状態の司視化、
プロセス制御についてすでに述べたものによる一つまた
は複数のＣＰＵへの警報、周辺装置の始動等）。

ＣＰＵ自体のバスＢｎに対する絶縁。

このような絶縁は故障の影響がないものと思われる二つ
のものの中の一つのユニツトに対して行なわれる。この
ようにして故障から生じた影響は最少限におさえられる
。

二重化ＣＰＵが故障の後ではその仕事を行なわないため
である。このような特色によつて固有の二重化を備えた
ＣＰＵ（たとえば、マルチプロセツサにおける場合）を
用いることができ、そしてそれによつて一つの装置に生
じた機械的な故障を全体の装置に及ばせないようにする
ことができる。

前記の形式の固有の二重化および結合された二つのユニ
ツトの間の連続的な比較の形式が以下に述べる回路およ
び力法によつて司能となる。

それらはバスＢｎの非同期的な性質のために必要となる
。いずれにせよＵＰＯ）ＣＰＵ（第１図）およびＭＢの
モジユールＭとの間の通信が信頼性の点から危険である
全てのユニツトＵＰおよびＢＭに共通な一つのタイマを
存在させる必要なしに、したがつて典型的に非同期的な
刀法によつて全ての関連バス（Ｂ，ｃ，ｌ）を介して行
なうことが必要なので前記のようなりＮＯＩ）特性は必
然となる。

非同期バス（バスｂおよびｌ）の使用は当該技術分野に
おいて周知の多くの利点をもたらす。さらに前記のよう
な二つの事象を伴なう故障状態はマイクロサイクルまた
は読取りおよび書込みサイクルの時間のいずれかに等し
い時間内で得られ、したがつて故障がその当初から広が
ることが制御される。

前記のように、バスＢｎに存在する信号が切り換えられ
る時はマイクロサイクルＴの期間とは相関性がなく、し
たがつて結合された二つのＣＰＵの間に与えられた固有
の二重化は可能ではない。

ＣＰＵに入るバスＢＯの接続線３１０上の任意の信号が
ＣＰＵによつて低レベル（０）としてまた他のＣＰＵに
よつて高レベル（１）としてサンプルされるというおそ
れがあるためである。実際に、このような場合において
は二つαＣＰＵはそれらのマイクロアドレスの展開およ
びしたがつてそれらのマイクロプログラムの論理の流れ
の展開において異なることがある。

接続線２７および２８、比較器ＣＦｌおよびＢＴ，から
の信号Ｔｃはこのようなことが生じないように用いられ
る。

かかる事象の生起を考えかつマイクロサイクルＴ，（第
２ｂ図）の間に実行中のマイクロ指令がＳＥＱ（第２ａ
図）に下記のマイクロアドレス（バスＢ。

の接続線３１０によつて得られるラインの状態に基いて
）を計算させる場合を考えると、結合されたＣＰＵの間
で相互に交換される二つの対向する論理値が線２７およ
び２８上に存在する。この結果、ライン２６は活性化さ
れ、したがつて二重化されている二つのＣＰＵはそれら
の夫々の信号ＴｃでタイミングをとられるレジスタＲＭ
，に二つの異なつたマイクロ指令を記憶させることがで
きず、したがつてそれらは回復不能に発散してしまう。
さらにＵＬＡＲ，ＳＥＱおよびＬＣＢは信号Ｔｃのタイ
ミングに合わされているので、それらはサイクルｔ１（
第２ｂ図）に関するマイクロ指令を実行することができ
ず信号ｔ（抑止されていない）によつて動作されるＲＳ
Ｙ（第２ａ図）の引きつづくサンプリングの結果として
行なわれる。このような場合には故障がなければ、線２
７および２８に存在するレベルは再び一致する。ライン
２６に存在する信号は再び［不活性化」され、時間ｔ１
（第２ｂ図）で行なわれなかつたマイクロ指令はこれに
対して情報の損失を伴なわずに時間ｔ で実行される。
一方これに対して、たとえば、ＢＲｌ（第２ａ図）、Ｒ
ＳＹ，ＭＸＢ等に故障が存在し、したがつてライン２６
（第２ｂ図）の活性状態がらにおいても残つている時に
は結合された二つのユニツトが一致しない形式でそれら
の処理動作を続け、入力に生じた同期の損失の論理的な
結果がＣＰＵの出力回路（ＢＤ２，ＢＤ３，ＢＤ４）に
おいて生じなければ直ちに比較器ＣＦ２，ＣＦ３，ＣＦ
４（第２ａ図）によつて検出される。

回路ＳＥＱおよびＭＭＰ申に記憶されたマイクロプログ
ラムの構成もまた二重化された二つのＣＰＵの間の同期
の損失（ＭＸＢの人力状態に関して）の結果を容易なも
のとし、したがつて、この損失はマイクロプログラムの
レベルで可視的なものとされ、回復プロセスのスタート
を可能にする。

これは二つのＣＰＵの回路ＳＥＱの間でのライン２７お
よび２８上の信号の交換ならびにすでに述べたように一
つのマイクロサイクルの間における４出力径路を有する
分岐のライン２７および２８の状態による実行の司能な
ことによつて行なうことができる。

ＳＥＱによつて計算されたマイクロアドレスがライン２
７および２８の場合「０１」また「１０ゴに対応するも
のでありそしてこのようなマイクロアドレスによつてア
ドレスされたＭＭＰの位置において事象自体の処理が開
始される場合には、同期損失の問題は二重化装置におい
てはマイクロプログラムの段階で解決することができる
。したがつてＭＸＢの入力に存在する全ての信号の中に
おいて同期損失を生じた信号の一致の回復プロセスを特
定化するという利点が得られる。結合されたＣＰＵの固
有な二重化が基本的にはＣＰＵを互いに接続する三つの
ライン、すなわち、ライン２ｒ，２８および２２８を利
用する相対的な検査を含む前記の方法によつて得られる
ことに注意すべきである。

この結果は一体化が各ＣＰＵを唯一つの集積回路につい
て行なわねばならない場合には極めて有利である。

このような場合には実際に困難なことは端子の数による
調整である。すでに述べたＣＰＵ、前処理および主とし
て電話信号の前処理について中央処理装置の機能の最適
化のアルゴリズムについて以下簡単に説明する。

このアルゴリズムは本発明者等のなした独自の研究の結
果である。このアルゴリズムは互いに密接に関係する二
つの原理に基いている。

第一の原理はあらかじめ定められたデータのサンプルに
ついて行なわれる動作をＵＬＡＲ（第２ａ図）によつて
行なうことのできる動作における一連の単なるブール代
数演算に区分することからなる。

この区分は処理動作についての問題においては常に実用
上可能である。

より具体的にはこれは知られているように交互的な生起
の期間および２進信号の変換点の計数が非常にしばしば
行なわれる電話信号の前処理の場合に便宜である。第二
の原理はデータが抽出および返却される任意のインター
フエイスＩ（第１図）に関しメモリＭ中におけるそして
最後にＬ］ＬＡＲ（第２ａ図）の内部レジスタに対する
前処理に関するデータの水平的な構成に代る垂直的な構
成に基づくものである。

垂直的なデータ構成とは処理される信号の値および前処
理に関するパラメータが多数の語の対応するビツトにつ
いてメモリ空間（前記によりσビツトの２τ語からなる
もの）中におかれることを意味する。

このようにしてＣＰＵによつて読み取られた各メモリ語
は多くのサンプルに関する作業に参照され、したがつて
アドレスによつて呼び出すことのできる基本データの量
として考えられる（メモリ「位置」を構成するビツト「
σ」と同じ程多くのサンプルに関するデータと同時に接
続線２１７上でＵＬＡＲに与えられる。これら二つの原
理により、前処理に関するブール代数演算は全てのσ信
号と同時にＵＬＡＲによつて行なわれる。

前記一連の動作の終了後、常に垂直の構成をとるその結
果がメモリＭ（第１図）の一つまたは複数の位置に存在
する。

このようなアルゴリズムの動作のモードをより明確化す
るために次に特定の簡単な例示のための実施例を示す。

このような実施例は信号が重複する可能性のあるスプリ
アス信号から先ず積分によつて沢波されなければならな
いような電話信号の前処理に関する用途については特に
重要である。

このような積分はある状態の論理レベルの持久性を「ア
ツプーダウン」と呼ばれるカウンタで計数することによ
つて行なわれる。ここで次のように仮定をする： （１）論理二進信号の存在するラインに対して夫々関連
する一組の１６の２−ビツトの前記形式のカウンタを制
御する。

（２） １６線のサンプリングが行なわれ各線について
は以下の演算がなされねばならない。

−線にサンプルされた論理値がＯであればカウンタは減
少されねばならず、もしすでに００の状態であればカウ
ンタは変化しない。

−線にサンプルされた論理値が１であればカウンタは増
加されねばならず、もしすでに１１の状態であればカウ
ンタは変化しない。

（３）線のサンプリングは１６ビツト（σ＝１６）の「
位置」で１６セツトだけ行なわれる。

この問題を１６−ビツト語で動作するプロセツサによつ
て解決するためには、常法によれば１６個のカウンタは
各語当り水平に８個のカウンタを対応させて２語として
構成すべきである。

これらの動作は対応するカウンタの１６線の夫夫のもの
について順序づけたシーケンスで選択を行なうことによ
つて実施され、これは前記２語によつて占められるメモ
リ位置の複合シフト動作（すなわち、２位置による）を
必要とする。

さらに各垂直段階毎にカウンタの減少または増加が前記
の条件にしたがつて行なわれる。全てのものは現在市場
で知られているプロセツサによつて通常行なわれる形式
の約９０の基本論理演算を必要とする。これに対して、
ここに選択したアルゴリズムの径路によればこの刀法は
必要な演算をブール万程式によつて記述することである
。

例として次のような記号を用いる。

Ｆｘ＝一般線ｘ（ｘ＝Ｏ・・・１５）の標本化状態。

Ａｘ＝標本化前にカウンタＸのとる値よりも有効性の小
さいビツト。Ｂｘ＝標本化前にカウンタｘのとる値より
も有効性の大きいビツト。

Ｎｘ一標本化後にカウンタＸのとらねばならない値より
も有効性の小さいビツト。

Ｂ′ｘ一標本化後にカウンタｘのとらねばならない値よ
りも有効叶の大きいビツト。

カウンタの更新に対応しかつアルゴリズムを実用的に定
義するブール公式（およびその結果としての特定の例に
おいてＭＭＰに記憶されるであろう一連のマイクロ指令
）は次の通りである。

さらにラインの状態および関連するカウンタの状態を次
式に従つて三つのメモリ位置Ｖｌ，Ｖ２，Ｖ３中に構成
せねばならない。このようにして全メモリ位置１，Ｖ２
，Ｖ３について行なわれた論理演算（１）および（２）
は１６の結果を同時に与える。

ここに説明する特定の場合では、この結果は夫々がマイ
クロサイクルの時間Ｔにほぼ対応する１０の基本論理演
算によつて得られる。ＣＰＵ（第２ａ図）のその通常の
動作から前処理動作の実行への切り換えは周期的な態様
で、たとえば通常のインターフエイスＩで行なわれる「
割込み」手順またはＣＰＵの命令の際に要求によつて生
じ、夫々の時には線２７９の信号が活性化される。

前記のように自動りセツトカウンタでこの信号が発生さ
れると、このようなスイツチング動作は周期ＮＴで行な
われる。前処理機能から通常の処理への逆の切り換えは
前記の時間フエイズについての全ての前処理動作が実行
された後に非同期的な形式で行なわれる。前処理の間に
行なわれた作業の結果はメモリＭ（第１図）において直
接作用される次の処理に利用可能にされたメツセージを
生じる。

前処畑に関し、そして前処理および処理演算の間でのメ
ツセージの相互交換についてそして最後に通常の処理に
対して同一のメモリの作業域を利用するという事実が前
記の情報交換に著しい簡単さと速度の上での利点を与え
また前処理に用いられるメモリ領域の容易な診断可能性
の点からも有利である。

前記のアルゴリズムは前処理される信号の処理に際して
σ次元の平行性をＣＰＵに与え、そして相対的な処理演
算が極力短かい時間で（すなわち、ＣＰＵの代表的な指
令のレベルではなくマイクロ指令のレベルで）適時に行
なわれるため、前記ＣＰＵは同一の形式の任意の処理ユ
ニツトの通常の演算ならびに信号、特に電話の分野で代
表的な信号の前処理に必要な演算を実時間で充分効率的
に行なうことができる。

第３図においてＤＲｌ，ＤＲ２，・・・ＤＲＫは夫々そ
れ自身のバスを送信および受信において駆動することの
できる任意の公知形式のｋ個のプロツクの，駆動一受信
器を示す。

たとえば、本図がユニツトＵＰｎ（第１図）中に含まれ
るモジユールＭＥＩを示すものとすれば、プロツクＤＲ
ｌ，ＤＲ２，・・・ＤＲｋ（第３図）に二方向的に接続
されるバスは夫々Ｃｎｌ，ｃｎ２，・・・Ｃｎｋである
。ＢＢｌは接続線３１を介してこのＢＢ，に接続される
バスＢＯに存在するアドレスおよびデータを一時的に記
憶することのできるレジスタおよび接続線３１３を通し
て前記アドレスおよび関連データをｋ個のプロツクＤＲ
とバスＢｎとの間においてこれに結合するＣＰＵ（第１
図）およびＣＰＵに対して二刀向的に伝送することので
きる多数の・デートを含むプロツクを示す。プロツクＢ
Ｂｌの具体例は当業者であれば容易に構成できる。

ＬＳｌはバスＢｎおよび接続線３２０を経てＣＰＵ（第
１図）からの命令を受けることができ、かつこれらの命
令を後に接続線３１４を経て全てのプロツクＤＲに対し
て伝送し、かつ後述する適当な命令を接続線３１５を通
して残りのプロツクに送ることのできる論理装置を示す
。

ＬＳｌは接続線３８およびバスＢＯを通して演算実行の
ための制御信号をＣＰＵ（第１図）に対して送出する。
さらに具体的には、ＬＳｌによつて接続線３１５の一部
の線を通してＢＢｌに送られる信号はレジスタに対する
クロツク信号として作用する。

ＤＣはバスＢＯから接続線３３を通して所定のコード化
信号を受ける任意の公知の形式のデコーダ回路である。
デコーダ回路ＤＣばこの信号をデコードして信号中のプ
ロツクＤＲの一致を得、そして線Ｒ，，ｒ２ｃ・・Ｒｋ
の一つを通して前記プロツクに対し作動化信号を送る。
この信号転送は回路ＤＣが接続線３１５を通してＬＳＩ
からの命令を受けた際に行なわれる。回路ＤＣは接続線
３９およびバスＢＯを通して前記の実行されたデコード
動作を検査する信号をそのＣＰＵ（第１図）に対して送
り返す。

Ｔ（第３図）はそれが線Ｓｌ，Ｓ２、・・・Ｓｋを通し
て別々に接続されているｋ個の回路ＤＲに対し、それが
接続線３４を通してバスＢＯから適当な信号を、また接
続線３１５を通して論理回路ＬＳｌから他の命令を受け
た場合に発生する「割込み」信号を送るための回路を示
す。

Ｔはライン３１９およびバスＢｎを通してそのＣＰＵ（
第１図）に対して実行された動作の確認信号を送る。

ＩＴのような回路は当業者に周知のものである。Ｒ１お
よびＩＲ２はｋ個のプロツクＤＲから線１１！ＦＵ２、
゜゜゜ＵｋおよびＶｌ，Ｖ２、・・・Ｖｋを夫夫通して
「割込み」信号を受けることができる二つの回路を示す
。

これらの信号を受けると、ＩＲｌおよびＲ２はこれを線
３２１および３２２ならびにバスＢｎを夫々通してＣＰ
Ｕ（第１図）にそれを告知する。

その後、ＩＲｌおよびＩＲ２はＣＰＵからバスＢｎおよ
び接続線３５および３６（第３図）を通して特定の要求
を受けた際にＣＰＵに対し接続線３１１および３１２を
通してデコード信号ｕおよびｖを夫々送る。さらに詳述
すれば、ＩＲ，が受けた割込み信号は任意のＣＰＵ（第
１図）と他のものとの間の通信の要求に関するものであ
り、またＩＲ２（第３図）の受けた信号はこれに対して
メモリバンクＢＭ（第１図）中の誤動作に関連するもの
である。

ＩＲｌ，ＩＲ２（第３図）のような回路は当業者に周知
のものである。ＲＭはＣＰＵ（第１図）の一つによつて
正確でないまたは望ましくないものとして認識されるこ
とのある割込み信号のマスクを行なうようになされた通
常の論理回路である。

このようにしてマスクされた割込み信号はもはやＩＲｌ
，Ｒ２（第３図）による処理対象ではない。これらの機
能を行なうためにＲＭはＬＳｌから接続線３１５を経て
到来した動作化信号の後にそのＣＰＵからバスＢＯおよ
び接続線３７を通して特定の割込みに対する適当なマス
ク命令を受け、対応する動作抑止信号を記憶して線３１
６および３１ｒを通してＩＲ，およびＩＲ２に夫々送出
する。

第４図において、ＤＲｌ，ＤＲ２，・・・ＤＲｎ，は第
３図のプロツクＤＲ，，ＤＲ２・・・ＤＲｋの一つのも
のと同じ構造のｎ個のプロツクの「駆動一受信器」を示
す。

本図がメモリバンクＢＭｋ（第１図）に含まれるモジユ
ールＭＡＣを示すものとすれば、これらプロツクＤＲｌ
，ＤＲ２・・・ＤＲｎ（第４図）はその送受信において
バスＣｌｋ．．ｃ２ｋｌ・・・Ｃｎｋを１駆動する。プ
ロツクＢＢ２およびＬＳ２は第３図中ＢＢｌおよびＬＳ
ｌで示したプロツクの一つのものと夫々同じ構造を有す
る。

さらに詳述すれば、プロツクＢＢ２（第４図）は接続線
４２を通してｎ個のプロツクＤＲｌ，ＤＲ２・・・ＤＲ
ｎにまた接続線４３を通してバス１ｋに夫夫二刀向的に
接続される。

プロツクＬＳ２は接続線４４を通してバス１ｋにまた接
続線４５を通して種々のＤＲにニカ向的に接続される。

ＬＳ２はライン４６を通してＢＢ２に対しＢＢ２で変換
するデータの伝送方向を示す活性化信号を送る。

ＴＯは故障によつて生じ得るデツドロツクを避けるため
に進行中の動作を適時に制限する通常のタイミング回路
である。

ＴＯは決定された動作の開始に対応する活性化信号を接
続線４７を通してＬＳ，から受ける。

またＴＯは生じ得る停止状態を前記接続線４７を通して
信号として送り返し、この場合にはＴＯは「割込み」信
号を線４８を通して全ての血に送る。ＡＲＢはｎ個のプ
ロツクＤＢ，ｌ瞥函，・・・皿ｎの中いずれのものをプ
ロツクＬＳ２およびＢＢ２との通信に対して作動化せね
ばならないかを決定する役割をもつ論理回路である。

このような決定を可能にするためにＡＲＢはプロツクＤ
Ｒｌ，ＤＲ２、・・・ＤＲｎの夫々から線Ｐｌ，Ｐ２、
・・・Ｐｎを通して可能な通信の要求を受ける。

これらの線は一つまたはそれ以上の要求の存在が確かめ
られるまで周期的にサンプルされる。次いでこのサンプ
リングが停止され、所定の優先法則によつてアクセスが
割当てられる。線Ｐｌ，Ｐ２、・・・ＰＯのこの後のサ
ンプリングは前のサンプリングで見出された全ての要求
が満たされてから始めて行なわれ、故障による停止を防
止し、また優先順位の高いＣＰＵがアクセスされないよ
うになされている。

どのプロツクＤＲを通信に対して作動可能にするべきか
を決定した後、ＡＲＢはこのプロツクに対して作動化信
号を送り、この目的のためにＡＲＢは線Ｓｗｌ，ｓｗ２
ｃ・・Ｓｗｎを通してｎ個のプロツクＤＲに接続されて
いる。

ＡＲＢはＬＳ２に対して接続線４９を通して通信し、こ
の通信の開始および完了は種々のＢｎに関連する。

ＢＴ２は接続線４１によつてそれに接続されたプロツク
ＡＲＢ，ＬＳ２およびＴＯの動作に必要な基本タイミン
グ信号を発生することのできる通常の時間ベースである
。

第５図において、Ｉ，Ｍ．．ＣＰＵは第１図にすでに述
べたのと同じモジユールである。

この場合にもＣＰＵは単一であつてもまたは固有の二重
化構成のものでもよい。第５図に示すような「モノプロ
セツサ」構造は当業者にとつて周知なものであり、した
がつてＣＰＵの動作の前述した独自のモードの他にさら
にその動作の詳細を説明する必要はない。

第６図において、Ｉ，ＣＰＵ，Ｍは前記と同様のモジユ
ールを示すが、左側のＣＰＵが特に前処理動作のために
設けられているのに対してもう一力のＣＰＵは完全に通
常の処理動作を行なうために設けられている点のみにお
いて異なる。

このようにして「モノプロセツサ」構造の処理容量を全
て同一形式の別のモジユールを付加することにより常に
増大させることができる。

しかし、このような構成において（ま、特定のＣＰＵに
よつて行なわれた前処理作業の結果が引きつづく処理動
作のために他のＣＰＵにとつて利用できるものでなけれ
ばならない。

この目的のために、二つのＣＰＵに関して２本のバスＤ
ｌ，ｄ２に接続された二つの入力を備えた通常のメモリ
ＭＢが設けられている。

一般に「バイ−ポート］と呼ばれているＭＢのような二
つの入力を備えたメモリは任意の公知の形式の通常のメ
モリとアクセス要求を処理する内部論理回路とからなる
。

メモリに対するアクセス（読取り／書込みデータ、アド
レス書込命令、読取命令）はすでに述べたバスＢＯ（第
１図）と同じ形式の二本の非同期バスｄ１およびＤ２に
よつて直接かつ別個に行なうことができる。この処理論
理回路は要求の到着時における優先ベースでどのアクセ
スを用いるかを決定し、それらが同時的に起る場合には
交互判定のベースで決定する。

第６図の構造は第５図のモノプロセツサの簡単な構造に
よつて得られるのよりも高い信頼性が必要な場合に用い
られる。

第７図において、Ｕ１およびＵ２は夫々基本的に第５図
について述べたモジユールＩ，Ｍ，ＣＰＵならびに公知
の形式のものに後述するような幾分かの変更を加えた並
列入／出インターフエイスからなるモジユールＩＯＰか
らなる二つの処理装置を示す。

これら二つのユニツト中の種々のモジユールはＢＯ（第
２ａ図）と同じ形式のバスＺ，，Ｚ２によつて夫々互い
に接続されている。

二つのモジユールＩＯＰ（第７図）は接続線８１によつ
て互いに接続されている。二つのユニツトＵｌ，Ｕ２は
入力に受けたデータを同じように処理するがこれら二つ
のユニツトの中一つのものだけがプログラムによつて動
作可能にされその出力に結果を生じる「マスタ」ユニツ
トであるとされる。

第７図の構造に対してインターフエイスを通して接続さ
れた種々の周辺装置の動作態様にしたがつて、入力デー
タは並列に双力のユニツトＵｌ，Ｕ２に与えられるかあ
るいは一力のもののみにより正確にはこの時点でマスタ
として作用しているものに与えられる。

前者の場合では、各入力で並列に受けられたデータは処
理を行なう前にインターフエイスＩＯＰを通して互いに
交換および比較され、それらの同一性が確認される。

後者の場合では、マスタユニツトで受けられたデータが
処理に先立つてインターフエイスＩＯＰを通して他力の
ユニツト［スレーブ」に送られる。

処理中において、データをインターフエイスＩを通して
外部に送出することが必要な時には、前記データは二つ
のユニツトＵ１およびＵ，によつて行なわれた処理の正
確さを検査するためにあらかじめ交換および比較されね
ばならない。入力におけるデータについてもまたこのよ
うなデータの交換がインターフエイスＩＯＰおよび接続
線８１を通して行なわれる。

二重化構造において、並列検査について必要なこれらの
交換はもし公知の形式のインターフエイスＩＯＰで行な
つた場合には簡単なデータ処理に関しては相当なコスト
を要することは明らかである。

この欠点を解消するために本発明においては前記インタ
ーフエイスにある程度の変更を加え、それらを通して行
なわれるデータ交換の速度を早めるようにしてある。

公知の形式の並列インターフエイスは送受信双刀のチヤ
ンネルのための接続バス（接続線８１と同様なもの）に
おいて以下ＤｒｔおよびＤｐ，とＯいう二つの信号の存
在を予知する０ｄｒ，はデータが記憶されたということ
を送信チヤンネルに接続された周辺装置が示す応答であ
り、そして同様にしてＤｐＯはデータが送られたという
周辺装置からの受信チヤンネルへの信号で５ある。

すでに知られているように、このような信号は動作に関
連するインターフエイスと結びついたＣＰ［Ｊに対して
割込みを送る要求を生じる。

ＣＰＵに接続された公知の形式の並列インターＯフエイ
スにおいては、すでに述べた信号Ｒｐｌがインターフエ
イスの内部で二つの信号Ｒｐ，ｒおよびＲｐｌｔの論理
０Ｒとして発生され、これらの信号はＣＰＵ（第７図）
がインターフエイスに属する夫々の送受信バツフアに読
取りおよび書込みを行５なうことができるようにする信
号βおよびγ（第２ｃ図）に対するインターフエイスの
応答である。ここで加えられている工夫はインターフエ
イス０Ｐの内部での信号Ｒｐ，の発生に関するものであ
り、さらに述べれば、この改良は信号「Ｐｌ，９を送信
時において信号Ｄｒｔでそして信号Ｒｐ，ｒを受信時に
おいては信号ＤＰｒで調整することにある。ブール代数
公式によれば、これは応答Ｒｐｌを次式：，，，：：，
Ｐｌｌ＋ Ｒｐ，ｒ・・・・・・（５）ではなく１次式
：Ｒｐｌ二Ｒｐｌｔ−Ｄｒｔ＋Ｒｐｌｒ−Ｄｐｒ・・・
（４）にしたがつて発生させることに対応する。

このような改善の詳細な実施は当業者にとつては特に問
題となるものではない。

本発明はＣＰＵが０Ｐのようなインターフエフイス内に
一般に存在する「検査および状態」レジスタ中の信号Ｄ
ｒ，およびＤＰｒの存在を交換された各データに先立つ
てプログラム制御下に検査することを防止するのでイン
ターフエイスＩＯＰ間でのデータ交換の速度を早めるこ
とができる。

この処理の間に二つのユニツトＵ１およびＵ２を制御す
るＣＰＵのいずれもの論理が故障を検出せずそしてこれ
にもかかわらず送出メツセージについての同一性検査が
否定的な結果を与えた場合にはこのメツセージは送出さ
れずそして二つのユニツトＵｌ，Ｕ２は検出されない故
障によつて誤りを示したユニツトを検知および回避する
ようになされたプログラム再構成手順を開始する。各ユ
ニツトＵｌ，Ｕ２のＣＰＵが固有に二重化され、したが
つて自己診断性を有する場合には、前記の再構成手順が
ＣＰＵの動作の正確さを検知する必要がないという事実
によつて簡略化されることは注目すべき点である。

これに対して、二つのユニツトＵ，，Ｕ２の一力のもの
のＣＰＵの制御論理が処理中に故障を検出すると、この
事実は割込み手順によつてインターフエイスＩＯＰを介
して他力のユニツトに通知される。

この結果、故障を通知したユニツトは動作から除かれ処
理は連続性を保持したままで単一の構成において継続さ
せる。

インターフエイスＩＯＰを通して故障の発生を通知する
のに用いられる態様はこの故障がＣＰＵの内部または外
部のいずれにおいて発見されたかにしたがつて異なる。

前者の場合には、信号手順はＣＰＵによつてプログラム
制御され、後者の場合には、ＣＰＵが最早指令を行なえ
ないことが明らかであるので通信手順はＣＰＵ自体の自
己診断線２８２（第２ａ図）にゆだねられる。

さらに詳述すれば、Ｕ１が故障ユニツトであるとすれば
、バスＺ１に接続されたモジユールＩＯＰがＺ１のナイ
ン２８２の状態を抽出してそれを接続線８１に送り返す
。

このような信号はバスＺ２に接続されたＩＯＰへの到来
によつて一力ではＶ１およびＶ，間での通常のデータ交
換に用いられる伝送形式にしたがつてＵ２のＣＰＵに対
する割込みを発生させ、他力ではＩＯＰの「制御および
状態」レジスタのあらかじめ定められたビツトを活性化
させる。

このようにして割込み信号を受けたＵ２のＣＰＵはこの
ようなレジスタの状態を検知してＵ，の故障の発生を通
知することができる。第８図の構造は第７図の構造と全
く同様にして動作し、唯一つの相違は二つの構成ユニツ
トが第５図に示す形式のものでなく第６図に示す形式の
ものであり、したがつて別個の処理における動作が二重
化構造の動作に関連していることである。

第９図の構造は基本的には第１図の構造と同様であり、
異なつているのは第１図でＵＰ，、・・・ＵＰｎとして
示された処理ユニツトがここでは共通メモリへのアクセ
スを得るためにモジユールＭＥＩに一体化された同じ数
の第６図に示す形式の処理ユニツトで置き換えられてい
ることである。この場合にもまた第６図および８図の構
造の場合におけるものと同様に、一つの処理ユニツトの
処理容量が通常であれば共通メモリの接続回路網のコス
トの増大をもたらすようなユニツト数の増加を伴なわず
に増加させられる。

第９図の構造の動作は第１図について行なわれる動作の
説明と完全に一致する。

これまで述べてきた構造は平等なすなわち、種種のユニ
ツト間に機能上の区別のない構成ならびに格差のあるす
なわち、種々のユニツトを夫々特定の機能によつて特徴
づけられる異なつた従属レベルに分配する構成とによつ
てより複雑な様式で相互に容易に結合される処理ユニツ
トの構造である。

このような構造はすでに述べた基本モジユールを専ら異
なつた構造に用いることによつて得られる。

さらに述べれば、ある構成物の種々の基本的構成をへだ
てている物理的な距離が短かければ、これらの構造の間
の相互接続は第６，８，９図について述べた「バイ−ポ
ート」メモリＭＢの使用によつて充分に得られ、そうで
ない場合にはすでに述べたインターフエイスＩの使用が
必要となる。

例として平等形式のものよりも明らかに重要な格差形式
の二つの構造について説明する。第１０図の構造は隣接
する処理ユニツト間に二つのレベルがある相互接続「バ
イ−ポート」メモリＭＢを使用する格差構成の例を示す
。

この構造においては低レベル「図中左側」の処理ユニツ
トによつてなされた処理の結果はより高いレベル「図中
右側」のユニツトに対し同一の「バイ−ポート」メモリ
ＭＢへの共通なアクセスによつて利用可能にされる。

高レベルユニツトは第１，５，１図について述べた形式
のユニツトから構成することができる。

第１１図の構造は第１０図の形式の２−レベルの格差構
造の別の例であるが、この場合にはＩ形式のインターフ
エイスで相互接続される遠隔ユニツトがある。かかる場
合には、処理の結果がその正確さの検査を可能にする適
当な交換規則を有する高レベルユニツトに伝送されなけ
ればならない。

この例では、高レベルユニツトは第１図示のもののよう
なマルチプロセツサからなる。

全装置、特に低レベルユニツトの寿命をマルチプロセツ
サの処理ユニツトＵＰの故障時に確保するためには、各
低レベルユニツトから送出される接続線（したがつてイ
ンターフエイスＩ）について二重化が必要であり、そし
て図示のように二つの異なつた処理ユニツトＵＰの端子
を接続することが必要である。

第５，６，７，８，９，１０，１１図に示した構造の動
作はすでに説明されそれ以上の説明を必要としないので
本発明の目的である処理装置の動作態様を第１図のマル
チプロセツサを特に参照して説明する。

第１図の場合にはすでに述べたように、装置はｎ個の処
理ユニツトＵＰおよびｋ個のメモリバンクＢＭを有する
「マルチプロセツサ］の構造として動作する。

マルチプロセツサ装置はすでに知られているように基本
的には夫々のものが共通メモリに対して独立した形式で
アクセスできる二つまたはそれ以上の中央処理装置から
なる。

本発明の場合では中央処理装置はＵＰ，，ＵＰ２・・・
ＵＰｎであり、共通メモリはバンクＢＭ，，ＢＭ２、・
・・ＢＭｋからなる。

マルチプロセツサ装置の処理容量、記憶容量および信頼
性の実用的な必要性への合致は適当な数の中央処理装置
およびメモリバンクを互いに接続することによつて得ら
れる。

中央処理装置ＣＰＵは単一または固有二重化構成で内部
メモリＭに対して直接におよび共通外部メモリのバンク
ＢＭに対して論理ＭＥＩおよびＭＡＣを通してアクセス
することができる。

ＣＰＵのバスｂに接続された内部メモリへのアクセスは
明らかにバスｌに接続された外部メモリに対するアクセ
スよりも早く、したがつてさらにそれが属するユニツト
ＵＰに対する特定のデータを含む内部メモリもより頻繁
に利用されるプログラム部分を各ユニツトＵＰに反復し
て含むことができる。二つのメモリ間の選択の判断はＤ
によつて行なわれるτ２ビツトのデコードに基いてアド
レス拡張ユニツトＵＥＡ（第２ａ図）の出力に存在する
物理的アドレスの値によつて決定され、あらかじめ定め
られた限界値よりも低いアドレスについてはアクセスが
それ自身に対するアクセス要求を認識する内部メモリに
おいてバスｂに存在するアドレスのデコードによつて直
接行なわれ、この限界値をこえるアドレスについては再
構成ユニツトＲＩＣが関係する。

このユニツトはそれ自身のレジスタの内容に基いて論理
ＭＥＩに対してアクセスに関連するメモリバンクＢＭの
一致を通知する。この結果、ＵＰを直接選択されたメモ
リバンクＢＭ（たとえばＣｌ２を通してＢＭ２に接続さ
れたＵＰ，）に対して接続するバスだけが活性化される
。モジユールＭＥＩ，ＭＡＣおよび接続線Ｃを通してな
された中央処理装置ＵＰとメモリバンクＢＭとの間の接
続は基本的にはトラヒツクおよび信頼性の問題を解決し
、一刀の側では中央処理装置ＵＰのメモリバンクＢＭに
対する混雑なしに迅速なアクセスを可能とし、他方の側
では故障の場合にＵＰあるいはＢＭのいずれかであり得
る故障ユニツトを処理装置全体の動作を損ねることなく
制限および絶縁する。

共通メモリは−般に「メモリインターリーブ」と呼ばれ
る公知の技術によつて異なつたバンクの割当てを後続す
るアドレスに対して行なう物理的アドレスへの区分を用
いることにより分離されたバンクＢＭ，，ＢＭ２・・・
ＢＭｋに区分される。

本発明においてとられる規則は一次バンクＫ，の予測さ
れた数によるそれらの部分の同一の残部を与える全ての
アドレスに対する同一のメモリバンクの割当てに関連す
る。たとえばＫ，二４であり一次バンクがＢＭｌ，ＢＭ
，，ＢＭ，およびＢＭ４である簡単な場合には、アドレ
ス０，４，８、・・・がバンクＢＭ，に、アドレス１，
５，９、・・・がバンクＢＭ２に、了ドレス２，６，１
０、・・・がバンクＢＭ３にそして最後にアドレス３，
１，１１、・・・がバンクＢＭ４に夫々割当てられる。

このようにしてメモリに対するアクセスに関連する処理
ユニツトＵＰの列による広汎な処理容量の損失が避けら
れるが、これはプログラムの指令が逐次的なアドレスに
よつて一般的に行なわれるからである。

バンクＢＭは信頼性の理由から単一または二重化のいず
れの構成とすることもできるが、実際上はたとえば電話
サービスの制御等のいくつかの用途については、容易に
修復されない故障が後に発生した場合にも自動再構成特
性を用いて装置の動作が継続可能であることが特に重要
である。

したがつて、前者の場合（単一構成）ではｋ個のメモリ
バンクがＫ，個の一次バンクおよびＫｒの付加バンク（
Ｋｓ＝０）に区分され、後者の場合（二重化構成）では
ｋ個のバンクがＫｐ個の一次バンク、Ｋｓ＝Ｋｐの二次
バンクおよびＫｒの付加バンクに区分される。Ｋｓの二
次バンクは絶えず更新され一次バンクに含まれるのと同
じ情報を含んでいる。

単一もしくは二重化構成におけるメモリバンクによる動
作購成形式は各ＵＰ（第１図）において関連するＣＰＵ
のレジスタＲＳ（第２ａ図）中に存在するビツトＳｄに
デコードされる。

単一構成における動作の場合には、一次バンクＫｐだけ
が関与し、一方付加Ｋｒバンクは故障の場合のみに関係
する。

一次バンクについての処理が当業者にとつてすでに知ら
れた形式で行なわれることは明らかであるから、これ以
上の説明は必要でない。

故障一次バンクの付加バンクによる置きかえは再構成ユ
ニツトＲＩＣ中において（第２ａ図）すでに述べた形式
により故障一次バンクのコード化を置きかえのためにプ
ログラムで選択された付加バンクのコード化によつて置
き換えることにより極めて簡単な方法で行なわれる。

二重化一構成動作の場合には、付加バンクＫｒは一次バ
ンクおよび二次バンクの双力の故障の場合だけ関与する
から一次バンクＫｐおよび二次バンタＫｓの双力が関与
する。

再構成ユニツトＲＩＣはＲＳから接続線２２５およびマ
ルチプレクサＭＸＣを通して受けた情報に基いて共通メ
モリＢＭに対するアクセスアドレスを要求される機能に
応じて一次バンク、二次バンクまたはその双力に割当て
る。

共通メモリＢＭ（第１図）中に記憶されたプログラムに
関係する「命令フエツチ」の用語で知られる命令を受け
渡す機能は単一のＵＰによつてたとえば一次バンクまた
は対応する二次バンク中に存在するそのコピーについて
働らくことにより行なわれるので、ＵＰを二群に区分し
各群の各ＵＰを「一次」または「二次」として等級化す
ることにより共通メモリ中における「命令フエツチ」に
対するアクセス要求の負荷を区分することが可能である
。

一力これに対してデータを共通メモリ中に書込む機能は
一次バンクおよび対応する二次バンクに存在するコピー
の双力について行なわれるので、この場合は二重化状態
ｄにあるレジスタＲＳ（第２ａ図）の出力に存在するビ
ツトＳｄの等級化に基いて同一のデータを先ず一次バン
クに次いで二次バンクに対して同一のアドレスで書込む
ことが可能である。

データをメモリＢＭ（第１図）から読出す機能は単一の
ＵＰによつて一次バンクまたは対応する二次バンクにつ
いて無差別に行なうことができるので、通常の動作にお
いては、「命令フエツチ」についてすでに述べたものと
同様にしてＵＰを一次ＵＰおよび二次ＵＰに区分するこ
とにより要求の付加を区分することが可能である。

「テストおよびセツト」の命令についてデータを読出し
および書込む動作の場合には前記データの書込みがすで
に述べたように先ず一次バンクに、次いで二次バンクに
ついて時間的順序で行なわれ、このようなデータの読出
しは情報が一義的であるように常に一次バンクによつて
のみ行なわれなければならないのでこの「テストおよび
セツト」機能の間に、データの読出しはレジスタＲＳの
出力の接続線２２５に存在する前記機能に対応する等級
化ビツトをＳ，によつて制御されるマルチプレクサＭＸ
Ｃ（第２ａ図）を通して選択することにより一次バンク
についてのマイクロプログラムによつて行なわれる。

一次または二次バンクの故障の場合には、単一構成の動
作についてすでに述べた規則により付加バンクによる置
き換えが行なわれる。

再構成論理ユニツトＲＩＣの特定の構造によつて修復さ
れない一連の故障によつて最初用意されていた全ての付
加バンクが使いつくされた場合にも装置はその動作を継
続することができる。

実際、この場合には残りのバンクの合計数が最初一次バ
ンクについて用意されていた数Ｋｐ以下になるまで一連
の後続するフエイズを通して装置の後続する単一構成へ
の低下を行なうことが可能である。さらに述べれば、全
ての付加バンクが一旦使いつくされた後では、一次また
は二次バンクＢＭ（第１図）のいずれかに故障が発生し
た場合には直ちに故障バンクをそのコピーである一つの
バンクによつてＲＩＣ（第２ａ図）中において故障バン
クのコードのそのコピーであるバンクのコードによる置
き換えを簡単に行なうことによつて置き換えることが可
能であり、このような場合には明らかにバンクの中の一
力は二重化されない。

尚、二重化されているバンクの一 つに故障が生じた場
合には、動作の態様は前記の場合と同様であるが、この
場合には二重化のない二つのバンクがある。これに対し
て二重化のないバンクに故障が起ると、尚二重化されて
いるバンクの一つのものの二重化を除去し、故障バンク
をこのように利用可能となつたバンクと交換するように
ＲＩＣ中のバンクのコード化を再び割当てることによつ
て自動的な再構成がなお可能である。さらに修復されな
い故障がある場合には、全てのバンクが単一構成となる
までこのような処置を続けることができる。

このような場合、もちろん最後のものは例外であるが、
再構成論理回路ＲＩＣの多様性のために再構成が極めて
迅速に、すなわち、外部の非揮発性の実質メモリとの交
換を伴なわずかつ情報の損失を伴なわないで行なうこと
ができるのは注目すべき点である。

このような性能は知られているように電話動作を制御す
るようになされた処理装置の場合に特に重要である。先
に述べた単一および二重化構成の他に、以下の例に述べ
るようにしていずれの前記構成でもないハイブリツド形
式における動作も可能である。

第一の場合は二重イヒ構成において装置性能を改善する
ために以前の性能によるプログラムと新しい改善された
プログラムとの双力を同時に行なうことが必要な場合に
生じる。この必要性はたとえば記憶−プログラム電話交
換の匍脚等の場合において非常にしばしぱ生じる。この
場合には処理ユニツトＵＰ（第１図）の一つが通常の処
理から外されて新プログラムのテストに当てられる。

したがつてこの一つのユニツトの他の全てのＵＰが旧プ
ログラムを含む一次バンクＫｐへアクセスするのに対し
、この選ばれた一つのＵＰは新プログラムがあらかじめ
入れられた二次バンクＫｓに対するアクセスを有する。
新プログラムの正確さが一旦検査されると、この新プロ
グラムを含む二次バンクＫｓへのアクセスを常に有する
残りのＵＰが順次新プログラムへの作業に切り換えられ
る。最後のユニツトＵＰが新プログラムに切り換えられ
た後で、新プログラムは一次バンクＫｐにも びコピー
され、このようにして当初の二重化構成の状態が得られ
る。この目的のために、プログラムの更新の前記動作が
論理ＲＩＣ（第２ａ図）の動作の多様性のために通常の
サービスに何等の中断も生じないで行なわれたというこ
とが重要である。

次いで特に一つのユニツトＵＰからの他の全てのユニツ
トに対する「割込み信号］の転送様式について処理ユニ
ツトＵＰ（第１図）の間でどのように通信がなされるか
を説明する。

処理ユニツト間の情報交換は共通メモリＢＭを介して基
本的には通信の情報目的を近傍の特別化された位置で利
用可能にすることからなるいわゆる「メールボツクス」
と呼ばれる技術によつて行なわれる。

この点で関連処理ユニツトはこの情報を周期的に（「ポ
ーリング］法）または励起後（「割込み」法）のいずれ
かによつて読み出す。

この双力の力法とも本発明の装置目的のために用いるこ
とができる。

ポーリング法は当該技術分野で周知の法則に従つて行な
われるので説明は省略するが、これに対して「割込み法
」は独自な形式で行なわれるので以下さらに詳細に説明
する。そのメモリ中に転送すべきメツセージを記憶し他
のユニツトに対して告知をしようとするユニツトＵＰは
他の全てのユニツトＵＰに対して処理装置間の付加的な
接続を伴なわずにすでに述べた既存の物理的径路（ＭＥ
Ｉ，ＭＡＣおよびバスｃ）を利用して［割込み信号］を
送る。この［割込み信号」は前記処理ユニツトに関連す
るＭＥＩの回路１Ｔ（第３図）中において関連ＣＰＵ（
第２ａ図）から接続線３１，３２および３４を経て一つ
の命令を受けた場合に発生され、次いで回路ＤＲ（第３
図）および関連するバスＣ（第１図）を経て信号自体の
割当てのためにプログラムによつて選ばれたメモリバン
クＢＭに対して転送される。

前記各バンクはそのモジユールＭＡＣによつて［割込み
」手順を開始したユニツトＵＰに対するその回路ＤＲ（
第４図）に［割込み信号」を受ける。

同一の信号は接続線４２（第４図）を通して全ての回路
ＤＲに与えられそれから全てのＵＰ（第１図）に送られ
る。

このようにして、情報の複雑な交換手順が、既存の回路
網接続線と共通メモリのみを利用することにより、与え
られたＫＯバスの他には付加的なバスを用いないで種々
の処理ユニツトＵＰ間において行なわれる。

【図面の簡単な説明】

第１図は本発明の目的である処理装置のマルチプロセツ
サ構造の一例を示す図、第２ａ図は第１図中のＣＰＵに
よつて示すプロツクの詳細図、第２ｂ図はＣＰＵの動作
に関する時間図、第２ｃ図はＣＰＵの動作に有用ないく
つかの信号を示す図、第３図は第１図中のＭＥＩによつ
て示すプロツクの詳細図、第４図は第１図中のＭＡＣに
よつて示すプロツクの詳細図、第５図は処理装置の「モ
ノプロセツサ」構造の一例を示す図、第６図は別個の前
処理構造を備えた処理装置のモノプロセツサの一例を示
す図、第７図は処理装置の「並列検査により二重化され
た」構造の一例を示す図、第８図は処理装置の「並列検
査により二重化されかつ別個の前処理を備えた」構造の
一例を示す図、第９図は処理装置の「別個の前処理を備
えたマルチプロセツサ」構造の一例を示す図、第１０図
は隣接するユニツトについて多数の格差レベルを備えた
構造の一例を示す図、第１１図は遠隔ユニツトを備えた
格差マルチレベル構造を示す図である。

Claims (1)

1. 【特許請求の範囲】 １ 外部装置との間でデータ信号を相互に伝送するため
   のインターフェイスモジュールＩと、メモリモジュール
   Ｍと、同一の処理機能を行うための同一のマイクロプロ
   グラム化された構造をそれぞれ有する一対の同一のプロ
   セッサモジュールＣＰＵと、バス拡張モジュールＭＥＩ
   と、前記各インターフェイスモジュールＩ、メモリモジ
   ュールＭ、プロセッサモジュールＣＰＵおよびバス拡張
   モジュールＭＥＩを二方向に相互に接続するための内部
   非同期バスをとをそれぞれ有する多数の処理ユニットＵ
   Ｐ＿１〜ＵＰｎ；入力および任意モジュールＭＡＣおよ
   び少なくとも一つのメモリモジュールＭを二方向に相互
   に接続する内部バスｌをそれぞれ有する多数のメモリバ
   ンクＢＭ＿１〜ＢＭｋ；ならびに前記各処理ユニットＵ
   Ｐ＿１〜ＵＰｎのバス拡張モジュールＭＥＩと前記各メ
   モリバンクＢＭ＿１〜ＢＭｋの入力および任意モジュー
   ルＭＡＣとを相互に接続するための個々の二方向データ
   バスＣ＿１＿１〜Ｃｎｋを含むバス回路網を備え、かつ
   前記一対をなす各プロセッサモジュールＣＰＵがその状
   態を前記一対の他のプロセッサモジュールＣＰＵの状態
   とシステム的に比較するための手段ＣＦ＿２、ＣＦ＿３
   、ＣＦ＿４を備え、この比較が一致すれば前記一対の中
   の一つだけのプロセッサモジュールＣＰＵからの出力を
   関連する非同期バスｂ＿１〜ｂ＿ｎに送出可能にし、こ
   の比較が一致しなければ前記一対のプロセッサモジュー
   ルＣＰＵの中の一つのものに故障状態があることを検知
   し前記一対のいずれのプロセッサモジュールＣＰＵから
   の出力をも関連する非同期バスｂ＿１〜ｂ＿ｎに送出さ
   せないようにしたことを特徴とするマルチ構成可能なモ
   ジュール処理装置。 ２ 前記各プロセッサモジュールＣＰＵが処理動作を行
   うための論理回路と、マイクロプログラムメモリＭＭＰ
   と、このマイクロプログラムメモリＭＭＰに結合された
   シーケンサＳＥＱと、前記論理回路および前記シーケン
   サＳＥＱに接続された処理動作のための単位サイクルの
   制御パルスを発足させるためのタイムベースＢＴとを備
   え、かつ前記各プロセッサモジュールＣＰＵが一対のシ
   ーケンサの入力に存在する信号を比較するための手段Ｃ
   Ｆ＿１を有し、これら信号の論理レベルの差によつて該
   手段ＣＦ＿１により前記タイムベースＢＴに対する制御
   信号を発生させ処理動作の単位サイクルについての同期
   Ｔを再生し、それによつて前記プロセッサモジュールＣ
   ＰＵの間の同期を維持および／または回復させるように
   なされていることを特徴とする前記特許請求の範囲第１
   項記載のマルチ構成可能なモジュール処理装置。 ３ 前記各プロセッサモジュールＣＰＵが前記論理回路
   より送出されかつ前記メモリバンクＢＭ＿１〜ＢＭｋの
   一部に関連する級別ビットを一次および二次バンクに一
   時的にストアさせるためのレジスタＲＳと、前記メモリ
   バンクＢＭ＿１〜ＢＭＫのコードマップのメモリを有す
   る再構成ユニットＲＩＣとを備えており、前記級別ビッ
   トをマルチプレクサＭＸＣに送出し、前記マップを前記
   メモリバンクＢＭ＿１〜ＢＭｋ中に生じる故障の診断機
   能、としてプロセッサモジュールＣＰＵによつて動的に
   修正し、前記再構成ユニットＲＩＣを前記論理回路によ
   つて発生されるメモリモジュールＭのアドレスの最下位
   部分によつてアドレスすると共に前記マルチプレクサＭ
   ＸＣの出力によつてアドレスしてアドレスされたメモリ
   モジュールＭの設けられているメモリバンクＢＭ＿１〜
   ＢＭｋのコードを読み、このメモリモジュールＭの前記
   アドレスの最上位部分の値が閾値を越えたときに前記コ
   ードを閾値比較器Ｄによつて関連する非同期バスｂ＿１
   〜ｂ＿ｎに送出できるようになされていることを特徴と
   する前記特許請求の範囲第２項記載のマルチ構成可能な
   モジュール処理装置。 ４ 前記レジスタＲＳ、マルチプレクサＭＸＣおよび再
   構成ユニットＲＩＣをプロセッサモジュールＣＰＵによ
   つて制御し前記メモリモジュールＭの発生された各アド
   レスについて級別ビットと一つだけの一次メモリバンク
   のコードを発生させてメモリバンクＢＭ＿１〜ＢＭｋの
   単一のアドレスモードを行わせるか、または級別ビット
   と一次メモリバンクおよび対応する二次メモリバンクと
   のコードとを発生させてメモリバンクＢＭ＿１〜ＢＭｋ
   の二重化されたアドレスモードを行わせるようになされ
   ていることを特徴とする前記特許請求の範囲第１項記載
   のマルチ構成可能なモジュール処理装置。 ５ 前記比較を行う手段ＣＦ＿２、ＣＦ＿３、ＣＦ＿４
   、が前記一対の各プロセッサモジュールＣＰＵから発生
   される情報をこれと同時に非同期バスｂ＿１〜ｂ＿ｎ上
   に存在する情報と比較することのできる比較器からなつ
   ていることを特徴とする前記特許請求の範囲第１項記載
   のマルチ構成可能なモジュール処理装置。 ６ 相互に接続された二つの処理ユニットＵ＿１、Ｕ＿
   ２を備え、かつこれら二つの処理ユニットＵ＿１、Ｕ＿
   ２の中の一つのものにそれぞれ接続された一対の並列な
   インターフェイスＩＯＰを介して前記処理ユニットを接
   続し、これら二つの処理ユニットＵ＿１、Ｕ＿２の間で
   データ交換を行わせるために、信号を受けている処理ユ
   ニットにデータが実際に得られていることを示す信号ｄ
   ｒｔの存在に対しては信号を送出している処理ユニット
   への実行された動作信号ｒｐ＿１の返却を可能にしかつ
   信号を送出している処理ユニットによるデータの実際の
   伝送を示す信号ｄｐｒについては信号を受信している処
   理ユニットへの実行された動作信号ｒｐ＿１の送出を可
   能にする手段を前記インターフェイスＩＯＰ中に設けた
   ことを特徴とする前記特許請求の範囲第１項記載のマル
   チ構成可能なモジュール処理装置。 ７ 前記各バス拡張モジュールＭＥＩがこれらバス拡張
   モジュールを前記メモリバンクＢＭ＿１・・・・・・Ｂ
   Ｍｋに接続する前記二方向データバスＣｎ＿１・・・・
   ・・Ｃｎｋと同箇数だけ設けられかつそれぞれがこれら
   各バスＣｎ＿１・・・・・・Ｃｎｋを送出および受信の
   双方において制御することのできる駆動−受理器ＤＲ＿
   １・・・・・・ＤＲｋと、前記非同期バスｂ＿１〜ｂ＿
   ｎ上に存在するデータとアドレスとを同時に記憶しかつ
   それらを全ての駆動−受信器ＤＲ＿１〜ＤＲｋに対して
   移送する動作およびこれと逆の動作が可能である第１の
   レジスタＢＢ＿１と、前記一対のプロセッサモジュール
   ＣＰＵからの命令を前記非同期バスｂ＿１〜ｂ＿ｎを介
   して受けこれらを再度全ての駆動−受信器ＤＲ＿１〜Ｄ
   Ｒｋに対して同時に送出することのできる第１の論理回
   路ＬＳＩと、前記非同期バスｂ＿１〜ｂ＿ｎ上に存在す
   る信号のデコーディングに基づいて、前記駆動−受信器
   ＤＲ＿１〜ＤＲｋの中の前記信号に一致するものを抽出
   してこれに対して動作命令を送ることのできるデコーダ
   回路ＤＣと、前記非同期バスｂ＿１〜ｂ＿ｎから送られ
   る適当な命令に基づいて割込み信号を前記駆動−受信器
   ＤＲ＿１〜ＤＲｋに対して送出するための回路ＩＴと、
   前記駆動−受信器ＤＲ＿１〜ＤＲｋから送られかつ任意
   の対のプロセッサモジュールＣＰＵの間の対話の要求に
   関連する割込み信号を受けるための第１の回路ＩＲ＿１
   と、前記駆動−受信器ＤＲ＿１〜ＤＲｋから送られかつ
   前記メモリバンクＢＭ＿１〜ＢＭｋの故障に関連する信
   号を受ける第２の回路ＩＲ＿２と、前記割込み信号を受
   ける第１および第２の回路ＩＲ＿１、ＩＲ＿２に接続さ
   れ、同一の非同期バスに接続された前記一対のプロセッ
   サモジュールＣＰＵからこのバスを介して送られる適当
   な命令に基づいて真ではないと判断された割込み信号の
   マスキングを行うことのできる第１の論理回路とを備え
   ていることを特徴とする前記特許請求の範囲第１項記載
   のマルチ構成可能なモジュール処理装置。 ８ 前記各入力および任意モジュールＭＡＣが前記各二
   方向バスＣ＿１ｋ〜Ｃｎｋを受信および送出の双方にお
   いて制御することができかつ前記任意モジュールを前記
   処理ユニットＵＰ＿１〜ＵＰ＿ｎに接続する前記二方向
   バスＣ＿１ｋ〜Ｃｎｋと同一の箇数で設けられた駆動−
   受信器ＤＲ＿１〜ＤＲｎと、前記駆動−受信器ＤＲ＿１
   〜ＤＲｎによつて送られてくるメモリに対するアクセス
   の要求を規則的な時間間隔で現時点の要求を検知する基
   準にしたがつて走査しこれらの要求を逐次送出すること
   のできる任意回路ＡＲＢと、前記任意回路ＡＲＢによつ
   て選択される任意の時点で情報を駆動−受信器ＤＲ＿１
   〜ＤＲｎから受けこれを接続されているバスｌに対して
   送出する動作およびこれと逆の動作の可能な第２のレジ
   スタＢＢ＿２と、任意の前記処理ユニットＵＰ＿１〜Ｕ
   Ｐｎからの命令を前記二方向バスＣ＿１ｋ〜Ｃｎｋ一つ
   のものを介して受け、これらを前記メモリバンクＢＭ＿
   １〜ＢＭｋの内部バスｌに対して送出する動作およびこ
   れと逆の動作の可能な第３の論理回路ＬＳ＿２と、前記
   内部バスｌに対する個々の一つのアクセスに関して進行
   している動作を適時に制限して故障によるデッドロック
   を生じさせないようにするタイミング回路ＴＯと、前記
   入力および任意モジュールＭＡＣの動作に必要な全ての
   タイミング信号を発生させることのできるタイムベース
   ＢＴ＿２とを備えていることを特徴とする前記特許請求
   の範囲第７項記載のマルチ構成可能なモジュール処理装
   置。