JP6704057B2 - Semiconductor device and method of manufacturing semiconductor device - Google Patents
Semiconductor device and method of manufacturing semiconductor device Download PDFInfo
- Publication number
- JP6704057B2 JP6704057B2 JP2018541055A JP2018541055A JP6704057B2 JP 6704057 B2 JP6704057 B2 JP 6704057B2 JP 2018541055 A JP2018541055 A JP 2018541055A JP 2018541055 A JP2018541055 A JP 2018541055A JP 6704057 B2 JP6704057 B2 JP 6704057B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- semiconductor
- film
- region
- semiconductor substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims description 385
- 238000004519 manufacturing process Methods 0.000 title claims description 56
- 229910052751 metal Inorganic materials 0.000 claims description 232
- 239000002184 metal Substances 0.000 claims description 232
- 239000000758 substrate Substances 0.000 claims description 136
- 239000010410 layer Substances 0.000 claims description 66
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 54
- 238000000034 method Methods 0.000 claims description 41
- 230000007547 defect Effects 0.000 claims description 35
- 229910052739 hydrogen Inorganic materials 0.000 claims description 34
- 239000001257 hydrogen Substances 0.000 claims description 34
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 31
- 229910052782 aluminium Inorganic materials 0.000 claims description 31
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 31
- 230000015572 biosynthetic process Effects 0.000 claims description 28
- 239000012535 impurity Substances 0.000 claims description 27
- 229910052759 nickel Inorganic materials 0.000 claims description 26
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 17
- 229910052796 boron Inorganic materials 0.000 claims description 17
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 17
- 229910052721 tungsten Inorganic materials 0.000 claims description 17
- 239000010937 tungsten Substances 0.000 claims description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 15
- 229910052698 phosphorus Inorganic materials 0.000 claims description 15
- 239000011574 phosphorus Substances 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 14
- 238000010438 heat treatment Methods 0.000 claims description 14
- 238000010894 electron beam technology Methods 0.000 claims description 13
- 239000002344 surface layer Substances 0.000 claims description 12
- 239000010936 titanium Substances 0.000 claims description 12
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 10
- 229910052719 titanium Inorganic materials 0.000 claims description 10
- 150000002500 ions Chemical class 0.000 claims description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 5
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 229910000838 Al alloy Inorganic materials 0.000 claims description 4
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 229910000990 Ni alloy Inorganic materials 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000011229 interlayer Substances 0.000 description 176
- 230000004888 barrier function Effects 0.000 description 125
- 238000000137 annealing Methods 0.000 description 22
- 230000000694 effects Effects 0.000 description 15
- 239000001307 helium Substances 0.000 description 13
- 229910052734 helium Inorganic materials 0.000 description 13
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 13
- 125000004435 hydrogen atom Chemical group [H]* 0.000 description 13
- 239000000203 mixture Substances 0.000 description 10
- 239000005380 borophosphosilicate glass Substances 0.000 description 7
- 230000000052 comparative effect Effects 0.000 description 7
- 238000000059 patterning Methods 0.000 description 7
- 238000002161 passivation Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000011084 recovery Methods 0.000 description 6
- 229910000679 solder Inorganic materials 0.000 description 6
- 230000008646 thermal stress Effects 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000004544 sputter deposition Methods 0.000 description 4
- 230000002159 abnormal effect Effects 0.000 description 3
- 230000001133 acceleration Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000007812 deficiency Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 230000006866 deterioration Effects 0.000 description 3
- 150000002431 hydrogen Chemical class 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 230000012447 hatching Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 238000007789 sealing Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- 229910015900 BF3 Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- 230000032683 aging Effects 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- WTEOIRVLGSZEPR-UHFFFAOYSA-N boron trifluoride Chemical compound FB(F)F WTEOIRVLGSZEPR-UHFFFAOYSA-N 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 238000005224 laser annealing Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- OFNHPGDEEMZPFG-UHFFFAOYSA-N phosphanylidynenickel Chemical compound [P].[Ni] OFNHPGDEEMZPFG-UHFFFAOYSA-N 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
- H01L29/0692—Surface layout
- H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0804—Emitter regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0821—Collector regions of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
- H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
- H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
- H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/45—Ohmic electrodes
- H01L29/456—Ohmic electrodes on silicon
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/8613—Mesa PN junction diodes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Description
この発明は、半導体装置および半導体装置の製造方法に関する。 The present invention relates to a semiconductor device and a semiconductor device manufacturing method.
従来、半導体基板に形成したトレンチ内にMOS(金属−酸化膜−半導体からなる絶縁ゲート)ゲートを埋め込んだトレンチゲート構造の半導体装置では、特性改善のためトレンチピッチ(トレンチを配置する間隔)を狭くすることが知られている。トレンチピッチを狭くすることで、隣り合うトレンチ間(メサ部)の幅が狭くなるため、表面電極と半導体部とのコンタクト(電気的接触部)を形成するコンタクトホールの幅が狭くなる。幅の狭いコンタクトホールにスパッタリング法などにより表面電極を埋め込もうとすると、表面電極にボイドが生じる。 Conventionally, in a semiconductor device having a trench gate structure in which a MOS (insulated gate consisting of metal-oxide film-semiconductor) gate is embedded in a trench formed in a semiconductor substrate, a trench pitch (interval between trenches) is narrowed in order to improve characteristics. Is known to do. By narrowing the trench pitch, the width between adjacent trenches (mesa portion) is narrowed, so that the width of the contact hole forming the contact (electrical contact portion) between the surface electrode and the semiconductor portion is narrowed. When the surface electrode is embedded in the narrow contact hole by the sputtering method or the like, a void is generated in the surface electrode.
この問題を解消する構造として、コンタクトホールの内部に、埋め込み性の高いタングステン(W)を材料とするプラグ電極を埋め込んで、プラグ電極を介して表面電極と半導体部とを電気的に接続した構造(以下、第1従来構造とする)が公知である。従来の半導体装置の構造についてトレンチゲート構造を備えた縦型IGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)を例に図24に示す。図24は、従来の半導体装置の構造を示す断面図である。 As a structure for solving this problem, a structure in which a plug electrode made of tungsten (W) having a high embedding property is embedded in the contact hole and the surface electrode and the semiconductor portion are electrically connected via the plug electrode (Hereinafter, referred to as a first conventional structure) is known. FIG. 24 shows a structure of a conventional semiconductor device by taking an example of a vertical IGBT (Insulated Gate Bipolar Transistor) having a trench gate structure. FIG. 24 is a sectional view showing the structure of a conventional semiconductor device.
図24に示す第1従来構造では、コンタクトホール210aにプラグ電極212が埋め込まれている。プラグ電極212の材料であるタングステンは半導体基板200の材料であるシリコン(Si)との密着性に劣る。このため、プラグ電極212と半導体部(n+型エミッタ領域203)との間には、半導体部との密着性が高く、かつ半導体部とのオーミックコンタクトを形成可能な金属からなるバリアメタル211が設けられる。バリアメタル211は、例えばチタン(Ti)膜および窒化チタン(TiN)膜を順に積層した金属膜である。In the first conventional structure shown in FIG. 24, the
バリアメタル211は、コンタクトホール210aの内壁および層間絶縁膜210の表面に沿って設けられ、層間絶縁膜210の表面全体を覆う。表面電極213は、層間絶縁膜210上のバリアメタル211と、プラグ電極212と、に接し、p型ベース領域202およびn+型エミッタ領域203に電気的に接続されている。図24には、半導体基板200のおもて面側のトレンチゲート構造を示し、裏面側のp+型コレクタ領域およびコレクタ電極は図示省略する。符号201,204〜207は、それぞれn-型ドリフト層、MOSゲート、トレンチ、ゲート絶縁膜およびゲート電極である。The
このようなトレンチゲート構造の半導体装置のライフタイムを制御するためにヘリウム(He)や電子線を照射してドリフト層にライフタイムキラーとなる格子欠陥を導入する場合、メサ部にも空孔(V)(以下、格子欠陥とする)が発生しゲート閾値電圧が低下してしまう。このため、ヘリウムや電子線の照射後に水素(H2)雰囲気で熱処理(水素アニール)を行い、メサ部の格子欠陥を回復させて、ゲート閾値電圧を回復させる必要がある。この水素アニール時に、水素雰囲気中の水素原子が表面電極213を通過してメサ部にまで到達するように、表面電極213の材料として水素原子が通過可能なアルミニウム(Al)が用いられる。In order to control the lifetime of such a semiconductor device having a trench gate structure, when helium (He) or an electron beam is irradiated to introduce a lattice defect that becomes a lifetime killer into the drift layer, holes ( V) (hereinafter, referred to as lattice defect) occurs and the gate threshold voltage decreases. Therefore, it is necessary to perform heat treatment (hydrogen annealing) in a hydrogen (H 2 ) atmosphere after irradiation with helium or an electron beam to recover lattice defects in the mesa portion and recover the gate threshold voltage. At the time of this hydrogen annealing, aluminum (Al) through which hydrogen atoms can pass is used as a material of the
しかしながら、コンタクトホール210aの内部にバリアメタル211を介してプラグ電極212が埋め込まれた構造である場合、上述したように層間絶縁膜210の表面全体がバリアメタル211に覆われている。このため、水素アニール時、表面電極213側から層間絶縁膜210側への水素原子の拡散がバリアメタル211により抑制される。これによって、半導体基板200の表面にまで水素原子が到達しないため、メサ部の格子欠陥を回復させることができない。すなわち、コンタクトホール210aの内部にバリアメタル211を介してプラグ電極212が埋め込まれた構造の半導体装置にライフタイム制御を行う場合、ライフタイム制御により低下したゲート閾値電圧を回復させることができない。
However, in the case of the structure in which the
この問題を解消する方法として、バリアメタルの第1金属膜(半導体部に接する金属膜)をチタンではなく、ニッケル(Ni)やコバルト(Co)等のVIII族の金属材料により形成する方法が提案されている(例えば、下記特許文献1参照。)。下記特許文献1では、バリアメタルの第1金属膜の材料を変更することで、電子線照射等の後に行う水素アニール時に第1金属膜に水素原子が吸蔵されることを防止している。
As a method of solving this problem, a method of forming the first metal film (metal film in contact with the semiconductor portion) of the barrier metal with a Group VIII metal material such as nickel (Ni) or cobalt (Co) instead of titanium is proposed. (See, for example,
また、別の方法として、デバイス主面上にTiW(チタン−タングステン)系のバリアメタルをスパッタリングにより形成するに際して、TiWターゲットのチタン濃度を2重量%以上8重量%以下とする方法が提案されている(例えば、下記特許文献2参照。)。下記特許文献2では、チタンを含む金属膜のチタン濃度を制御して水素トラップ効果を弱めることで、水素アニールによるゲート閾値電圧回復効果を確保している。
In addition, as another method, when a TiW (titanium-tungsten)-based barrier metal is formed on the main surface of the device by sputtering, a method in which the TiW target has a titanium concentration of 2% by weight or more and 8% by weight or less is proposed. (See, for example,
また、別の方法として、半導体部と表面電極とが接触する箇所にはバリアメタルを配置し、半導体部と表面電極とが接触しない部分にはバリアメタルを配置しない方法が提案されている(例えば、下記特許文献3参照。)。下記特許文献3では、パターニングによりバリアメタルを選択的に除去することで、層間絶縁膜の側面(コンタクトホールの側壁)のみに半導体部の表面から連続するバリアメタルを残している。
Further, as another method, a method has been proposed in which a barrier metal is arranged at a portion where the semiconductor portion and the surface electrode are in contact with each other and a barrier metal is not arranged at a portion where the semiconductor portion and the surface electrode are not in contact with each other (for example, ,
また、バリアメタルを選択的に除去する方法として、コンタクトホール上方にある過剰なタングステン膜を化学機械的研磨(CMP:Chemical Mechanical Polishing)プロセスによって除去し、層間絶縁膜の表面のバリアメタルもCMPプロセスにより除去する方法が提案されている(例えば、下記特許文献4(第0029段落、第6,7図)参照。)。 Further, as a method of selectively removing the barrier metal, an excess tungsten film above the contact hole is removed by a chemical mechanical polishing (CMP) process, and the barrier metal on the surface of the interlayer insulating film is also subjected to the CMP process. Has been proposed (for example, refer to Patent Document 4 (paragraph 0029, FIGS. 6 and 7) below).
また、ゲート閾値電圧等の電気的特性の劣化を防止する方法として、電磁波を照射することによって層間絶縁膜を発熱させて熱処理(リフロー)し、層間絶縁膜の堆積時に層間絶縁膜の表面に生じた凹凸を平坦化する方法が提案されている(例えば、下記特許文献5(第0013段落、第2図)参照。)。 Further, as a method of preventing deterioration of electrical characteristics such as a gate threshold voltage, heat generation (reflow) is caused by heating the interlayer insulating film by irradiating electromagnetic waves, and it is generated on the surface of the interlayer insulating film during deposition of the interlayer insulating film. A method for flattening the unevenness has been proposed (see, for example, Patent Document 5 (paragraph 0013, FIG. 2) below).
上述したように、図24に示す第1従来構造では、層間絶縁膜210の表面全体がバリアメタル211に覆われているため、水素アニールによるゲート閾値電圧回復効果が得られない。この問題は、上記特許文献3のように半導体部と表面電極とが接触しない部分にバリアメタルを配置しない構成とすることで解消される。この場合、コンタクトホールの内部にアルミニウムからなる表面電極を埋め込む従来構造(プラグ電極を用いない構造:以下、第2従来構造とする)と同程度に水素アニールによるゲート閾値電圧回復効果を得られる。
As described above, in the first conventional structure shown in FIG. 24, since the entire surface of the interlayer
しかしながら、上記特許文献3では、層間絶縁膜上のバリアメタル(バリアメタルの、コンタクトホールの内壁に形成された部分以外の部分)をパターニングにより選択的に除去しているため、パターニング用マスクを形成する工程など工程数の増加を招くという問題がある。また、上記特許文献4のようにCMPプロセスにより層間絶縁膜上のバリアメタルを除去する場合、コストが増加するという問題がある。また、図24に示す第1従来構造では、上述したゲート閾値電圧回復効果が得られないという問題の他にさらに次の問題がある。
However, in
図23は、図24の第1従来構造で生じる問題を説明する説明図である。図24の第1従来構造では、表面電極213と配線との密着性を高めるために、表面電極213を、アルミニウム膜214上に例えば半田との密着性の高いニッケル(Ni)膜215を積層した積層構造とする場合がある。このような積層構造の表面電極213では、図23に示すように異物等の悪影響によりアルミニウム膜214に欠損221が生じた場合、アルミニウム膜214の欠損221の箇所でバリアメタル211およびプラグ電極212が露出されニッケル膜215と接触する。
FIG. 23 is an explanatory diagram for explaining the problem that occurs in the first conventional structure of FIG. In the first conventional structure of FIG. 24, in order to improve the adhesion between the
バリアメタル211とニッケル膜215とは密着力が高く、層間絶縁膜210の表面(以下、上面とする)210bで広範囲にバリアメタル211とニッケル膜215とが密着する(符号222で示す破線で囲んだ部分)。このため、半導体基板(半導体チップ)200の実装時やその後のヒートサイクル等でニッケル膜215の温度上昇により層間絶縁膜210にかかる熱応力が大きく、層間絶縁膜210に亀裂223が生じたり、バリアメタル211や層間絶縁膜210が剥離する虞がある。これによって、層間絶縁膜210による絶縁性が低下したり、リーク電流が大きくなるなど所定特性を得られない虞がある。
The
この発明は、上述した従来技術による問題点を解消するため、コンタクトホールの内部にバリアメタルを介してプラグ電極が埋め込まれた構造を備えた半導体装置の所定特性を、ライフタイム制御を行った場合においても安定して容易に得ることができる半導体装置および半導体装置の製造方法を提供することを目的とする。 In order to solve the above-mentioned problems of the conventional technique, the present invention is directed to a case where a predetermined characteristic of a semiconductor device having a structure in which a plug electrode is embedded inside a contact hole via a barrier metal is subjected to lifetime control. It is an object of the present invention to provide a semiconductor device and a method for manufacturing the semiconductor device, which can be stably and easily obtained.
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板の第1主面上に絶縁膜を形成する第1形成工程を行う。次に、前記絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールを形成する第2形成工程を行う。次に、前記絶縁膜の表面から前記半導体基板の前記コンタクトホールに露出する半導体部の表面にわたって、前記半導体部との密着性の高い金属膜を形成する第3形成工程を行う。次に、前記コンタクトホールの内部の前記金属膜の内側に埋め込むように、前記金属膜の表面に金属層を形成する第4形成工程を行う。次に、前記金属層をエッチバックして、前記金属層の、前記コンタクトホールの内部の部分以外の部分を除去し、前記金属膜を露出させる第1除去工程を行う。次に、前記金属膜の、前記第1除去工程で露出された部分をエッチバックして、前記絶縁膜を露出させる第2除去工程を行う。次に、前記半導体基板に軽イオンまたは電子線を照射する照射工程を行う。次に、水素雰囲気での熱処理により、前記照射工程で前記半導体基板に生じた格子欠陥を回復させる熱処理工程を行う。前記第1形成工程の前に、前記半導体基板の第1主面から所定深さで形成したトレンチの内部にゲート絶縁膜を介してゲート電極を形成する第5形成工程をさらに行う。前記第5形成工程では、次の5つの工程を行う。まず、前記半導体基板に、前記半導体基板の第1主面に平行な第1方向に延在する複数の前記トレンチを形成する工程を行う。次に、前記ゲート電極の表面が前記トレンチの内部に位置するように、前記トレンチの内部に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程を行う。次に、前記半導体基板の、隣り合う前記トレンチの間に挟まれた部分に、前記ゲート絶縁膜を挟んで前記ゲート電極に対向する第2導電型の第1半導体領域を形成する工程を行う。次に、前記第1半導体領域の内部に、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、前記半導体基板の第1主面に露出する第1導電型の第2半導体領域を選択的に形成する工程を行う。次に、前記第1半導体領域の内部に、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、前記半導体基板の第1主面に露出する、前記第1半導体領域よりも不純物濃度の高い第2導電型の第3半導体領域を選択的に形成する工程を行う。前記第2半導体領域と前記第3半導体領域とは、前記第1方向に互いに接して交互に繰り返し配置される。前記第1形成工程では、前記ゲート電極を覆うように前記絶縁膜を形成する。前記第2形成工程では、前記コンタクトホールを形成するとともに、前記半導体基板の前記コンタクトホールに露出された部分に、前記半導体基板の第1主面からの深さが前記第2半導体領域の深さよりも浅い第1溝を形成する。前記第3形成工程では、前記第1溝の内壁において前記半導体部に接する前記金属膜を形成する。 In order to solve the problems described above and achieve the object of the present invention, a method for manufacturing a semiconductor device according to the present invention has the following features. First, a first forming step of forming an insulating film on the first main surface of a semiconductor substrate is performed. Next, a second forming step of forming a contact hole penetrating the insulating film in the depth direction and reaching the semiconductor substrate is performed. Next, a third forming step of forming a metal film having high adhesion with the semiconductor portion is performed from the surface of the insulating film to the surface of the semiconductor portion exposed in the contact hole of the semiconductor substrate. Next, a fourth forming step of forming a metal layer on the surface of the metal film is performed so as to be embedded inside the metal film inside the contact hole. Then, the metal layer is etched back to remove a portion of the metal layer other than the portion inside the contact hole, and a first removing step of exposing the metal film is performed. Next, a second removing step of exposing the insulating film is performed by etching back the portion of the metal film exposed in the first removing step. Next, an irradiation step of irradiating the semiconductor substrate with light ions or electron beams is performed. Next, a heat treatment step of recovering lattice defects generated in the semiconductor substrate in the irradiation step is performed by heat treatment in a hydrogen atmosphere. Prior to the first forming step, a fifth forming step of forming a gate electrode via a gate insulating film inside the trench formed to a predetermined depth from the first main surface of the semiconductor substrate is further performed. In the fifth forming step, the following five steps are performed. First, a step of forming a plurality of trenches extending in a first direction parallel to the first main surface of the semiconductor substrate is performed on the semiconductor substrate. Next, a step of forming the gate electrode inside the trench via the gate insulating film is performed so that the surface of the gate electrode is located inside the trench. Then, a step of forming a second conductive type first semiconductor region facing the gate electrode with the gate insulating film sandwiched therebetween is performed in a portion of the semiconductor substrate sandwiched between the adjacent trenches. Next, inside the first semiconductor region, a second semiconductor region of the first conductivity type that selectively faces the gate electrode with the gate insulating film sandwiched therebetween and is exposed on the first main surface of the semiconductor substrate is selectively formed. The step of forming is performed. Next, inside the first semiconductor region, facing the gate electrode with the gate insulating film sandwiched between the first semiconductor region and exposed on the first main surface of the semiconductor substrate, the impurity concentration is higher than that of the first semiconductor region. A step of selectively forming a second conductivity type third semiconductor region is performed. The second semiconductor regions and the third semiconductor regions are alternately arranged in contact with each other in the first direction. In the first forming step, the insulating film is formed so as to cover the gate electrode. In the second forming step, the contact hole is formed, and a portion of the semiconductor substrate exposed from the contact hole is deeper than a depth of the second semiconductor region from a first main surface of the semiconductor substrate. Forming a shallow first groove. In the third forming step, the metal film in contact with the semiconductor portion is formed on the inner wall of the first groove.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第5形成工程は、前記第3半導体領域の内部に、前記ゲート絶縁膜と離れて、前記半導体基板の第1主面に露出する、前記コンタクトホールの幅と同じ幅で、前記第3半導体領域よりも不純物濃度の高い第2導電型の第4半導体領域を選択的に形成する工程をさらに有することを特徴とする。また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第1形成工程では、前記絶縁膜として、ボロンを2.6wt%以上3.8wt%以下の不純物濃度で含み、かつリンを3.6wt%以上4.4wt%以下の不純物濃度で含む酸化シリコン膜を形成することを特徴とする。 Also, in the method for manufacturing a semiconductor device according to the present invention, in the above-mentioned invention, the fifth forming step is provided inside the third semiconductor region, apart from the gate insulating film, and on the first main surface of the semiconductor substrate. The method further comprises the step of selectively forming a fourth semiconductor region of the second conductivity type that is exposed at the same width as the width of the contact hole and has a higher impurity concentration than the third semiconductor region. Further, in the method for manufacturing a semiconductor device according to the present invention, in the above-mentioned invention, in the first forming step, the insulating film contains boron at an impurity concentration of 2.6 wt% or more and 3.8 wt% or less, and phosphorus. Is characterized by forming a silicon oxide film containing an impurity concentration of 3.6 wt% or more and 4.4 wt% or less.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第1除去工程では、前記金属層の表面が前記コンタクトホールの内部に位置するまで、前記金属層をエッチバックすることを特徴とする。 Further, in the method for manufacturing a semiconductor device according to the present invention, in the above-mentioned invention, in the first removing step, the metal layer is etched back until the surface of the metal layer is located inside the contact hole. Characterize.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第2除去工程では、前記絶縁膜の、前記コンタクトホールの側壁をなす側面の上端が露出されるように、前記金属膜をエッチバックすることを特徴とする。 Further, in the method for manufacturing a semiconductor device according to the present invention, in the above-mentioned invention, in the second removing step, the metal film is formed so that an upper end of a side surface of the insulating film forming a sidewall of the contact hole is exposed. Is characterized by being etched back.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第3形成工程では、前記第1溝を埋め込むように、前記第1溝の深さと同じ厚さの前記金属膜を形成することを特徴とする。 The method of manufacturing a semiconductor device according to the present invention, in the invention described above, in the prior Symbol third forming step, so as to fill said first groove, said metal film having the same thickness as the depth of the first groove It is characterized by forming.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第1形成工程では、前記絶縁膜の厚さを前記コンタクトホールの幅以上の厚さとすることを特徴とする。 Further, the semiconductor device manufacturing method according to the present invention is characterized in that, in the above-mentioned invention, in the first forming step, the thickness of the insulating film is equal to or larger than the width of the contact hole.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記絶縁膜の、前記ゲート電極上の部分以外の部分の厚さを前記コンタクトホールの幅以上の厚さとすることを特徴とする。 The method of manufacturing a semiconductor device according to the present invention, in the invention described above, before Symbol of the insulating film, wherein the thickness of the portion other than the portion on the gate electrode to a width or thickness of the contact hole And
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第5形成工程では、前記トレンチの幅よりも狭い間隔で、複数の前記トレンチを配置することを特徴とする。 In addition, in the method for manufacturing a semiconductor device according to the present invention, in the above-mentioned invention, in the fifth forming step, the plurality of trenches are arranged at intervals narrower than a width of the trench.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記熱処理工程では、前記半導体基板の、隣り合う前記トレンチの間に挟まれた部分に発生した前記格子欠陥を回復させることを特徴とする。 Further, in the semiconductor device manufacturing method according to the present invention, in the above-mentioned invention, in the heat treatment step, the lattice defects generated in a portion of the semiconductor substrate sandwiched between the adjacent trenches may be recovered. Characterize.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに次の特徴を有する。前記第5形成工程では、次の各工程を行う。まず、第1導電型の前記半導体基板の、第1半導体素子が形成される第1形成領域および第2半導体素子が形成される第2形成領域に複数の前記トレンチを形成する工程を行う。次に、前記トレンチの内部に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程を行う。次に、前記半導体基板の、隣り合う前記トレンチの間に挟まれた部分に、前記ゲート絶縁膜を挟んで前記ゲート電極に対向するように前記第1半導体領域を形成する工程を行う。次に、前記第1形成領域の前記第1半導体領域の内部に、前記ゲート絶縁膜を挟んで前記ゲート電極に対向するように前記第2半導体領域を選択的に形成する工程を行う。そして、前記第2除去工程の後、前記照射工程の前に、次の各工程を行う。まず、前記第1形成領域の前記第1半導体領域および前記第2半導体領域に接し、かつ前記第2形成領域の前記第1半導体領域に接する第1電極を形成する工程を行う。次に、前記第1形成領域において前記半導体基板の第2主面の表面層に第2導電型の第5導体領域を形成し、前記第2形成領域において前記半導体基板の第2主面の表面層に前記半導体基板よりも不純物濃度の高い第1導電型の第6半導体領域を形成する工程を行う。次に、前記第5半導体領域および前記第6半導体領域に接する第2電極を形成する工程を行う。 The semiconductor device manufacturing method according to the present invention further has the following features in the above-described invention. In the fifth forming step, the following steps are performed. First, a step of forming a plurality of trenches in the first formation region in which the first semiconductor element is formed and the second formation region in which the second semiconductor element is formed is performed on the semiconductor substrate of the first conductivity type. Next, a step of forming the gate electrode inside the trench via the gate insulating film is performed. Next, the semiconductor substrate, the portion sandwiched between the trenches adjacent, the step of forming the first semiconductor region so as to face the gate electrode across the gate insulating film. Then, the inside of the first semiconductor region of the first formation region, a step of selectively forming said second semiconductor region to face the gate electrode across the gate insulating film. Then, after the second removing step and before the irradiation step, the following steps are performed. First, a step of forming a first electrode in contact with the first semiconductor region and the second semiconductor region of the first formation region and in contact with the first semiconductor region of the second formation region is performed. Next, a second conductive type fifth conductor region is formed in a surface layer of the second main surface of the semiconductor substrate in the first formation region, and a surface of the second main surface of the semiconductor substrate in the second formation region. A step of forming a sixth semiconductor region of the first conductivity type having a higher impurity concentration than the semiconductor substrate is performed on the layer. Next, a step of forming a second electrode in contact with the fifth semiconductor region and the sixth semiconductor region is performed.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第3形成工程では、前記金属膜として、チタン膜と窒化チタン膜とを順に積層することを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, in the third forming step, a titanium film and a titanium nitride film are sequentially stacked as the metal film.
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第4形成工程では、前記金属層として、タングステン層を形成することを特徴とする。 Further, the method for manufacturing a semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, a tungsten layer is formed as the metal layer in the fourth forming step.
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の第1主面から所定深さで複数のトレンチが設けられている。前記トレンチは、前記半導体基板の第1主面に平行な第1方向に延在する。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記半導体基板の第1主面上に、前記ゲート電極を覆う絶縁膜が設けられている。コンタクトホールは、前記絶縁膜を深さ方向に貫通して前記半導体基板に達する。前記半導体基板の、隣り合う前記トレンチの間に挟まれた部分に、前記ゲート絶縁膜を挟んで前記ゲート電極に対向する第2導電型の第1半導体領域が設けられている。前記第1半導体領域の内部に、第1導電型の第2半導体領域および第2導電型の第3半導体領域がそれぞれ選択的に設けられている。前記第2半導体領域は、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、前記半導体基板の第1主面に露出されている。前記第3半導体領域は、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、前記半導体基板の第1主面に露出されている。前記第3半導体領域は、前記第1半導体領域よりも不純物濃度が高い。前記半導体基板に、軽イオンまたは電子線の照射により格子欠陥が導入されている。前記半導体基板の前記コンタクトホールに露出された部分に第1溝が設けられている。前記コンタクトホールの側壁から前記半導体基板の前記第1溝の内壁に露出する半導体部の表面にわたって、前記半導体部との密着性の高い金属膜が設けられている。前記コンタクトホールの内部の前記金属膜の内側に、金属層が埋め込まれている。前記絶縁膜および前記金属層の表面に、第1電極が設けられている。そして、前記ゲート電極の表面は、前記トレンチの内部に位置する。前記第2半導体領域と前記第3半導体領域とは、前記第1方向に互いに接して交互に繰り返し配置されている。前記半導体基板の第1主面から前記第1溝の深さが前記第2半導体領域の深さよりも浅い。 Further, in order to solve the above-mentioned problems and achieve the object of the present invention, the semiconductor device according to the present invention has the following features. A plurality of trenches are provided at a predetermined depth from the first main surface of the semiconductor substrate. The trench extends in a first direction parallel to the first main surface of the semiconductor substrate. A gate electrode is provided inside the trench via a gate insulating film. An insulating film that covers the gate electrode is provided on the first main surface of the semiconductor substrate. The contact hole penetrates the insulating film in the depth direction and reaches the semiconductor substrate. A second conductivity type first semiconductor region facing the gate electrode with the gate insulating film sandwiched is provided in a portion of the semiconductor substrate sandwiched between the adjacent trenches. Inside the first semiconductor region, a second semiconductor region of the first conductivity type and a third semiconductor region of the second conductivity type are selectively provided. The second semiconductor region faces the gate electrode with the gate insulating film interposed therebetween and is exposed on the first main surface of the semiconductor substrate. The third semiconductor region is opposed to the gate electrode with the gate insulating film interposed therebetween and is exposed on the first main surface of the semiconductor substrate. The third semiconductor region has a higher impurity concentration than the first semiconductor region. Lattice defects are introduced into the semiconductor substrate by irradiation with light ions or electron beams. A first groove is provided in a portion of the semiconductor substrate exposed to the contact hole. A metal film having high adhesion to the semiconductor portion is provided from the sidewall of the contact hole to the surface of the semiconductor portion exposed on the inner wall of the first groove of the semiconductor substrate. A metal layer is embedded inside the metal film inside the contact hole. A first electrode is provided on the surfaces of the insulating film and the metal layer. The surface of the gate electrode is located inside the trench. The second semiconductor region and the third semiconductor region are alternately and repeatedly arranged in contact with each other in the first direction. The depth of the first groove from the first main surface of the semiconductor substrate is shallower than the depth of the second semiconductor region.
また、この発明にかかる半導体装置は、上述した発明において、前記第3半導体領域の内部に、前記ゲート絶縁膜と離れて選択的に設けられ、前記半導体基板の第1主面に露出する、前記コンタクトホールの幅と同じ幅で、前記第3半導体領域よりも不純物濃度の高い第2導電型の第4半導体領域をさらに備えることを特徴とする。また、この発明にかかる半導体装置は、上述した発明において、前記絶縁膜は、ボロンを2.6wt%以上3.8wt%以下の不純物濃度で含み、かつリンを3.6wt%以上4.4wt%以下の不純物濃度で含む酸化シリコン膜である。 Further, in the semiconductor device according to the present invention, in the above-mentioned invention, the third semiconductor region is selectively provided separately from the gate insulating film and is exposed on the first main surface of the semiconductor substrate. It is characterized by further comprising a fourth semiconductor region of the second conductivity type having the same width as that of the contact hole and having an impurity concentration higher than that of the third semiconductor region. In the semiconductor device according to the present invention, in the above-mentioned invention, the insulating film contains boron in an impurity concentration of 2.6 wt% or more and 3.8 wt% or less, and phosphorus is 3.6 wt% or more and 4.4 wt% or less. It is a silicon oxide film containing the following impurity concentrations.
また、この発明にかかる半導体装置は、上述した発明において、前記絶縁膜の前記ゲート電極上の部分の厚さは、前記絶縁膜の前記ゲート電極上の部分以外の部分の厚さと、前記半導体基板の第1主面から前記ゲート電極の表面までの深さとの総和に等しい。 Further, in the semiconductor device according to the present invention, in the above-mentioned invention, a thickness of a portion of the insulating film on the gate electrode is equal to a thickness of a portion of the insulating film other than a portion on the gate electrode, and the semiconductor substrate. Is equal to the sum of the depth from the first main surface to the surface of the gate electrode.
また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の、隣り合う前記トレンチの間に挟まれた部分以外の部分には前記格子欠陥が導入されていることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the semiconductor substrate, the portion sandwiched by the other portion between the adjacent trenches, characterized in that the lattice defects are introduced.
また、この発明にかかる半導体装置は、上述した発明において、前記金属膜は、前記絶縁膜の前記第1電極側の表面と、前記絶縁膜の前記コンタクトホールに露出する側面と、の交線である角部よりも前記半導体部側に位置することを特徴とする。 Also, in the semiconductor device according to the present invention, in the above-mentioned invention, the metal film is a line of intersection between a surface of the insulating film on the side of the first electrode and a side surface of the insulating film exposed to the contact hole. It is characterized in that it is located closer to the semiconductor portion than a certain corner portion.
また、この発明にかかる半導体装置は、上述した発明において、前記金属膜の一部に、前記金属膜を厚さ方向に貫通するスリット状の第2溝を有することを特徴とする。 Further, the semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, a part of the metal film has a slit-shaped second groove penetrating the metal film in a thickness direction.
また、この発明にかかる半導体装置は、上述した発明において、前記第2溝は、前記金属膜を厚さ方向に貫通して、前記絶縁膜の前記第1電極側の表面に達することを特徴とする。 Further, the semiconductor device according to the present invention is characterized in that, in the above-mentioned invention, the second groove penetrates the metal film in a thickness direction and reaches a surface of the insulating film on the first electrode side. To do.
また、この発明にかかる半導体装置は、上述した発明において、前記第1電極は、前記絶縁膜の前記ゲート電極上の部分から前記金属層にわたって、前記絶縁膜および前記金属層の全面を覆うことを特徴とする。 Further, in the semiconductor device according to the present invention, in the above-mentioned invention, the first electrode covers the entire surface of the insulating film and the metal layer from a portion of the insulating film on the gate electrode to the metal layer. Characterize.
また、この発明にかかる半導体装置は、上述した発明において、前記第1電極は、成分の異なる2層以上の金属電極膜を順に積層した積層構造を有する。最下層の前記金属電極膜は、アルミニウム膜またはアルミニウム合金膜であり、前記絶縁膜および前記金属層の少なくとも一部を覆うことを特徴とする。 Further, in the semiconductor device according to the present invention according to the above-mentioned invention, the first electrode has a laminated structure in which two or more metal electrode films having different components are sequentially laminated. The lowermost metal electrode film is an aluminum film or an aluminum alloy film, and is characterized by covering at least a part of the insulating film and the metal layer.
また、この発明にかかる半導体装置は、上述した発明において、前記第1電極は、最下層の前記金属電極膜上に上層の前記金属電極膜としてニッケル膜またはニッケル合金膜を積層した前記積層構造を有することを特徴とする。また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。半導体基板の第1主面から所定深さで複数のトレンチが設けられている。前記トレンチの内部に、ゲート絶縁膜を介してゲート電極が設けられている。前記半導体基板の第1主面上に、前記ゲート電極を覆う絶縁膜が設けられている。コンタクトホールは、前記絶縁膜を深さ方向に貫通して前記半導体基板に達する。前記コンタクトホールの側壁から前記半導体基板の前記コンタクトホールに露出する半導体部の表面にわたって、前記半導体部との密着性の高い金属膜が設けられている。前記コンタクトホールの内部の前記金属膜の内側に、金属層が埋め込まれている。前記絶縁膜および前記金属層の表面に、第1電極が設けられている。そして、前記ゲート電極の表面は、前記トレンチの内部に位置する。前記第1電極は、成分の異なる2層以上の金属電極膜を順に積層した積層構造を有する。最下層の前記金属電極膜は、アルミニウム膜またはアルミニウム合金膜であり、前記絶縁膜および前記金属層の少なくとも一部を覆う。また、この発明にかかる半導体装置は、上述した発明において、前記絶縁膜の前記ゲート電極上の部分の厚さは、前記絶縁膜の前記ゲート電極上の部分以外の部分の厚さと、前記半導体基板の第1主面から前記ゲート電極の表面までの深さとの総和に等しい。また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の、隣り合う前記トレンチの間に挟まれた部分以外の部分には、軽イオンまたは電子線の照射による格子欠陥が導入されていることを特徴とする。 Also, in the semiconductor device according to the present invention, in the above-mentioned invention, the first electrode has the laminated structure in which a nickel film or a nickel alloy film is laminated as the upper metal electrode film on the lowermost metal electrode film. It is characterized by having. Further, in order to solve the above-mentioned problems and achieve the object of the present invention, the semiconductor device according to the present invention has the following features. A plurality of trenches are provided at a predetermined depth from the first main surface of the semiconductor substrate. A gate electrode is provided inside the trench via a gate insulating film. An insulating film that covers the gate electrode is provided on the first main surface of the semiconductor substrate. The contact hole penetrates the insulating film in the depth direction and reaches the semiconductor substrate. A metal film having high adhesion to the semiconductor portion is provided from the side wall of the contact hole to the surface of the semiconductor portion exposed to the contact hole of the semiconductor substrate. A metal layer is embedded inside the metal film inside the contact hole. A first electrode is provided on the surfaces of the insulating film and the metal layer. The surface of the gate electrode is located inside the trench. The first electrode has a laminated structure in which two or more metal electrode films having different components are sequentially laminated. The lowermost metal electrode film is an aluminum film or an aluminum alloy film, and covers at least a part of the insulating film and the metal layer. Further, in the semiconductor device according to the present invention, in the above-mentioned invention, a thickness of a portion of the insulating film on the gate electrode is equal to a thickness of a portion of the insulating film other than a portion on the gate electrode, and the semiconductor substrate. Is equal to the sum of the depth from the first main surface to the surface of the gate electrode. Further, in the semiconductor device according to the present invention, in the above-mentioned invention, a lattice defect due to irradiation of light ions or electron beams is introduced into a portion of the semiconductor substrate other than a portion sandwiched between the adjacent trenches. It is characterized by
上述した発明によれば、プラグ電極となる金属層のエッチバックに続けて、バリアメタルとなる金属膜をエッチバックすることにより、ゲート電極を覆う絶縁膜の上面(第1電極側の面)を露出させることができる。これにより、ゲート電極上には絶縁膜を挟んで第1電極が積層され、ゲート電極上の絶縁膜と第1電極との間にバリアメタルとなる金属膜は存在しない。このため、水素アニール(水素雰囲気での熱処理)時に、第1電極側から絶縁膜を通過してメサ部(半導体基板の、隣り合うトレンチ間に挟まれた部分)にまで水素原子を到達させることができる。これにより、ライフタイム制御のための軽イオンまたは電子線の照射によりメサ部に格子欠陥が発生してゲート閾値電圧が低下していたとしても、その後の水素アニールによりメサ部の格子欠陥を回復させることができ、ゲート閾値電圧を回復させることができる。 According to the above-described invention, the upper surface (the surface on the first electrode side) of the insulating film that covers the gate electrode is removed by etching back the metal film that becomes the barrier metal after the etching back of the metal layer that becomes the plug electrode. Can be exposed. As a result, the first electrode is laminated on the gate electrode with the insulating film interposed therebetween, and there is no metal film serving as a barrier metal between the insulating film on the gate electrode and the first electrode. Therefore, during hydrogen annealing (heat treatment in a hydrogen atmosphere), hydrogen atoms reach the mesa portion (the portion of the semiconductor substrate sandwiched between the adjacent trenches) from the first electrode side through the insulating film. You can As a result, even if a lattice defect occurs in the mesa portion due to irradiation of light ions or electron beams for lifetime control and the gate threshold voltage is lowered, subsequent hydrogen annealing recovers the lattice defect in the mesa portion. The gate threshold voltage can be restored.
本発明にかかる半導体装置および半導体装置の製造方法によれば、コンタクトホールの内部にバリアメタルを介してプラグ電極が埋め込まれた構造を備えた半導体装置の所定特性を、ライフタイム制御を行った場合においても安定して容易に得ることができるという効果を奏する。 According to the semiconductor device and the method of manufacturing the semiconductor device according to the present invention, when the lifetime control is performed on the predetermined characteristics of the semiconductor device having the structure in which the plug electrode is embedded inside the contact hole via the barrier metal. Also in this case, there is an effect that it can be stably and easily obtained.
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。 Preferred embodiments of a semiconductor device and a method for manufacturing a semiconductor device according to the present invention will be described in detail below with reference to the accompanying drawings. In the present specification and the accompanying drawings, electrons or holes are the majority carriers in the layers or regions prefixed with n or p. Further, + and − attached to n and p mean that the impurity concentration is higher and the impurity concentration is lower than that of the layer or region not attached thereto. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same configurations, and duplicate description will be omitted.
(実施の形態1)
まず、実施の形態1にかかる半導体装置の製造方法により作製(製造)される半導体装置の一例として逆導通型絶縁ゲート型バイポーラトランジスタ(RC−IGBT:Reverse Conducting−IGBT)の構造について説明する。図1は、実施の形態1にかかる半導体装置の製造方法により製造される半導体装置の平面レイアウトの一例を示す平面図である。図2は、図1の切断線A−A’における断面構造を示す断面図である。図3は、図1の切断線B−B’における断面構造を示す断面図である。図4は、図2のコンタクトホール付近を拡大して示す断面図である。図3のコンタクトホール付近の拡大図は図示省略するが、図3のコンタクトホール付近の拡大図は、図2のn+型エミッタ領域6に代えてp+型コンタクト領域7aおよびp++型プラグ領域7bを配置した状態である。図1には、層間絶縁膜8をハッチングで示し、バリアメタル(金属膜)9、プラグ電極(金属層)12およびおもて面電極(第1電極)13を図示省略する。(Embodiment 1)
First, a structure of a reverse conduction type insulated gate bipolar transistor (RC-IGBT) will be described as an example of a semiconductor device manufactured (manufactured) by the method for manufacturing a semiconductor device according to the first embodiment. FIG. 1 is a plan view showing an example of a planar layout of a semiconductor device manufactured by the method for manufacturing a semiconductor device according to the first embodiment. FIG. 2 is a sectional view showing a sectional structure taken along the section line AA′ in FIG. 1. FIG. 3 is a cross-sectional view showing a cross-sectional structure taken along the section line BB′ in FIG. 1. FIG. 4 is an enlarged cross-sectional view showing the vicinity of the contact hole in FIG. Although an enlarged view of the vicinity of the contact hole in FIG. 3 is omitted, the enlarged view of the vicinity of the contact hole in FIG. 3 does not include the n +
図1〜4に示す実施の形態1にかかる半導体装置は、同一の半導体基板(半導体チップ)にトレンチゲート型IGBT(第1半導体素子)とFWD(Free Wheeling Diode:フリーホイールダイオード(第2半導体素子))とを設けたRC−IGBTである。n-型ドリフト層1となるn-型の半導体基板のおもて面から所定深さのトレンチ2が設けられている。トレンチ2は、IGBTの素子構造を設けたIGBT領域(第1形成領域)21およびFWDの素子構造を設けたFWD領域(第2形成領域)22に、例えばストライプ状の平面レイアウトで複数配置されている。トレンチ2がストライプ状に延びる方向(以下、第1方向とする)xは、IGBT領域21およびFWD領域22が並列された方向(以下、第2方向とする)yと直交する。The semiconductor device according to the first embodiment shown in FIGS. 1 to 4 includes a trench gate type IGBT (first semiconductor element) and an FWD (Free Wheeling Diode) on the same semiconductor substrate (semiconductor chip): a free wheel diode (second semiconductor element). )) and RC-IGBT. A
トレンチ2の第2方向yの幅(以下、単に幅とする)w1を狭くすることで、1つのトレンチ2を含むIGBTの単位セル(素子の機能単位)の微細化が可能である。トレンチピッチ(トレンチ2を配置する間隔)を狭くすることで、1組の隣り合うトレンチ2間の半導体部(メサ部)に設けられたFWDの単位セルの微細化が可能である。トレンチ2の幅w1およびトレンチピッチを狭くすることで、半導体チップの微細化が可能である。トレンチピッチは、IGBT領域21およびFWD領域22ともに同じであってもよい。半導体チップの微細化を図る場合、例えば、メサ部の幅(隣り合うトレンチ2間の幅(以下、メサ幅とする))w2はトレンチ2の幅w1よりも狭くなる(w2<w1)。
By narrowing the width (hereinafter, simply referred to as width) w1 of the
トレンチ2の内部には、トレンチ2の内壁に沿ってゲート絶縁膜3が設けられ、ゲート絶縁膜3の内側にゲート電極4が設けられている。トレンチ2、ゲート絶縁膜3およびゲート電極4はMOSゲートを構成する。ゲート電極4は、IGBT領域21において、トレンチ2の側壁に設けられたゲート絶縁膜3を挟んで後述するn+型エミッタ領域6に対向する程度にトレンチ2の内部に埋め込まれていればよい。このため、ゲート電極4の上面(後述するおもて面電極13側の面)は、基板おもて面よりも若干コレクタ側に凹んでいてもよい(以下、ゲート電極4の上面の凹み4aとする)。すなわち、ゲート電極4の上面はトレンチ2の内部に位置していてもよい。A
メサ部(隣り合うトレンチ2間の半導体部)には、トレンチ2よりも浅い深さでp型ベース領域(第1半導体領域)5が設けられている。p型ベース領域5の幅はメサ幅w2に等しく、p型ベース領域5は両側の各トレンチ2の側壁に露出されている。p型ベース領域5は、FWD領域22においてp型アノード領域として機能する。IGBT領域21において、p型ベース領域5の内部には、基板おもて面に露出されるように、n+型エミッタ領域(第2半導体領域)6およびp+型コンタクト領域7aがそれぞれ選択的に設けられている。n+型エミッタ領域6とp+型コンタクト領域7a(後述するp++型プラグ領域7b)とは、例えば、第1方向xに交互に繰り返し配置した平面レイアウトで、かつ互いに接するように設けられている。A p-type base region (first semiconductor region) 5 is provided in the mesa portion (semiconductor portion between adjacent trenches 2) at a depth shallower than that of the
異なるメサ部に設けられたn+型エミッタ領域6同士は、例えば、トレンチ2を挟んで第2方向yに対向する。異なるメサ部に設けられたp+型コンタクト領域7a同士は、例えば、トレンチ2を挟んで第2方向yに対向する。n+型エミッタ領域6およびp+型コンタクト領域7aの各幅はメサ幅w2に等しく、n+型エミッタ領域6およびp+型コンタクト領域7aは両側の各トレンチ2の側壁に露出されている。p+型コンタクト領域7aの内部には、基板おもて面に露出されるように、p++型プラグ領域7bが選択的に設けられている。p++型プラグ領域7bは、第1方向xに隣り合う各n+型エミッタ領域6に接する。p++型プラグ領域7bの幅は後述するコンタクトホール8aの幅w3にほぼ等しく、p++型プラグ領域7bはトレンチ2の側壁に露出されていない。The n +
基板おもて面上には、IGBT領域21からFWD領域22にわたって、MOSゲートを覆うように層間絶縁膜8が設けられている。層間絶縁膜8は、例えば、BPSG(Boro Phospho Silicate Glass)などボロン(B)およびリン(P)を含む酸化シリコン(SiO2)膜であり、一般的な組成の層間絶縁膜よりもボロン濃度およびリン濃度が高い。具体的には、一般的な組成の層間絶縁膜のボロン濃度は2.0wt%以上2.4wt%以下程度であり、リン濃度は1.5wt%以上2.5wt%以下程度である。本発明の層間絶縁膜8のボロン濃度は例えば2.6wt%以上3.8wt%以下程度であり、リン濃度は例えば3.6wt%以上4.4wt%以下程度である。An interlayer insulating
例えば、メサ幅w2を狭くするほど、隣り合うゲート電極4間の幅(メサ部の幅)が少なくなり、ゲート電極4の上面の凹み4aが第2方向yに連続して配置された状態となるため、基板おもて面の凹凸が大きくなる。この場合、一般的な組成の層間絶縁膜では、リフロー後であっても、基板おもて面の凹凸に応じた凹凸が層間絶縁膜の表面に残ってしまう(図19参照)。一方、本発明においては、層間絶縁膜8のボロン濃度およびリン濃度を上記条件とすることにより、層間絶縁膜8の堆積(形成)中や、層間絶縁膜8の表面を平坦化するための熱処理(リフロー)中における層間絶縁膜8の流動性を向上させることができる。これにより、メサ幅w2を狭くした微細構造であっても、リフローにより層間絶縁膜8の表面(後述する上面8e)はほぼ平坦になる。
For example, as the mesa width w2 is narrowed, the width between the adjacent gate electrodes 4 (width of the mesa portion) becomes smaller, and the
層間絶縁膜8は厚くするほど絶縁・分離効果を高めることができるため、層間絶縁膜8の厚さは可能な限り厚いことが好ましいが、少なくとも層間絶縁膜8のメサ部上の部分の厚さt1をコンタクトホール8aの幅w3以上とすることが好ましい(t1≧w3)。その理由は、次の通りである。コンタクトホール8aの深さ(すなわち層間絶縁膜8のメサ部上の部分の厚さt1)に対するコンタクトホール8aの幅w3の比率(=w3/t1)が1を超えて大きくなるほど、コンタクトホール8aの内部にプラグ電極12が充填されにくくなる。このため、プラグ電極12を厚く堆積(形成)する必要があるが、この場合、プラグ電極12の堆積や、後述するプラグ電極12のエッチバックに時間がかかる。また、プラグ電極12を厚く堆積したとしてもコンタクトホール8aの内部をプラグ電極12で充填することができない虞があるからである。そして、上述したように層間絶縁膜8の上面8eはゲート電極4の上面の凹み4aによらずほぼ平坦となるため、層間絶縁膜8のゲート電極4上の最も厚い部分の厚さt2は、基板おもて面からゲート電極4の上面の凹み4aの底部までの深さd1と、層間絶縁膜8のメサ部上の部分の厚さt1の総和となる(t2=d1+t1)。
Since the insulating/separating effect can be enhanced as the thickness of the
層間絶縁膜8を深さ方向zに貫通するコンタクトホール8aが設けられている。コンタクトホール8aの幅w3は、メサ幅w2よりも狭い(w3<w2)。例えば、メサ幅w2が1μm程度である場合、コンタクトホール8aの幅w3を0.6μm以下程度とすることで、トレンチピッチの狭い微細構造となる。コンタクトホール8aの幅w3とは、コンタクトホール8aの下端側(メサ部側)の幅であり、後述するバリアメタル9と半導体部とのコンタクトの幅である。コンタクトホール8aの上端側(おもて面電極13側)の幅は、プラグ電極12の埋め込み性が悪化しない範囲で、コンタクトホール8aの下端側の幅よりも広くてもよい。
A
コンタクトホール8aには、第1方向xに交互に繰り返し配置した平面レイアウトでn+型エミッタ領域6およびp++型プラグ領域7bが露出されている。n+型エミッタ領域6およびp++型プラグ領域7bのコンタクトホール8aに露出された部分は、コンタクトホール8aの形成時に半導体部(メサ部)が若干除去されることで、層間絶縁膜8と半導体部との界面よりもコレクタ側に若干凹んでいる(以下、この凹みをメサ部の溝(第1溝)8bとする)。メサ部の溝8bの幅は例えばコンタクトホール8aの幅w3にほぼ等しく、メサ部の溝8bの内壁はコンタクトホール8aの側壁(層間絶縁膜8の側面8c)に連続している。層間絶縁膜8の側面8cの上端(おもて面電極13側の端部)角部8dは、曲率(丸み)をもたないことが好ましい。その理由は、コンタクトホール8aの上端側の幅が広がりすぎることで、上述したようにプラグ電極12の形成に時間がかかったり、コンタクトホール8aの内部にプラグ電極12を埋め込むことができない虞があるからである。In the
コンタクトホール8aおよびメサ部の溝8bの内部には、コンタクトホール8aおよびメサ部の溝8bの内壁に沿ってバリアメタル9が設けられ、バリアメタル9の内側にプラグ電極12が設けられている。バリアメタル9およびプラグ電極12は、おもて面電極13とともにエミッタ電極およびアノード電極として機能する。バリアメタル9は、層間絶縁膜8の側面8cおよびメサ部の溝8bの内壁にのみ設けられ、層間絶縁膜8の側面8cの上端角部8dおよび上面8e上にまで延在していない。すなわち、層間絶縁膜8の側面8cの上端角部8dおよび上面8eはおもて面電極13に接しており、バリアメタル9は、層間絶縁膜8を挟んで深さ方向zに、層間絶縁膜8で覆われた部分(ゲート電極4や、メサ部のトレンチ2の側壁に沿った部分)に対向しない。
Inside the
バリアメタル9は、例えば、第1,2金属膜10,11を順に積層した2層構造を有する。第1金属膜10は、例えば、シリコン(Si)との密着性の高いチタン(Ti)膜であり、シリサイド化(チタンシリサイド(TiSi))されてn+型エミッタ領域6およびp++型プラグ領域7bとのオーミックコンタクトを形成している。第2金属膜11は、例えば、窒化チタン(TiN)膜である。バリアメタル9の厚さ(第1,2金属膜10,11の総厚さ)t3は例えばメサ部の溝8bの深さd2にほぼ等しく、メサ部の溝8bの内部はほぼバリアメタル9で埋め込まれている。The
プラグ電極12の材料として、例えば埋め込み性の高いタングステン(W)が用いられている。プラグ電極12の上面は、層間絶縁膜8の上面8eとほぼ同様の高さ位置にあることが好ましいが、プラグ電極12を形成するためのエッチバックの処理時間に応じて層間絶縁膜8の上面8eよりも若干コレクタ側に凹んでいてもよい(以下、プラグ電極12の上面の凹み12aとする)。プラグ電極12の上面の凹み12aの深さd3は、層間絶縁膜8の上面8eとの段差が小さくなるように浅いことが好ましく、例えば0μm以上3μm以下程度であることがよい。また、プラグ電極12は、層間絶縁膜8の側面8cの上端角部8dまで延在していない。
As a material of the
プラグ電極12および層間絶縁膜8の表面には、プラグ電極12の上面の凹み12aを埋め込むように、例えばアルミニウム−シリコン(Al−Si)などを材料とするおもて面電極13が設けられている。おもて面電極13は、IGBT領域21においてプラグ電極12およびバリアメタル9を介してn+型エミッタ領域6およびp++型プラグ領域7bに電気的に接続され、エミッタ電極として機能する。また、おもて面電極13は、FWD領域22においてプラグ電極12およびバリアメタル9を介してp++型プラグ領域7bに電気的に接続され、アノード電極として機能する。A
半導体基板の裏面の表面層には、IGBT領域21においてp+型コレクタ領域(第3半導体領域)14が設けられ、FWD領域22においてn+型カソード領域(第4半導体領域)15が設けられている。半導体基板の裏面の表面層の、p+型コレクタ領域14およびn+型カソード領域15よりも深い位置に、オフ時にp型ベース領域5とn-型ドリフト層1との間のpn接合から伸びる空乏層の広がりを抑制するフィールドストップ層(不図示)が設けられていてもよい。裏面電極(第2電極)16は、半導体基板の裏面全体に設けられ、p+型コレクタ領域14およびn+型カソード領域15に接する。裏面電極16は、p+型コレクタ領域14に接しコレクタ電極として機能するとともに、n+型カソード領域15に接してカソード電極として機能する。A p + type collector region (third semiconductor region) 14 is provided in the
次に、実施の形態1にかかる半導体装置の製造方法について説明する。図5A,5Bは、実施の形態1にかかる半導体装置の製造方法の概要を示すフローチャートである。図6,8,10は、実施の形態1にかかる半導体装置の製造途中の状態を示す平面図である。図7,9,11〜17は、実施の形態1にかかる半導体装置の製造途中の状態を示す断面図である。図7には、図6の切断線C−C’における断面構造を示す。図9(a)には図8の切断線D−D’における断面構造を示し、図9(b)には図8の切断線E−E’における断面構造を示す。図11(a)には図10の切断線F−F’における断面構造を示し、図11(b)には図10の切断線G−G’における断面構造を示す。図12〜17には、(a)にn+型エミッタ領域6を通る第2方向yに平行な断面を示し、(b)にp+型コンタクト領域7aを通る第2方向yに平行な断面を示す。Next, a method of manufacturing the semiconductor device according to the first embodiment will be described. 5A and 5B are flowcharts showing the outline of the method of manufacturing the semiconductor device according to the first embodiment. 6, 8 and 10 are plan views showing a state in which the semiconductor device according to the first embodiment is being manufactured. 7, 9, and 11 to 17 are cross-sectional views showing a state of the semiconductor device according to the first embodiment which is being manufactured. FIG. 7 shows a sectional structure taken along the section line CC′ of FIG. 9A shows the sectional structure taken along the section line DD′ of FIG. 8, and FIG. 9B shows the sectional structure taken along the section line EE′ of FIG. 11A shows the cross-sectional structure taken along the cutting line FF' in FIG. 10, and FIG. 11B shows the cross-sectional structure taken along the cutting line GG' in FIG. 12 to 17 show a cross section parallel to the second direction y passing through the n +
まず、n-型ドリフト層1となるn-型の半導体基板(半導体ウエハ)のおもて面側に、一般的な方法により、トレンチ2、ゲート絶縁膜3およびゲート電極4を順に形成して第1方向xに延びるストライプ状にMOSゲートを形成する(ステップS1)。このとき、トレンチピッチは、例えば、半導体チップの微細化のため、メサ幅w2がトレンチ2の幅w1よりも狭くなるように決定する。また、ゲート絶縁膜3は例えば熱酸化などによりトレンチ2の内壁から隣り合うトレンチ2間の半導体部(メサ部)表面に延在するように形成されるが、ゲート絶縁膜3のメサ部表面に形成された部分は後述する層間絶縁膜8の形成前までに除去する。図6には、ゲート絶縁膜3のメサ部表面に形成された部分を除去した状態を示す。また、ゲート電極4は、トレンチ2の内部を埋め込むように基板おもて面上に堆積(形成)した例えばポリシリコン層をエッチバックによりトレンチ2の内部にのみ残すことで形成される。このため、ゲート電極4の上面には、ポリシリコン層のエッチバックの処理時間に応じた基板おもて面から所定深さd1で凹み4aが形成される。First, a
次に、基板おもて面全体に例えばボロン(B)などのp型不純物をイオン注入し、基板おもて面の表面層に、IGBT領域21からFWD領域22にわたって、トレンチ2よりも浅い深さでp型ベース領域5を形成する(ステップS2)。ステップS2においては、ゲート電極4がマスクとして機能し、IGBT領域21およびFWD領域22のすべてのメサ部に所定深さでp型ベース領域5が形成される。次に、n+型エミッタ領域6の形成領域に対応する部分が開口したレジストマスク31(図6のハッチング部分)を形成する。例えばFWD領域22を覆い、IGBT領域21全体を開口したレジストマスク31を形成すればよい。次に、このレジストマスク31およびゲート電極4をマスクとして例えば砒素(As)などのn型不純物をイオン注入し、IGBT領域21のp型ベース領域5の表面層にn+型エミッタ領域6を形成する(ステップS3)。ステップS3のイオン注入は、ドーズ量を5×1015/cm2とし、加速エネルギーを120keVとしてもよい。ここまでの状態が図6,7に示されている。そして、n+型エミッタ領域6の形成に用いたレジストマスク31を除去する。Next, a p-type impurity such as boron (B) is ion-implanted into the entire front surface of the substrate, and the surface layer of the front surface of the substrate extends from the
次に、p+型コンタクト領域7aの形成領域に対応する部分が開口したレジストマスク32(図8のハッチング部分)を形成する。例えばIGBT領域21において第2方向yに延びるストライプ状に開口し、かつFWD領域22全体を開口したレジストマスク32を形成すればよい。次に、このレジストマスク32およびゲート電極4をマスクとして例えばボロン(B)などのp型不純物をイオン注入し、IGBT領域21においてn+型エミッタ領域6の表面層にp+型コンタクト領域7aを選択的に形成する。かつFWD領域22においてp型ベース領域5の表面層にp+型コンタクト領域7aを形成する(ステップS4)。p+型コンタクト領域7aは、IGBT領域21において第1方向xにn+型エミッタ領域6と交互に繰り返し配置した平面レイアウトに形成され、FWD領域22において第1方向xに延びるストライプ状の平面レイアウトに形成される。ステップS4のイオン注入は、ドーズ量を3×1015/cm2とし、加速エネルギーを120keVとしてもよい。ここまでの状態が図8,9に示されている。そして、p+型コンタクト領域7aの形成に用いたレジストマスク32を除去する。Next, a resist mask 32 (hatched portion in FIG. 8) having an opening in a portion corresponding to the formation region of the p +
次に、ゲート電極4を覆うように、基板おもて面上に層間絶縁膜8としてボロン濃度およびリン濃度を上記条件とした例えばBPSG膜を堆積(形成)する(ステップS5)。次に、例えば、窒素(N2)雰囲気で950℃程度の温度の熱処理(リフロー)を20分間程度行うことで、層間絶縁膜8の表面を平坦化する(ステップS6)。層間絶縁膜8のボロン濃度およびリン濃度を上記条件とすることで、ゲート電極4の上面の凹み4aによる基板おもて面の凹凸の大きさによらず、リフローにより層間絶縁膜8の上面8eがほぼ平坦となる。ステップS6においては、層間絶縁膜8の上面8eを平坦にすることができる程度に高温度でリフローを行えばよく、その温度は例えば800℃以上1000℃以下程度であり、好ましくは900℃以上であることがよい。次に、フォトリソグラフィおよびエッチングにより層間絶縁膜8をパターニングしてコンタクトホール8aを形成し、n+型エミッタ領域6およびp+型コンタクト領域7aを露出させる(ステップS7)。図10に、パターニング後の層間絶縁膜8をハッチングで示す。Next, for example, a BPSG film is deposited (formed) on the front surface of the substrate as the
ステップS7においては、層間絶縁膜8のパターニング時に、n+型エミッタ領域6およびp+型コンタクト領域7aのコンタクトホール8aに露出された部分(メサ部)も若干除去され、メサ部の表面に溝8bが形成される。これにより、後に形成されるバリアメタル9とのコンタクト面積が大きくなるため、低コンタクト抵抗化が可能となる。または、コンタクト抵抗を増加させずに、コンタクト面積の増加分の微細化が可能となる。また、コンタクトホール8aの形成(ステップS7の処理)後、層間絶縁膜8の側面8cの上端角部8dをなだらかにするための950℃程度の温度のリフローを行わない。さらに、コンタクトホール8aの形成以降、例えば800℃以上程度の温度の熱処理を行わない。これにより、層間絶縁膜8の側面8cの上端角部8dがほぼ角張った状態で維持されるため、層間絶縁膜8の上面8eの平坦性が向上する。特に、後述するバリアメタル9の形成(後述するステップS9の処理)前までの層間絶縁膜8の上面8eの平坦性が高いことで、本発明の効果がより向上する。ここまでの状態が図10,11に示されている。In step S7, when patterning
次に、基板おもて面上(層間絶縁膜8上)に、p++型プラグ領域7bの形成領域に対応する部分が開口したレジストマスク33を形成する。例えば、p+型コンタクト領域7aを形成するためのレジストマスク(図8参照)と同様の平面レイアウトに開口したレジストマスク33を形成すればよい。次に、このレジストマスク33および層間絶縁膜8をマスクとして例えばフッ化ボロン(BF2)などのp型不純物をイオン注入し、p+型コンタクト領域7aのコンタクトホール8aに露出する部分の表面層にp++型プラグ領域7bを形成する(ステップS8)。ステップS8のイオン注入は、ドーズ量を3×1015/cm2とし、加速エネルギーを30keVとしてもよい。ここまでの状態が図12に示されている。そして、p++型プラグ領域7bの形成に用いたレジストマスク33を除去する。Next, on the front surface of the substrate (interlayer insulating film 8), a resist
次に、例えばスパッタリング法により、コンタクトホール8aの内部に、層間絶縁膜8の側面8cおよびメサ部の溝8bの内壁に沿うようにバリアメタル9となる金属膜34を形成する(ステップS9)。このとき、金属膜34の厚さt3は、金属膜34によってメサ部の溝8bの内部を埋め込むことができる厚さとする。金属膜34は、第1金属膜10となる例えばチタン膜と、第2金属膜11となる例えば窒化チタン膜と、を順に積層した2層構造とする(図4参照)。ステップS9においては、層間絶縁膜8の側面8cから側面8cの上端角部8dおよび上面8e上に延在するように、層間絶縁膜8の表面全体に金属膜34が形成される。ここまでの状態が図13に示されている。
Next, a
次に、例えば660℃程度の温度の熱処理(アニール)により、金属膜34(第1金属膜10となる例えばチタン膜)の半導体部(n+型エミッタ領域6およびp++型プラグ領域7b)に接する部分をシリサイド化する(ステップS10)。次に、例えば化学気相成長(CVD:Chemical Vapor Deposition)法により、コンタクトホール8aの内部の金属膜34の内側を埋め込むように、プラグ電極12となる例えばタングステン層35を堆積(形成)する(ステップS11)。ステップS11においては、層間絶縁膜8の上面8e上の金属膜34の表面にもタングステン層35が形成される。ここまでの状態が図14に示されている。Next, for example, by heat treatment (annealing) at a temperature of about 660° C., the semiconductor portion (n +
次に、層間絶縁膜8の上面8e上の金属膜34が露出するまでタングステン層35をエッチバックする(ステップS12)。ステップS12の処理後に、コンタクトホール8aの内部に残るタングステン層35がプラグ電極12となる。エッチバック後のタングステン層35の表面は層間絶縁膜8の上面8eとほぼ同じ高さ位置であることが好ましいが、層間絶縁膜8の上面8e上の金属膜34の表面にタングステン層35が残らないように余裕を見て、タングステン層35の表面が層間絶縁膜8の上面8eよりも若干低くなるようにタングステン層35をエッチバックしてもよい。すなわち、タングステン層35の表面がコンタクトホール8aの内部に位置するまで、タングステン層35をエッチバックすればよい。この場合、プラグ電極12の上面の凹み12aの深さd3が深くなりすぎないように、エッチバックの処理時間を調整すればよい。ここまでの状態が図15に示されている。
Next, the
次に、層間絶縁膜8の上面8eが露出するまで金属膜34をエッチバックする(ステップS13)。ステップS13の処理後に、コンタクトホール8aの内部に残る金属膜34がバリアメタル9となる。すなわち、このエッチバックにより、バリアメタル9の、コンタクトホール8aの内壁に形成された部分以外の部分を除去する。上述したように層間絶縁膜8の上面8eがほぼ平坦であるため、金属膜34のエッチバック時にはほぼ同時に層間絶縁膜8の上面8e全体が露出される。また、層間絶縁膜8の側面8cの上端角部8d上に金属膜34が残らないように、金属膜34の上端が層間絶縁膜8の上面8eよりも若干低くなるように金属膜34のエッチバックの処理時間を調整する。ここまでの状態が図16に示されている。
Next, the
次に、層間絶縁膜8およびプラグ電極12上に、例えば、アルミニウム−シリコンを材料とする5μm程度の厚さでおもて面電極13を形成する(ステップS14)。次に、半導体基板を裏面側から研削していき、半導体装置として用いる製品厚さの位置まで研削する(ステップS15)。次に、基板裏面全体に例えばボロンなどのp型不純物をイオン注入し、半導体基板の裏面全体の表面層にp+型コレクタ領域14を形成する(ステップS16)。ここまでの状態が図17に示されている。次に、基板裏面上に、n+型カソード領域の形成領域に対応した部分が開口したレジストマスク(不図示)を形成する。次に、このレジストマスクをマスクとして例えばリンなどのn型不純物をイオン注入し、FWD領域22において、半導体基板の裏面の表面層にn+型カソード領域15を形成する(ステップS17)。Next, a
次に、n+型カソード領域15の形成に用いたレジストマスクを除去した後、レーザーアニールによりp+型コレクタ領域14およびn+型カソード領域15を活性化させる(ステップS18)。次に、基板おもて面全体を例えばポリイミド膜などのパッシベーション膜(不図示)で覆った後、パッシベーション膜をパターニングしておもて面電極13や各電極パッドを露出させる(ステップS19)。半導体基板の裏面研削後、p+型コレクタ領域14の形成前に、パッシベーション膜の形成およびパターニングを行ってもよい。半導体基板の裏面研削後に基板おもて面のパッシベーション膜を形成することで、パッシベーション膜による基板おもて面の段差の悪影響を受けずに半導体基板の裏面研削を行うことができる。また、おもて面電極13の形成後、半導体基板の裏面研削前に、パッシベーション膜の形成およびパターニングを行ってもよい。Next, after removing the resist mask used for forming the n +
次に、半導体基板のおもて面側または裏面側からヘリウム(He)または電子線を照射し、n-型ドリフト層1にライフタイムキラーとなる格子欠陥を導入することで、n-型ドリフト層1におけるキャリアのライフタイムを低減させる(ステップS20)。このライフタイム制御により、メサ部にも格子欠陥が発生する。メサ部に発生した格子欠陥がメサ部のMOSゲートに沿った部分に存在する場合、ゲート閾値電圧が低下してしまう。メサ部のMOSゲートに沿った部分とは、p型ベース領域5の、n+型エミッタ領域6とn-型ドリフト層1とに挟まれた部分、すなわちオン時にn型の反転層(チャネル)が形成される部分である。このため、次に、水素(H2)雰囲気で例えば350℃程度の温度の熱処理(水素アニール)を行い、メサ部の格子欠陥を回復させる(ステップS21)。Next, helium (He) or an electron beam is irradiated from the front surface side or the back surface side of the semiconductor substrate to introduce a lattice defect that becomes a lifetime killer into the n −
上述したように、ステップS21の水素アニール時、層間絶縁膜8の上面8eおよび側面8cの上端角部8d上にバリアメタル9は存在しない。このため、水素雰囲気中の水素原子の拡散がバリアメタル9に抑制されず、おもて面電極13および層間絶縁膜8を通過してメサ部の格子欠陥にまで水素原子が到達する。これにより、メサ部の格子欠陥が回復されるため、ゲート閾値電圧をヘリウムや電子線の照射前と同程度に回復させることができる。次に、半導体基板の裏面全体に、p+型コレクタ領域14およびn+型カソード領域15に接する裏面電極16を形成する(ステップS22)。その後、半導体ウエハをチップ状に切断(ダイシング)して個片化することで、図1〜4に示すトレンチゲート構造のRC−IGBTが完成する。As described above, at the time of hydrogen annealing in step S21, the
以上、説明したように、実施の形態1によれば、プラグ電極のエッチバックに続けて、バリアメタルをエッチバックすることにより、層間絶縁膜の上面を容易に露出させることができる。これにより、ゲート電極上には層間絶縁膜を挟んでおもて面電極が積層され、ゲート電極上の層間絶縁膜とおもて面電極との間にバリアメタルは存在しない。このため、水素アニール時に、おもて面電極側から層間絶縁膜を通過してメサ部にまで水素原子を到達させることができる。したがって、ライフタイム制御のためのヘリウムまたは電子線の照射によりメサ部に格子欠陥が発生してゲート閾値電圧が低下したとしても、水素アニールによるゲート閾値電圧回復効果を安定して容易に得ることができる。また、実施の形態1によれば、層間絶縁膜の上面上にバリアメタルが存在しないことで、層間絶縁膜の上面部分がゲート絶縁膜に蓄積された電荷の逃げ道となる。これにより、ゲート絶縁膜に電荷が残ったままにならないため、層間絶縁膜の表面全体がバリアメタルに覆われた第1従来構造よりもゲート絶縁膜の耐久性を向上させることができる。 As described above, according to the first embodiment, the upper surface of the interlayer insulating film can be easily exposed by etching back the barrier metal after etching back the plug electrode. As a result, the front surface electrode is laminated on the gate electrode with the interlayer insulating film interposed therebetween, and no barrier metal exists between the interlayer insulating film on the gate electrode and the front surface electrode. Therefore, during hydrogen annealing, hydrogen atoms can reach the mesa portion from the front surface electrode side through the interlayer insulating film. Therefore, even if a lattice defect occurs in the mesa portion and the gate threshold voltage is lowered by irradiation of helium or an electron beam for lifetime control, the gate threshold voltage recovery effect by hydrogen annealing can be stably and easily obtained. it can. Further, according to the first embodiment, since the barrier metal is not present on the upper surface of the interlayer insulating film, the upper surface portion of the interlayer insulating film serves as an escape route for the charges accumulated in the gate insulating film. As a result, the electric charge does not remain in the gate insulating film, so that the durability of the gate insulating film can be improved more than in the first conventional structure in which the entire surface of the interlayer insulating film is covered with the barrier metal.
また、従来のようにバリアメタルのパターニング工程や、バリアメタルのCMPプロセスを必要としない。このため、バリアメタルのパターニングのばらつきによる信頼性低下や、工程数やコストの増加を防止することができる。また、実施の形態1によれば、一般的な組成の層間絶縁膜よりもボロン濃度およびリン濃度が高いBPSG膜を層間絶縁膜とすることで、層間絶縁膜の堆積時およびリフロー時の流動性を向上させることができる。このため、トレンチピッチを狭くして微細化を図ったとしても、基板おもて面の凹凸によらず、リフロー後に、層間絶縁膜の上面をほぼ平坦にすることができる。これにより、バリアメタルのエッチバック時にほぼ同時に層間絶縁膜の上面が露出され、層間絶縁膜の上面に余分なバリアメタルが残ることを防止することができる。これにより、水素アニールによるゲート閾値電圧回復効果をより向上させることができる。また、バリアメタルのエッチバック時にほぼ同時に層間絶縁膜の上面が露出されるため、一般的な組成で層間絶縁膜を形成した場合に比べてバリアメタルのエッチバック時間を短くすることができる。 Further, unlike the conventional case, a barrier metal patterning step and a barrier metal CMP process are not required. Therefore, it is possible to prevent a decrease in reliability due to variations in barrier metal patterning and an increase in the number of steps and costs. According to the first embodiment, the BPSG film having a higher boron concentration and a higher phosphorus concentration than the interlayer insulating film having a general composition is used as the interlayer insulating film, so that the fluidity during the deposition and the reflow of the interlayer insulating film is improved. Can be improved. Therefore, even if the trench pitch is narrowed to achieve miniaturization, the upper surface of the interlayer insulating film can be made substantially flat after the reflow regardless of the unevenness of the front surface of the substrate. Thereby, it is possible to prevent the upper surface of the interlayer insulating film from being exposed almost at the same time when the barrier metal is etched back, and to prevent excess barrier metal from remaining on the upper surface of the interlayer insulating film. As a result, the gate threshold voltage recovery effect by hydrogen annealing can be further improved. Further, since the upper surface of the interlayer insulating film is exposed almost at the same time when the barrier metal is etched back, the etch back time of the barrier metal can be shortened as compared with the case where the interlayer insulating film is formed with a general composition.
(実施例1)
次に、層間絶縁膜8の上面8eの平坦性について検証した。図18は、実施例1にかかる半導体装置の層間絶縁膜のリフロー後の断面状態を模式的に示す断面図である。図19は、比較となる半導体装置の層間絶縁膜のリフロー後の断面状態を模式的に示す断面図である。まず、上述した実施の形態1にかかる半導体装置の製造方法にしたがい、MOSゲートの形成(ステップS1)からおもて面電極13の形成(ステップS14)までを行った試料を用意した(以下、実施例1とする)。すなわち、実施例1では、層間絶縁膜8として、一般的な組成の層間絶縁膜よりもボロン濃度およびリン濃度が高いBPSG膜を形成している。なお、メサ部の各半導体領域の形成(上述したステップS2〜S4,S6)は省略した。トレンチ2は、開口部側から底部に向うにしたがって幅が狭くなっており、開口部側の幅w1を1.34μmとし、中間の深さ付近における幅w4を1.13μmとした。トレンチ2の深さd4を5.26μmとした。また、メサ幅w2を1.06μmとした。(Example 1)
Next, the flatness of the
比較として、一般的な組成で層間絶縁膜108を形成した試料を用意した(以下、比較例とする)。比較例の製造方法は、層間絶縁膜108の組成が異なる以外は実施例1と同様である。比較例では、実施例1よりもトレンチ102の深さd104が若干深いが、その他の寸法は実施例1とほぼ同様である。具体的には、トレンチ102は、開口部側から底部に向うにしたがって幅が狭くなっており、開口部側の幅w101を1.35μmとし、中間の深さ付近における幅w104を1.12μmとし、底部の幅w105を0.92μmとした。トレンチ102の深さd104を6.24μmとした。メサ幅w102を、トレンチ102の中間の深さ付近において1.32μmとした。図19において、符号101,103,104,108a、108b,109,112,113は、それぞれn-型ドリフト層、ゲート絶縁膜、ゲート電極、コンタクトホール、メサ部の溝、バリアメタル、プラグ電極およびおもて面電極である。For comparison, a sample in which the
これら実施例1の層間絶縁膜8および比較例の層間絶縁膜108のリフロー後の状態を走査型電子顕微鏡(SEM:Scanning Electron Microscope)で観察した結果をそれぞれ図18,19に模式的に示す。図19に示す結果より、比較例では、基板おもて面にゲート電極104の上面の凹み104aなどにより生じた凹凸に応じて層間絶縁膜108の上面108eに大きな凹凸が生じていることが確認された。それに対して、図18に示す結果より、実施例1においては、基板おもて面にゲート電極4の上面の凹み4aなどにより凹凸が生じていたとしても、層間絶縁膜8の上面8eを平坦にすることができることが確認された。
18 and 19 schematically show the results of the reflowed states of the
(実施例2)
次に、実施の形態1にかかる半導体装置のゲート閾値電圧について検証した。図20は、実施例2にかかる半導体装置のゲート閾値電圧特性を示す特性図である。上述した実施の形態1にかかる半導体装置の製造方法にしたがい、上記諸条件でRC−IGBTを作製した(以下、実施例2とする)。すなわち、実施例2では、層間絶縁膜8として一般的な組成の層間絶縁膜よりもボロン濃度およびリン濃度が高いBPSG膜を形成し、層間絶縁膜8の上面8eを平坦化した。また、実施例2では、層間絶縁膜8の上面8e上のバリアメタル9がエッチバックにより除去され、層間絶縁膜8の上面とおもて面電極13とが接する構成となっている。ライフタイム制御は、ヘリウムを照射することで行った(ステップS20の処理)。(Example 2)
Next, the gate threshold voltage of the semiconductor device according to the first embodiment was verified. FIG. 20 is a characteristic diagram showing the gate threshold voltage characteristic of the semiconductor device according to the second embodiment. An RC-IGBT was manufactured under the above conditions according to the method for manufacturing a semiconductor device according to the first embodiment described above (hereinafter, referred to as Example 2). That is, in Example 2, a BPSG film having a higher boron concentration and a higher phosphorus concentration than the interlayer insulating film having a general composition was formed as the
比較として、層間絶縁膜として一般的な組成のBPSG膜を形成し、コンタクトホールの内壁から層間絶縁膜の上面上に延在するバリアメタルを除去せずに、層間絶縁膜上にバリアメタルを介しておもて面電極を形成した第1従来構造を備えたRC−IGBTを作製した(以下、従来例とする)。従来例の層間絶縁膜の組成およびバリアメタルの配置以外の構成および製造条件は、実施例2と同様である。これら実施例2および従来例について、ヘリウム照射前、ヘリウム照射後、およびその後の水素アニール後におけるゲート閾値電圧を測定した結果を図20に示す。ゲート閾値電圧測定時のドレイン電流を200mAとした。 For comparison, a BPSG film having a general composition is formed as an interlayer insulating film, and a barrier metal extending on the upper surface of the interlayer insulating film from the inner wall of the contact hole is not removed but a barrier metal is interposed on the interlayer insulating film. An RC-IGBT having a first conventional structure in which a front surface electrode was formed was manufactured (hereinafter referred to as a conventional example). The configuration and manufacturing conditions other than the composition of the interlayer insulating film and the disposition of the barrier metal in the conventional example are the same as in the second embodiment. FIG. 20 shows the results of measuring the gate threshold voltage of Example 2 and the conventional example before helium irradiation, after helium irradiation, and after hydrogen annealing. The drain current at the time of measuring the gate threshold voltage was set to 200 mA.
図20に示すように、従来例では、ヘリウム照射によりゲート閾値電圧が大きく低下し、その後、水素アニールを行ってもゲート閾値電圧を回復させることができないことが確認された。その理由は、層間絶縁膜の上面上のバリアメタルによりおもて面電極側から層間絶縁膜側への水素原子の拡散が抑制され、半導体基板のおもて面にまで水素原子が到達しないことで、メサ部の格子欠陥を回復させることができないからである。一方、実施例2においては、従来例よりもヘリウム照射によるゲート閾値電圧の変動(低下)が小さいことが確認された。その理由は、層間絶縁膜8の上面8eおよび側面8cの上端角部8d上にバリアメタル9は存在しないことで、おもて面電極13および層間絶縁膜8を通過してメサ部の格子欠陥にまで水素原子が到達するからである。そして、実施例2においては、ライフタイム制御のためのヘリウム照射により低下したゲート閾値電圧を、その後の水素アニールによりヘリウム照射前と同程度に回復させることができることが確認された。すなわち、本発明のように層間絶縁膜8の上面8e上のバリアメタル9をエッチバックにより除去した場合においても、水素アニール時に半導体基板の内部にまで水素原子を到達させることができ、メサ部の格子欠陥を回復させることができることがわかる。
As shown in FIG. 20, in the conventional example, it was confirmed that the gate threshold voltage was significantly reduced by the helium irradiation, and the gate threshold voltage could not be recovered even after hydrogen annealing was performed. The reason is that the barrier metal on the upper surface of the interlayer insulating film suppresses the diffusion of hydrogen atoms from the front surface electrode side to the interlayer insulating film side, and the hydrogen atoms do not reach the front surface of the semiconductor substrate. This is because the lattice defects in the mesa cannot be recovered. On the other hand, in Example 2, it was confirmed that the variation (decrease) in the gate threshold voltage due to helium irradiation was smaller than that in the conventional example. The reason is that the
(実施例3)
次に、実施の形態1にかかる半導体装置の実装後の状態について検証した。実施の形態1にかかる半導体装置の実装した半導体モジュールの構造については後述する実施の形態3で説明する。図21は、実施例3にかかる半導体装置の配線後の表面電極の正常な状態を模式的に示す断面図である。図22は、実施例3にかかる半導体装置の配線後の表面電極の欠損が生じた状態を模式的に示す断面図である。上述した実施の形態1にかかる半導体装置の製造方法にしたがい、IGBTを作製した(以下、実施例3とする)。実施例3のおもて面電極13は、アルミニウム膜(アルミニウム‐シリコンなどのアルミニウム合金膜でもよい、以下単にアルミニウム膜(最下層の金属電極膜)という)17およびニッケル膜(ニッケル‐リンなどのニッケル合金膜でもよい、以下単にニッケル膜(上層の金属電極膜)という)18を順に積層した積層構造とした。実施例3の正常な状態を図21に示し、正常でない状態を図22に示す。(Example 3)
Next, the state after mounting the semiconductor device according to the first embodiment was verified. The structure of the semiconductor module in which the semiconductor device according to the first embodiment is mounted will be described in the third embodiment described later. FIG. 21 is a sectional view schematically showing a normal state of the surface electrode after wiring of the semiconductor device according to the third embodiment. FIG. 22 is a cross-sectional view schematically showing a state in which a surface electrode is defective after wiring in the semiconductor device according to the third embodiment. An IGBT was manufactured according to the method for manufacturing a semiconductor device according to the first embodiment described above (hereinafter, referred to as Example 3). The
実施例3の正常な状態とは、おもて面電極13を配置する領域(例えば活性領域)内すべてで層間絶縁膜8およびプラグ電極12がアルミニウム膜17に覆われている状態である。実施例3の正常でない状態とは、おもて面電極13を配置する領域でアルミニウム膜17に欠損41が生じており、アルミニウム膜17の欠損41の箇所で層間絶縁膜8やプラグ電極12がニッケル膜18に接している状態である。アルミニウム膜17の欠損41とは、層間絶縁膜8およびプラグ電極12と、ニッケル膜18と、の間において部分的にアルミニウム膜17が存在しない箇所である。
The normal state of Example 3 is a state in which the
アルミニウム膜17に欠損41が生じる一例として、例えば、アルミニウム膜17の成膜前に、層間絶縁膜8上に残渣(パーティクル)などの異物が残っていることが挙げられる。この場合、アルミニウム膜17は、異物を覆う部分で異物に沿って凸状に盛り上がった状態で成膜される。この異物により盛り上がった部分と、異物が存在しないほぼ平坦な部分と、の境界でアルミニウム膜17の厚さが薄くなる。このため、アルミニウム膜17の表面にニッケル膜18をめっきする前にアルミニウム膜17をエッチングすると、アルミニウム膜17の、異物により盛り上がった部分が異物とともに除去され、図22に示すように欠損41となりやすい。
One example of the occurrence of the
上述した第1従来構造(図23参照)では、アルミニウム膜214に欠損221が生じた場合、ニッケル膜215の温度上昇による熱応力により、上述したように層間絶縁膜210に亀裂223が生じたり、バリアメタル211や層間絶縁膜210が剥離することが確認された。また、層間絶縁膜210を超えて半導体基板に亀裂が生じることが確認された。これによって、リーク電流が大きくなったり、リーク電流が常時流れてオフできない状態などの素子破壊に至ることが確認された。すなわち、第1従来構造では、実装時やその後のヒートサイクル等で経年劣化が早く進んでしまい、プラグ電極を用いない第2従来構造よりも寿命が短いことが確認された。
In the above-described first conventional structure (see FIG. 23), when the
それに対して、実施例3においては、正常な状態(図21)および正常でない状態(図22)のいずれにおいても、第2従来構造と同程度に所定特性や寿命(経年劣化の進行)を維持することができることが確認された。その理由は、次の通りである。層間絶縁膜8の上面8eおよび側面8cの上端角部8d上にニッケル膜18との密着性の高いバリアメタル9は存在しないため、ニッケル膜18は、層間絶縁膜8の上面8eおよび側面8cの上端角部8dで層間絶縁膜8に接触する(符号42で示す破線で囲んだ部分)。これにより、ニッケル膜18と層間絶縁膜8との密着力は、層間絶縁膜210の表面全体がバリアメタル211に覆われた第1従来構造と比べて低くなっている。したがって、実装時やその後のヒートサイクル等でニッケル膜18の温度上昇による熱応力を層間絶縁膜8が受けにくく、層間絶縁膜8に亀裂が生じないからである。また、層間絶縁膜8が剥離しないため、層間絶縁膜8による絶縁性を第2従来構造と同程度に維持することができるからである。また、プラグ電極12の機械的強度が高いため、ニッケル膜18とプラグ電極12との密着力が高くても、ニッケル膜18の温度上昇による熱応力でプラグ電極12に亀裂は生じない。また、ニッケル膜18の温度上昇による熱応力により仮にプラグ電極12がコンタクトホール8aから引き抜かれたとしても、層間絶縁膜8による絶縁性を確保することができ、素子が正常に動作することが発明者により確認されている。
On the other hand, in the third embodiment, in both the normal state (FIG. 21) and the abnormal state (FIG. 22), the predetermined characteristics and life (progress of aging deterioration) are maintained to the same extent as the second conventional structure. It was confirmed that it can be done. The reason is as follows. Since the
(実施の形態2)
次に、実施の形態2にかかる半導体装置の構造について説明する。図25は、実施の形態2にかかる半導体装置の構造を示す断面図である。図25には、図1の切断線A−A’における断面構造を示す。実施の形態2にかかる半導体装置の図1の切断線B−B’に相当する断面構造は図示省略するが、図3の断面図において図25と同様にバリアメタル19および後述するスリット19aを設けた構成となっている。(Embodiment 2)
Next, the structure of the semiconductor device according to the second embodiment will be described. FIG. 25 is a sectional view showing the structure of the semiconductor device according to the second embodiment. FIG. 25 shows a sectional structure taken along the section line AA′ in FIG. Although the sectional structure of the semiconductor device according to the second embodiment corresponding to the section line BB′ in FIG. 1 is omitted, a
図26は、図25のバリアメタルのスリットを半導体基板のおもて面側から見たレイアウトを示す平面図である。図27,28は、図25のバリアメタルのスリットを半導体基板のおもて面側から見たレイアウトの別の一例を示す平面図である。図26〜28では、おもて面電極13を図示省略し、バリアメタル19のスリット19aに層間絶縁膜8の上面8eが露出した状態を示す。
FIG. 26 is a plan view showing a layout of the barrier metal slit shown in FIG. 25 viewed from the front surface side of the semiconductor substrate. 27 and 28 are plan views showing another example of the layout of the barrier metal slit shown in FIG. 25 viewed from the front surface side of the semiconductor substrate. 26 to 28, the
実施の形態2にかかる半導体装置が実施の形態1にかかる半導体装置と異なる点は、層間絶縁膜8の側面8cおよびメサ部の溝8bの内壁だけでなく、層間絶縁膜8の側面8cの上端角部8dおよび上面8eもバリアメタル19で覆われており、かつ当該バリアメタル19の一部にスリット19aが設けられている点である。スリット19aとは、バリアメタル19を厚さ方向に貫通して層間絶縁膜8に達する溝(第2溝)である。
The semiconductor device according to the second embodiment is different from the semiconductor device according to the first embodiment in that not only the
すなわち、バリアメタル19のスリット19aには、層間絶縁膜8の一部が露出される。バリアメタル19のスリット19aには、おもて面電極13が埋め込まれている。図25には、例えばアルミニウム膜17およびニッケル膜18を順に積層した2層構造のおもて面電極13を示し、バリアメタル19のスリット19aにおもて面電極13の最下層のアルミニウム膜17が埋め込まれている場合を示す。
That is, a part of the
バリアメタル19のスリット19aは、例えば、層間絶縁膜8の上面8eを露出する位置に配置されることが好ましい。その理由は、例えば、次の通りである。1つ目の理由は、実施の形態1(バリアメタル19にスリット19aを設けない)と同様の効果が得られるからである。2つ目の理由は、水素アニール時にバリアメタル19がないスリット19aの領域を介して水素が半導体基板内部に到達しメサ部の格子欠陥を回復させることができるからである。3つ目の理由は、バリアメタル19の厚さのばらつきが生じることを抑制することができるため、バリアメタル19と層間絶縁膜8との密着性を安定的に確保しやすいからである。
The
また、バリアメタル19に、複数のスリット19aが設けられていてもよい。バリアメタル19に複数のスリット19aを設ける場合にも、すべてのスリット19aは、例えば、層間絶縁膜8の上面8eを露出する位置に配置される。これにより、水素アニール時にバリアメタル19がないスリット19aの領域を介して水素が半導体基板内部に到達しメサ部の格子欠陥を回復させることができる。また、複数のスリット19aの一部(またはすべて)を層間絶縁膜8の側面8cに設ける場合と比べて、層間絶縁膜8とアルミニウム膜17との密着性を確保することができる。
Further, the
バリアメタル19は、スリット19aを設けた箇所以外において層間絶縁膜8の上面8eを覆っている。このため、アルミニウム膜17に欠損(図22の符号41参照)が生じると、層間絶縁膜8の上面8eで、バリアメタル19と、アルミニウム膜17の上層のニッケル膜18と、が接触する場合があるが、上述した第1従来構造(図23参照)のような問題は生じない。その理由は、スリット19aを設けることでバリアメタル19を介して層間絶縁膜8とニッケル膜18が接触する面積が減少し層間絶縁膜8への熱応力が低減されるためである。
The
また、バリアメタル19で層間絶縁膜8の上面8eおよび側面8cの上端角部8dが部分的に覆われていたとしても、ステップS21の水素アニールによるゲート閾値電圧回復効果を確保することができる。その理由は、層間絶縁膜8の上面8e上においてバリアメタル19が残っている幅(以下、バリアメタル19の、層間絶縁膜8の上面8e上の部分19bの残し幅とする)w6よりも水素のSi(半導体基板)中の拡散距離が十分大きいためである。バリアメタル19の、層間絶縁膜8の上面8e上の部分19bの残し幅w6とは、層間絶縁膜8の上面8e上におけるバリアメタル19の、スリット19aを挟んで対向する部分のそれぞれの第2方向yの幅である。
Even if the
また、バリアメタル19のスリット19aは、例えば半導体基板のおもて面側からみて、コンタクトホール8aと同じ略第1方向xに延びるストライプ状のレイアウトに設けられていてもよい(図26参照)。これにより、水素アニール時にバリアメタル19がないスリット19aの領域を介して水素が半導体基板内部に到達しメサ部の格子欠陥を回復させることができる。また、バリアメタル19のスリット19aの側壁は、層間絶縁膜8の表面に対して斜度を有していてもよい。すなわち、スリット19aの断面形状が略台形状であってもよい。
Further, the
また、バリアメタル19のスリット19aは、半導体基板のおもて面側から見て、例えば、略第1方向xに延びる直線と、略第2方向yに延びる直線と、が交差した格子状のレイアウトに設けられていてもよい(図27参照)。この場合、隣り合うコンタクトホール8a間の中心付近に、略第1方向xに延びる直線状のレイアウトにスリット19aが配置される。かつ、隣り合うコンタクトホール8a間のコンタクトホール8a寄りに、バリアメタル19の、層間絶縁膜8の上面8e上の部分19bと、スリット19aと、が第1方向xに交互に繰り返し配置される。
Further, the
また、バリアメタル19’のスリット19a’は、半導体基板のおもて面側から見て、例えば、略第2方向yに延びるストライプ状のレイアウトに設けられていてもよい(図28参照)。この場合、バリアメタル19’の、層間絶縁膜8の上面8e上の部分19b’およびスリット19a’ともに、隣り合うコンタクトホール8a間にわたって設けられる。かつ、バリアメタル19’の、層間絶縁膜8の上面8e上の部分19b’と、スリット19a’と、が第1方向xに交互に繰り返し配置される。なお、図26〜28では、バリアメタル19の、層間絶縁膜8の側面8c上の部分を図示省略する。
Further, the
バリアメタル19のスリット19aの幅(第2方向yの幅)w5は、例えば、ゲート電極4と、ゲート絶縁膜3のトレンチ2の側壁の部分と、の界面間の幅(すなわちゲート電極4の幅(第2方向yの幅)w11)よりも狭いことが好ましい。その理由は、次の通りである。ゲート絶縁膜3の、p型ベース領域とn+型エミッタ領域6と界面付近の部分3aの状態がゲート閾値電圧に最も影響する。バリアメタル19のスリット19aの幅w5を、ゲート電極4の幅w11よりも狭くすることで、ゲート絶縁膜3の、ゲート閾値電圧に最も影響する部分3aを層間絶縁膜8を介して深さ方向zにバリアメタル19で覆うことができるからである。したがって、バリアメタル19の、層間絶縁膜8の上面8e上の部分19bの残し幅w6は、ゲート絶縁膜3のトレンチ2の側壁の部分を層間絶縁膜8を介して深さ方向zにバリアメタル19で覆うことができる程度の幅であることが好ましい。The width (width in the second direction y) w5 of the
実施の形態2にかかる半導体装置の製造方法は、例えば、実施の形態1にかかる半導体装置の製造方法(図5A,5B参照)において、ステップS13(バリアメタルのエッチバック)の処理に代えて、スリット19aの形成領域に対応する部分が開口したエッチングマスクを用いてバリアメタル19を選択的にエッチングすればよい。
The method of manufacturing a semiconductor device according to the second embodiment is, for example, the same as the method of manufacturing a semiconductor device according to the first embodiment (see FIGS. 5A and 5B), but instead of the process of step S13 (etchback of barrier metal), The
以上、説明したように、実施の形態2によれば、バリアメタルにスリットを設けることで、層間絶縁膜の表面にバリアメタルで覆われない部分を選択的に設けることができるため、実施の形態1と同様の効果を得ることができる。 As described above, according to the second embodiment, by providing the slit in the barrier metal, it is possible to selectively provide a portion not covered with the barrier metal on the surface of the interlayer insulating film. The same effect as that of 1 can be obtained.
(実施の形態3)
次に、実施の形態3において、実施の形態1にかかる半導体装置を実装した半導体モジュールの構造について説明する。図29は、実施の形態3にかかる半導体モジュールを半導体チップのおもて面側から見たレイアウトを示す平面図である。図30は、図29の切断線H−H’における断面構造を示す断面図である。図29,30に示す実施の形態3にかかる半導体モジュールは、実施の形態1にかかる半導体装置の構造を備えた半導体チップ51を実装したパッケージ50である。図29,30には、2つの半導体チップ51を実装した場合を示す。(Embodiment 3)
Next, the structure of the semiconductor module in which the semiconductor device according to the first embodiment is mounted will be described in the third embodiment. FIG. 29 is a plan view showing a layout of the semiconductor module according to the third embodiment as viewed from the front surface side of the semiconductor chip. FIG. 30 is a cross-sectional view showing a cross-sectional structure taken along the section line HH' in FIG. The semiconductor module according to the third embodiment shown in FIGS. 29 and 30 is a
半導体チップ51の裏面電極16は、半導体チップ51の裏面側に配置された第1ヒートシンク52にはんだ層61を介して接合されている。半導体チップ51のおもて面電極13は、半導体チップ51のおもて面側に配置されたターミナル53の一方の主面にはんだ層62を介して接合されている。ターミナル53は、半導体チップ51と後述する第2ヒートシンク54とを電気的かつ熱的に中継する機能を有する。ターミナル53の他方の主面は、第2ヒートシンク54にはんだ層63を介して接合されている。
The
すなわち、半導体チップ51は、第1,2ヒートシンク52,54間に挟まれるように配置され、両面(おもて面および裏面)からそれぞれ放熱可能である。2つの半導体チップ51のうちの一方の半導体チップ51が接合された第1ヒートシンク52と、他方の半導体チップ51が接合された第2ヒートシンク54と、からそれぞれ延在する継ぎ手部52a,54aは、はんだ層64を介して接合されている。これによって、第1,2ヒートシンク52,54同士が電気的に接続されている。
That is, the
2つの半導体チップ51は、例えば、それぞれ、電力変換用ブリッジ回路の一相分(不図示)を構成する直列接続された2つのIGBTのうちの高電位側(上アーム)のIGBTおよびFWDと、低電位側の(下アーム)のIGBTおよびFWDと、を構成する。半導体チップ51、主端子56の一方の端部、および信号端子57の一方の端部は、半導体チップ51を挟んで対向する第1,2ヒートシンク52,54間、および、2つの半導体チップ51間、に充填された封止樹脂55により封止されている。
The two
主端子56として、少なくとも、パッケージ50の図示省略する高電位電源ライン、低電位電源ラインおよび出力端子56cにそれぞれ一方の端部が接続された高電位電源端子56a、低電位電源端子56bおよび出力端子56cが設けられている。信号端子57の一方の端部は、対応する半導体チップ51の電極パッドに、ボンディングワイヤ(不図示)を介して電気的に接続されている。主端子56の他方の端部および信号端子57の他方の端部は、パッケージ50から外側に引き出されている。
As the main terminal 56, at least a high-potential power supply line, a low-potential power supply line, and a low-potential
以上において本発明は、上述した各実施の形態に限らず、コンタクトホールの内部にバリアメタルを介して設けられたプラグ電極を備え、かつヘリウムや電子線の照射により半導体基板の内部に発生した格子欠陥に起因して問題が発生するさまざまな構成の半導体装置に適用可能である。例えば、上述した各実施の形態では、同一の半導体基板にトレンチゲート型IGBTとFWDとを設けたRC−IGBTを例に説明しているが、トレンチゲート構造に限らず、基板おもて面上に平板状にMOSゲートを設けたプレーナゲート構造の半導体装置にも本発明を適用可能である。また、上述した各実施の形態では、複数のMOSゲートを備える場合を例に説明しているが、1つのMOSゲートを備える場合であっても同様の効果を奏する。また、上述した各実施の形態では、開口部側から底部に向って同一の幅を有するトレンチを備える場合を例に説明しているが、トレンチの幅は開口部側から底部に向うにしたがって狭くなっていてもよい。また、本発明において各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、デバイスを構成する各半導体領域をイオン注入により形成した拡散領域としているが、これに限らず、デバイスを構成するいずれか1つ以上の半導体領域をエピタキシャル成長により形成した堆積層としてもよい。また、ニッケル膜は無電解めっき法等によるめっき膜の他、スパッタ法によるスパッタ膜でもよい。また、各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。 In the above, the present invention is not limited to the above-described respective embodiments, and includes a plug electrode provided inside a contact hole via a barrier metal, and a lattice generated inside a semiconductor substrate by irradiation with helium or an electron beam. The present invention can be applied to semiconductor devices having various configurations in which problems occur due to defects. For example, in each of the above-described embodiments, the RC-IGBT in which the trench gate type IGBT and the FWD are provided on the same semiconductor substrate has been described as an example, but the present invention is not limited to the trench gate structure and the front surface of the substrate is not limited to the trench gate structure. The present invention can also be applied to a semiconductor device having a planar gate structure in which a flat MOS gate is provided. Further, in each of the above-described embodiments, the case where a plurality of MOS gates are provided has been described as an example, but the same effect can be obtained even when one MOS gate is provided. Further, in each of the above-described embodiments, the case where the trenches having the same width are provided from the opening side toward the bottom is described as an example, but the width of the trench becomes narrower from the opening side toward the bottom. It may be. Further, in the present invention, the dimensions of each part, the impurity concentration, etc. are variously set according to the required specifications. Further, in each of the above-described embodiments, each semiconductor region forming the device is a diffusion region formed by ion implantation, but the present invention is not limited to this, and any one or more semiconductor regions forming the device are formed by epitaxial growth. It may be a deposited layer. The nickel film may be a plated film formed by an electroless plating method or the like, or a sputtered film formed by a sputtering method. Further, in each of the embodiments, the first conductivity type is n-type and the second conductivity type is p-type. However, in the present invention, the first conductivity type may be p-type and the second conductivity type may be n-type. It holds.
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、トレンチゲート構造の半導体装置に有用であり、特にトレンチピッチの狭い微細構造の半導体装置に適している。 As described above, the semiconductor device and the method for manufacturing the semiconductor device according to the present invention are useful for a semiconductor device having a trench gate structure, and are particularly suitable for a semiconductor device having a fine structure with a narrow trench pitch.
1 n-型ドリフト層
2 トレンチ
3 ゲート絶縁膜
3a ゲート絶縁膜の、ゲート閾値電圧に最も影響する部分
4 ゲート電極
4a ゲート電極の上面の凹み
5 p型ベース領域
6 n+型エミッタ領域
7a p+型コンタクト領域
7b p++型プラグ領域
8 層間絶縁膜
8a コンタクトホール
8b メサ部の溝
8c 層間絶縁膜の側面
8d 層間絶縁膜の側面の上端角部
8e 層間絶縁膜の上面
9,19,19’ バリアメタル
10 第1金属膜
11 第2金属膜
12 プラグ電極
12a プラグ電極の上面の凹み
13 おもて面電極
14 p+型コレクタ領域
15 n+型カソード領域
16 裏面電極
17 アルミニウム膜
18 ニッケル膜
19a,19a’ バリアメタルのスリット
19b,19b’ バリアメタルの、層間絶縁膜の上面上の部分
21 IGBT領域
22 FWD領域
31〜33 レジストマスク
34 金属膜
35 タングステン層
41 アルミニウム膜の欠損
50 パッケージ
51 半導体チップ
52,54 ヒートシンク
52a,54a ヒートシンクの継ぎ手部
53 ターミナル
55 封止樹脂
56 主端子
56a 高電位電源端子
56b 低電位電源端子
56c 出力端子
57 信号端子
61〜64 はんだ層
d1 基板おもて面からゲート電極の上面の凹みの底部までの深さ
d2 メサ部の溝の深さ
d3 プラグ電極の上面の凹みの深さ
d4 トレンチの深さ
t1 層間絶縁膜のメサ部上の部分の厚さ
t2 層間絶縁膜のゲート電極上の最も厚い部分の厚さ
t3 バリアメタルの厚さ
w1 トレンチの幅
w2 メサ幅(隣り合うトレンチ間の幅)
w3 コンタクトホールの幅
w4 トレンチの中間の深さ付近における幅
w5 バリアメタルのスリットの幅
w6 バリアメタルの、層間絶縁膜の上面上の部分の残し幅
w11 ゲート電極の幅
x トレンチがストライプ状に延びる平面方向(第1方向)
y IGBT領域とFWD領域とが並ぶ平面方向(第2方向)
z 深さ方向1 n − Type Drift Layer 2 Trench 3 Gate Insulating Film 3a Part of Gate Insulating Film that Most Affects Gate Threshold Voltage 4 Gate Electrode 4a Depression on Top of Gate Electrode 5 p Type Base Region 6 n + Type Emitter Region 7a p + Type contact region 7b p ++ type plug region 8 interlayer insulating film 8a contact hole 8b mesa groove 8c side surface of interlayer insulating film 8d upper end corner of side surface of interlayer insulating film 8e upper surface of interlayer insulating film 9, 19, 19' Barrier metal 10 First metal film 11 Second metal film 12 Plug electrode 12a Depression on the top surface of the plug electrode 13 Front surface electrode 14 p + type collector region 15 n + type cathode region 16 back electrode 17 aluminum film 18 nickel film 19a , 19a′ Barrier metal slits 19b, 19b′ Barrier metal part on the upper surface of the interlayer insulating film 21 IGBT region 22 FWD region 31 to 33 Resist mask 34 Metal film 35 Tungsten layer 41 Aluminum film defect 50 Package 51 Semiconductor chip 52, 54 Heat sink 52a, 54a Heat sink joint 53 Terminal 55 Sealing resin 56 Main terminal 56a High potential power terminal 56b Low potential power terminal 56c Output terminal 57 Signal terminal 61-64 Solder layer d1 Gate electrode from the front surface of the substrate To the bottom of the recess on the top surface of the d2 d2 The depth of the groove on the mesa d3 The depth of the recess on the top of the plug electrode d4 The depth of the trench t1 The thickness of the portion above the mesa of the interlayer insulating film t2 The interlayer insulating film Thickness of the thickest part on the gate electrode of t3 t3 Barrier metal thickness w1 Trench width w2 Mesa width (width between adjacent trenches)
w3 Width of contact hole w4 Width near middle depth of trench w5 Width of slit of barrier metal w6 Width of barrier metal left on upper surface of interlayer insulating film w11 Width of gate electrode x Trench extending in stripes Plane direction (first direction)
y Plane direction (second direction) in which the IGBT region and the FWD region are lined up
z depth direction
Claims (24)
前記絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールを形成する第2形成工程と、
前記絶縁膜の表面から前記半導体基板の前記コンタクトホールに露出する半導体部の表面にわたって、前記半導体部との密着性の高い金属膜を形成する第3形成工程と、
前記コンタクトホールの内部の前記金属膜の内側に埋め込むように、前記金属膜の表面に金属層を形成する第4形成工程と、
前記金属層をエッチバックして、前記金属層の、前記コンタクトホールの内部の部分以外の部分を除去し、前記金属膜を露出させる第1除去工程と、
前記金属膜の、前記第1除去工程で露出された部分をエッチバックして、前記絶縁膜を露出させる第2除去工程と、
前記半導体基板に軽イオンまたは電子線を照射する照射工程と、
水素雰囲気での熱処理により、前記照射工程で前記半導体基板に生じた格子欠陥を回復させる熱処理工程と、
を含み、
前記第1形成工程の前に、前記半導体基板の第1主面から所定深さで形成したトレンチの内部にゲート絶縁膜を介してゲート電極を形成する第5形成工程をさらに含み、
前記第5形成工程は、
前記半導体基板に、前記半導体基板の第1主面に平行な第1方向に延在する複数の前記トレンチを形成する工程と、
前記ゲート電極の表面が前記トレンチの内部に位置するように、前記トレンチの内部に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、
前記半導体基板の、隣り合う前記トレンチの間に挟まれた部分に、前記ゲート絶縁膜を挟んで前記ゲート電極に対向する第2導電型の第1半導体領域を形成する工程と、
前記第1半導体領域の内部に、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、前記半導体基板の第1主面に露出する第1導電型の第2半導体領域を選択的に形成する工程と、
前記第1半導体領域の内部に、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、前記半導体基板の第1主面に露出する、前記第1半導体領域よりも不純物濃度の高い第2導電型の第3半導体領域を選択的に形成する工程と、を有し、
前記第2半導体領域と前記第3半導体領域とは、前記第1方向に互いに接して交互に繰り返し配置され、
前記第1形成工程では、前記ゲート電極を覆うように前記絶縁膜を形成し、
前記第2形成工程では、前記コンタクトホールを形成するとともに、前記半導体基板の前記コンタクトホールに露出された部分に、前記半導体基板の第1主面からの深さが前記第2半導体領域の深さよりも浅い第1溝を形成し、
前記第3形成工程では、前記第1溝の内壁において前記半導体部に接する前記金属膜を形成することを特徴とする半導体装置の製造方法。 A first forming step of forming an insulating film on the first main surface of the semiconductor substrate;
A second forming step of forming a contact hole penetrating the insulating film in the depth direction and reaching the semiconductor substrate;
A third forming step of forming a metal film having high adhesiveness with the semiconductor portion over a surface of the semiconductor portion exposed from the surface of the insulating film to the contact hole of the semiconductor substrate;
A fourth forming step of forming a metal layer on the surface of the metal film so as to be embedded inside the metal film inside the contact hole;
A first removing step of etching back the metal layer to remove a portion of the metal layer other than the portion inside the contact hole to expose the metal film;
A second removing step of exposing the insulating film by etching back a portion of the metal film exposed in the first removing step;
An irradiation step of irradiating the semiconductor substrate with light ions or electron beams,
A heat treatment step of recovering lattice defects generated in the semiconductor substrate in the irradiation step by heat treatment in a hydrogen atmosphere,
Including,
Prior to the first forming step, a fifth forming step of forming a gate electrode via a gate insulating film inside a trench formed to a predetermined depth from the first main surface of the semiconductor substrate may be further included.
In the fifth forming step,
Forming a plurality of the trenches in the semiconductor substrate, the trenches extending in a first direction parallel to the first main surface of the semiconductor substrate;
A step of forming the gate electrode inside the trench via the gate insulating film so that the surface of the gate electrode is located inside the trench;
Forming a second conductive type first semiconductor region facing the gate electrode with the gate insulating film interposed therebetween in a portion of the semiconductor substrate sandwiched between the adjacent trenches;
A step of selectively forming a second semiconductor region of a first conductivity type inside the first semiconductor region, the second semiconductor region facing the gate electrode with the gate insulating film interposed therebetween and exposed on the first main surface of the semiconductor substrate. When,
A second conductivity type that has a higher impurity concentration than the first semiconductor region and is exposed inside the first semiconductor region, facing the gate electrode with the gate insulating film interposed therebetween and being exposed on the first main surface of the semiconductor substrate. Selectively forming the third semiconductor region of
The second semiconductor region and the third semiconductor region are alternately and repeatedly arranged in contact with each other in the first direction,
In the first forming step, the insulating film is formed so as to cover the gate electrode,
In the second forming step, the contact hole is formed, and a portion of the semiconductor substrate exposed from the contact hole is deeper than a depth of the second semiconductor region from a first main surface of the semiconductor substrate. Forming a shallow first groove,
In the third forming step, the method of manufacturing a semiconductor device, wherein the metal film in contact with the semiconductor portion is formed on the inner wall of the first groove.
第1導電型の前記半導体基板の、第1半導体素子が形成される第1形成領域および第2半導体素子が形成される第2形成領域に複数の前記トレンチを形成する工程と、
前記トレンチの内部に前記ゲート絶縁膜を介して前記ゲート電極を形成する工程と、
前記半導体基板の、隣り合う前記トレンチの間に挟まれた部分に、前記第1半導体領域を形成する工程と、
前記第1形成領域の前記第1半導体領域の内部に前記第2半導体領域を選択的に形成する工程と、を有し、
前記第2除去工程の後、前記照射工程の前に、
前記第1形成領域の前記第1半導体領域および前記第2半導体領域に接し、かつ前記第2形成領域の前記第1半導体領域に接する第1電極を形成する工程と、
前記第1形成領域において前記半導体基板の第2主面の表面層に第2導電型の第5半導体領域を形成し、前記第2形成領域において前記半導体基板の第2主面の表面層に前記半導体基板よりも不純物濃度の高い第1導電型の第6半導体領域を形成する工程と、
前記第5半導体領域および前記第6半導体領域に接する第2電極を形成する工程と、
をさらに含むことを特徴とする請求項1〜9のいずれか一つに記載の半導体装置の製造方法。 In the fifth forming step,
Forming a plurality of trenches in a first formation region in which a first semiconductor element is formed and a second formation region in which a second semiconductor element is formed in the semiconductor substrate of the first conductivity type;
Forming the gate electrode inside the trench via the gate insulating film,
Forming the first semiconductor region in a portion of the semiconductor substrate sandwiched between the adjacent trenches;
Selectively forming the second semiconductor region inside the first semiconductor region of the first formation region,
After the second removing step and before the irradiation step,
Forming a first electrode in contact with the first semiconductor region and the second semiconductor region of the first formation region and in contact with the first semiconductor region of the second formation region;
A second conductivity type fifth semiconductor region is formed in the surface layer of the second main surface of the semiconductor substrate in the first formation region, and the surface layer of the second main surface of the semiconductor substrate is formed in the second formation region. Forming a sixth semiconductor region of the first conductivity type having an impurity concentration higher than that of the semiconductor substrate;
Forming a second electrode in contact with the fifth semiconductor region and the sixth semiconductor region;
10. The method for manufacturing a semiconductor device according to claim 1, further comprising:
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記半導体基板の第1主面上に設けられ、前記ゲート電極を覆う絶縁膜と、
前記絶縁膜を深さ方向に貫通して前記半導体基板に達するコンタクトホールと、
前記半導体基板の、隣り合う前記トレンチの間に挟まれた部分に設けられ、前記ゲート絶縁膜を挟んで前記ゲート電極に対向する第2導電型の第1半導体領域と、
前記第1半導体領域の内部に選択的に設けられ、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、前記半導体基板の第1主面に露出する第1導電型の第2半導体領域と、
前記第1半導体領域の内部に選択的に設けられ、前記ゲート絶縁膜を挟んで前記ゲート電極に対向し、前記半導体基板の第1主面に露出する、前記第1半導体領域よりも不純物濃度の高い第2導電型の第3半導体領域と、
前記半導体基板に、軽イオンまたは電子線の照射により導入された格子欠陥と、
前記半導体基板の前記コンタクトホールに露出された部分に設けられた第1溝と、
前記コンタクトホールの側壁から前記半導体基板の前記第1溝の内壁に露出する半導体部の表面にわたって設けられた、前記半導体部との密着性の高い金属膜と、
前記コンタクトホールの内部の前記金属膜の内側に埋め込まれた金属層と、
前記絶縁膜および前記金属層の表面に設けられた第1電極と、
を備え、
前記ゲート電極の表面は、前記トレンチの内部に位置し、
前記第2半導体領域と前記第3半導体領域とは、前記第1方向に互いに接して交互に繰り返し配置され、
前記半導体基板の第1主面から前記第1溝の深さが前記第2半導体領域の深さよりも浅いことを特徴とする半導体装置。 A plurality of trenches provided at a predetermined depth from the first main surface of the semiconductor substrate and extending in a first direction parallel to the first main surface of the semiconductor substrate;
A gate electrode provided inside the trench via a gate insulating film,
An insulating film provided on the first main surface of the semiconductor substrate and covering the gate electrode;
A contact hole that penetrates the insulating film in the depth direction and reaches the semiconductor substrate;
A second semiconductor region of the first conductivity type, which is provided in a portion of the semiconductor substrate sandwiched between the adjacent trenches and faces the gate electrode with the gate insulating film interposed therebetween;
A second semiconductor region of a first conductivity type that is selectively provided inside the first semiconductor region, faces the gate electrode with the gate insulating film interposed therebetween, and is exposed on a first main surface of the semiconductor substrate;
The impurity concentration is higher than that of the first semiconductor region, which is selectively provided inside the first semiconductor region, faces the gate electrode with the gate insulating film interposed therebetween, and is exposed on the first main surface of the semiconductor substrate. A third semiconductor region of high second conductivity type;
The semiconductor substrate, a lattice defect introduced by irradiation of light ions or electron beams,
A first groove provided in a portion of the semiconductor substrate exposed to the contact hole;
A metal film provided over the surface of the semiconductor portion exposed from the sidewall of the contact hole to the inner wall of the first groove of the semiconductor substrate, the metal film having high adhesion to the semiconductor portion;
A metal layer embedded inside the metal film inside the contact hole;
A first electrode provided on the surfaces of the insulating film and the metal layer,
Equipped with
The surface of the gate electrode is located inside the trench,
The second semiconductor region and the third semiconductor region are alternately and repeatedly arranged in contact with each other in the first direction,
A semiconductor device, wherein the depth of the first groove from the first main surface of the semiconductor substrate is shallower than the depth of the second semiconductor region.
最下層の前記金属電極膜は、アルミニウム膜またはアルミニウム合金膜であり、前記絶縁膜および前記金属層の少なくとも一部を覆うことを特徴とする請求項19に記載の半導体装置。 The first electrode has a laminated structure in which two or more metal electrode films having different components are sequentially laminated,
20. The semiconductor device according to claim 19, wherein the lowermost metal electrode film is an aluminum film or an aluminum alloy film and covers at least a part of the insulating film and the metal layer.
24. The semiconductor device according to claim 23, wherein the first electrode has the laminated structure in which a nickel film or a nickel alloy film is laminated as the upper metal electrode film on the lowermost metal electrode film.
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016183126 | 2016-09-20 | ||
JP2016183126 | 2016-09-20 | ||
PCT/JP2017/033604 WO2018056233A1 (en) | 2016-09-20 | 2017-09-15 | Semiconductor device and method for manufacturing semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2018056233A1 JPWO2018056233A1 (en) | 2019-06-24 |
JP6704057B2 true JP6704057B2 (en) | 2020-06-03 |
Family
ID=61689481
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2018541055A Active JP6704057B2 (en) | 2016-09-20 | 2017-09-15 | Semiconductor device and method of manufacturing semiconductor device |
Country Status (4)
Country | Link |
---|---|
US (2) | US11264490B2 (en) |
JP (1) | JP6704057B2 (en) |
CN (1) | CN109314139B (en) |
WO (1) | WO2018056233A1 (en) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6319453B2 (en) | 2014-10-03 | 2018-05-09 | 富士電機株式会社 | Semiconductor device and manufacturing method of semiconductor device |
JP6830390B2 (en) * | 2017-03-28 | 2021-02-17 | エイブリック株式会社 | Semiconductor device |
JP7081087B2 (en) * | 2017-06-02 | 2022-06-07 | 富士電機株式会社 | Insulated gate type semiconductor device and its manufacturing method |
CN111418072B (en) * | 2018-06-22 | 2023-11-21 | 富士电机株式会社 | Method for manufacturing semiconductor device and semiconductor device |
JP7283036B2 (en) * | 2018-07-13 | 2023-05-30 | 富士電機株式会社 | Semiconductor device and manufacturing method |
CN112823414A (en) * | 2019-04-16 | 2021-05-18 | 富士电机株式会社 | Semiconductor device and method of manufacturing the same |
JP7346889B2 (en) * | 2019-04-16 | 2023-09-20 | 富士電機株式会社 | semiconductor equipment |
JP7246287B2 (en) * | 2019-09-13 | 2023-03-27 | 株式会社東芝 | Semiconductor device and its manufacturing method |
DE112021000466T5 (en) * | 2020-09-11 | 2022-10-27 | Fuji Electric Co., Ltd. | SEMICONDUCTOR DEVICE |
KR102261571B1 (en) * | 2020-11-25 | 2021-06-07 | 주식회사 유니테스트 | Perovskite solar cell module and manufacturing method thereof |
WO2023157395A1 (en) * | 2022-02-18 | 2023-08-24 | ローム株式会社 | Semiconductor device and method for producing same |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56131624A (en) | 1980-03-21 | 1981-10-15 | Toray Ind Inc | Production of copolymer polyester |
JP2787921B2 (en) * | 1989-01-06 | 1998-08-20 | 三菱電機株式会社 | Insulated gate bipolar transistor |
JPH06310729A (en) | 1993-04-23 | 1994-11-04 | Toshiba Corp | Semiconductor device having mos gate |
JPH07249629A (en) | 1994-03-11 | 1995-09-26 | Nippon Steel Corp | Manufacture of semiconductor element |
CN1332442C (en) * | 2003-11-21 | 2007-08-15 | 株式会社电装 | Semiconductor device with a pair of radiating fan |
US7407875B2 (en) | 2006-09-06 | 2008-08-05 | International Business Machines Corporation | Low resistance contact structure and fabrication thereof |
JP5672719B2 (en) | 2010-03-03 | 2015-02-18 | 株式会社デンソー | Manufacturing method of semiconductor device provided with power element |
KR101660782B1 (en) * | 2010-07-29 | 2016-09-29 | 삼성전자주식회사 | Memory device and method of manufacturing the same |
JP2012069861A (en) | 2010-09-27 | 2012-04-05 | Renesas Electronics Corp | Semiconductor device manufacturing method |
JP5287893B2 (en) * | 2011-02-08 | 2013-09-11 | 株式会社デンソー | Semiconductor device and manufacturing method thereof |
DE102012200056A1 (en) * | 2011-01-12 | 2012-07-12 | Denso Corporation | Semiconductor device and method of making the same |
US9082812B2 (en) * | 2011-03-16 | 2015-07-14 | Fuji Electric Co., Ltd. | Semiconductor device including a counter layer, for power conversion and method of manufacturing the same |
JP5733417B2 (en) * | 2011-11-15 | 2015-06-10 | 富士電機株式会社 | Semiconductor device and manufacturing method of semiconductor device |
JP2013122982A (en) * | 2011-12-12 | 2013-06-20 | Sumitomo Electric Ind Ltd | Semiconductor device manufacturing method |
JP6086360B2 (en) * | 2012-04-27 | 2017-03-01 | 国立研究開発法人産業技術総合研究所 | Method for manufacturing silicon carbide semiconductor device |
JP5577478B1 (en) * | 2012-10-30 | 2014-08-20 | パナソニック株式会社 | Semiconductor device |
JP6291981B2 (en) * | 2013-04-08 | 2018-03-14 | 富士電機株式会社 | Manufacturing method of semiconductor device |
US9076838B2 (en) * | 2013-09-13 | 2015-07-07 | Infineon Technologies Ag | Insulated gate bipolar transistor with mesa sections between cell trench structures and method of manufacturing |
JP6119593B2 (en) * | 2013-12-17 | 2017-04-26 | トヨタ自動車株式会社 | Semiconductor device |
DE102014106825B4 (en) * | 2014-05-14 | 2019-06-27 | Infineon Technologies Ag | Semiconductor device |
JP2016062981A (en) * | 2014-09-16 | 2016-04-25 | 株式会社東芝 | Semiconductor device and manufacturing method of the same |
JP2016111084A (en) * | 2014-12-03 | 2016-06-20 | トヨタ自動車株式会社 | Semiconductor device and method of manufacturing the same |
JP6296970B2 (en) * | 2014-12-12 | 2018-03-20 | 三菱電機株式会社 | Semiconductor device and manufacturing method thereof |
CN106663692B (en) * | 2015-02-03 | 2020-03-06 | 富士电机株式会社 | Semiconductor device and method for manufacturing the same |
-
2017
- 2017-09-15 CN CN201780032407.4A patent/CN109314139B/en active Active
- 2017-09-15 JP JP2018541055A patent/JP6704057B2/en active Active
- 2017-09-15 WO PCT/JP2017/033604 patent/WO2018056233A1/en active Application Filing
-
2018
- 2018-11-29 US US16/204,791 patent/US11264490B2/en active Active
-
2022
- 2022-01-19 US US17/578,996 patent/US11869961B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
CN109314139A (en) | 2019-02-05 |
US11869961B2 (en) | 2024-01-09 |
US11264490B2 (en) | 2022-03-01 |
US20220140121A1 (en) | 2022-05-05 |
CN109314139B (en) | 2022-04-15 |
WO2018056233A1 (en) | 2018-03-29 |
JPWO2018056233A1 (en) | 2019-06-24 |
US20190097030A1 (en) | 2019-03-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6704057B2 (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP5525940B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP6344483B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
US7629226B2 (en) | Semiconductor device and manufacturing method thereof | |
US10403554B2 (en) | Method for manufacturing semiconductor device | |
JP7119814B2 (en) | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device | |
CN108574000B (en) | Semiconductor device and method for manufacturing semiconductor device | |
JP4986420B2 (en) | Transistor | |
JP2005079462A (en) | Semiconductor device and method for manufacturing the same | |
JP2022150530A (en) | Semiconductor device and manufacturing method thereof | |
JP6736902B2 (en) | Method of manufacturing semiconductor device | |
US10559514B2 (en) | Semiconductor device | |
US9741805B2 (en) | Semiconductor device and method for manufacturing the semiconductor device | |
JP2022525744A (en) | Power semiconductor device with upper metal coating structure including embedded particle stop layer | |
US10224237B2 (en) | Semiconductor devices and methods for forming a semiconductor device | |
JP7415413B2 (en) | semiconductor equipment | |
US10998418B2 (en) | Power semiconductor devices having reflowed inter-metal dielectric layers | |
JP2024040114A (en) | Semiconductor device and semiconductor device manufacturing method | |
JP2022166265A (en) | SiC semiconductor device | |
JP2020074495A (en) | SiC semiconductor device | |
JP5991629B2 (en) | Semiconductor device and manufacturing method of semiconductor device | |
JP2020036047A (en) | SiC semiconductor device | |
JP2020047672A (en) | Silicon carbide semiconductor device and method for manufacturing silicon carbide semiconductor device | |
JP2020027854A (en) | SiC semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20181203 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181203 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7426 Effective date: 20190129 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20190129 |
|
AA64 | Notification of invalidation of claim of internal priority (with term) |
Free format text: JAPANESE INTERMEDIATE CODE: A241764 Effective date: 20190219 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190326 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190820 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20191018 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20191224 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20200312 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20200323 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20200414 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200511 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6704057 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |