JP4307202B2 - 記憶システム及び記憶制御装置 - Google Patents

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Description

本発明は、記憶システム及び記憶制御装置に関する。
例えば、データセンタ等のような大規模なデータを取り扱うデータベースシステムでは、ホストコンピュータとは別に構成された記憶システムを用いてデータを管理する。この記憶システムは、例えば、ディスクアレイ装置等から構成される。ディスクアレイ装置は、多数の記憶デバイスをアレイ状に配設して構成されるもので、例えば、RAID（Redundant Array of Independent Inexpensive Disks）に基づいて構築されている。記憶デバイス群が提供する物理的な記憶領域上には少なくとも１つ以上の論理ボリューム（論理ユニット）が形成され、この論理ボリュームがホストコンピュータ（より詳しくは、ホストコンピュータ上で稼働するデータベースプログラム）に提供される。ホストコンピュータは、所定のコマンドを送信することにより、論理ボリュームに対してデータの書込み、読み出しを行うことができる。
情報化社会の進展等につれて、データベースで管理すべきデータは、日々増大する。このため、より高性能、より大容量の記憶制御装置が求められており、この市場要求に応えるべく、新型の記憶制御装置が開発されている。新型の記憶制御装置を記憶システムを導入する方法としては、２つ考えられる。その一つは、旧型の記憶制御装置と新型の記憶制御装置とを完全に入れ替え、全て新型の記憶制御装置から記憶システムを構成する方法である（特許文献１）。他の一つは、旧型の記憶制御装置からなる記憶システムに新型の記憶制御装置を新たに追加し、新旧の記憶制御装置を併存させる方法である。
なお、物理デバイスの記憶領域をセクタ単位で管理し、論理デバイスをセクタ単位で動的に構成する技術も知られている（特許文献２）。
さらに、容量の異なる複数の記憶デバイスから論理デバイスを構築する際に、最も容量の少ない記憶デバイスに合わせてエリアを形成し、残りの容量も最も小さな容量に合わせてエリアを形成するようにした技術も知られている（特許文献３）。
特表平１０−５０８９６７号公報 特開２００１−３３７８５０号公報 特開平９−２８８５４７号公報
旧型の記憶制御装置から新型の記憶制御装置に完全に移行する場合（特許文献１）は、新型の記憶制御装置の機能、性能を利用することができるが、旧型の記憶制御装置を有効に利用することができず、導入コストも増大する。他方、旧型の記憶制御装置と新型の記憶制御装置との併存を図る場合は、記憶システムを構成する記憶制御装置の数が増大し、新旧の記憶制御装置を管理し運用する手間が大きい。
また、旧型の記憶制御装置が備える記憶デバイスの応答性が低い場合、この旧型の記憶デバイスを記憶システムに接続することにより、システム全体の性能が低下する。例えば、旧型の記憶デバイスが機械的な動作（ヘッドシーク等）を伴う装置であって、機械的動作時間が長い場合や、旧型の記憶デバイスの備えるデータ転送用バッファの容量が少ない場合等である。
さらに、オープン系記憶デバイスとメインフレームや、特定の機能を備えた記憶デバイスのみ接続可能なサーバ等のように、旧型の記憶デバイスをそのままでは利用できない場合もある。
本発明は、上記の問題点に鑑みてなされたもので、本発明の目的の一つは、例えば、新旧の記憶制御装置のように異なる記憶制御装置を連携させて、記憶資源を有効利用できるようにした記憶システム及び記憶制御装置を提供することにある。
本発明の目的の一つは、旧型の記憶デバイスを新型の記憶デバイスのように利用することが可能な記憶システム及び記憶制御装置を提供することにある。
本発明の目的の一つは、旧型の記憶デバイスの有する利点を活かしつつ、新たな機能を追加できるようにした記憶システム及び記憶制御装置を提供することにある。
本発明の更なる目的は、後述する実施の形態の記載から明らかになるであろう。
上記課題を解決すべく、本発明に従う記憶システムは、第１の記憶制御装置と第２の記憶制御装置とを通信可能に接続して構成され、上位装置からのリクエストに応じたデータ処理を行う記憶システムであって、第１の記憶制御装置は、上位装置によりアクセスされる少なくとも１つ以上の論理ユニットと、この論理ユニットと少なくとも１つ以上の記憶デバイスとを接続するようにして設けられる少なくとも１つ以上の中間記憶階層とを備えており、中間階層のうち少なくとも１つは、第２の記憶制御装置が有する記憶デバイスに接続されている。
ここで、記憶制御装置としては、例えば、ディスクアレイ装置やファイバチャネルスイッチ等を挙げることができる。上位装置としては、例えば、パーソナルコンピュータ、メインフレーム等のコンピュータを挙げることができる。第１の記憶制御装置と第２の記憶制御装置とは、通信ネットワークを介して双方向通信可能に接続されており、第１の記憶制御装置と上位装置も通信ネットワークを介して双方向通信可能に接続されている。また、第２の記憶制御装置と上位装置との間も双方向通信可能に接続することができる。通信ネットワークとしては、例えば、ＬＡＮ（Local Area Network）、ＳＡＮ（Storage Area Network）、専用回線、インターネット等を挙げることができる。上位装置からのリクエストに応じたデータ処理としては、例えば、データの読み出し処理、データの書込み処理等を挙げることができる。第１の記憶制御装置と第２の記憶制御装置とは、同一サイト内に設置されてもよいし、それぞれ異なるサイトに設置されてもよい。また、第１の記憶制御装置が記憶デバイスを備えている場合、この記憶デバイスも中間記憶階層を介して論理ユニットに接続される。
第１の記憶制御装置は、少なくとも１つ以上の論理ユニットを備える。この論理ユニットは、例えば、ＬＵＮ（Logical Unit Number）である。論理ユニットは、上位装置に記憶領域として提供される。上位装置は、論理ユニットへのデータの書込み、論理ユニットからのデータの読み出し等を行うことができる。論理ユニットの下層には、中間記憶階層が設けられている。この中間記憶階層は、論理ユニットと記憶デバイスとの間を接続するものである。上位装置からのアクセスは、論理ユニットから中間記憶階層を介して記憶デバイスに伝えられる。論理ユニット及び中間記憶階層は、それぞれ複数ずつ設けることができる。少なくとも１つの中間記憶階層は、第２の記憶制御装置の記憶デバイス（外部記憶デバイスまたは第２の記憶デバイスと称することも可能である）に接続されている。
つまり、第２の記憶制御装置の記憶デバイスは、中間記憶階層を介して論理ユニットに接続され、論理ユニットを介して上位装置に接続されている。従って、上位装置は、第１の記憶制御装置の記憶デバイスを利用するのと同様にして、何ら意識することなく、第２の記憶制御装置の記憶デバイスを利用することができる。また、例えば、RAID等の機能を中間記憶階層で実現する場合、第２の記憶制御装置の記憶デバイスに第１の記憶制御装置の有する機能を追加して、上位装置に提供することができる。
第２の記憶制御装置の記憶領域を論理ユニットに直接接続することも理論的には可能であるが、中間記憶階層を介さずに直結した場合は、第２の記憶制御装置が有する機能や性能に拘束されてしまい、記憶領域の構成（RAID、分割、拡張等）を変化させたり、機能を追加等することが困難となる。これに対し、第２の記憶制御装置の記憶デバイスを、中間記憶階層を介して論理ユニットに接続することにより、第２の記憶制御装置の機能や性能に依存せずに、新たな記憶資源に再編成して上位装置に提供することができる。例えば、複数の第２の記憶制御装置の各記憶デバイスを１つの中間記憶階層にまとめたり、１つの第２の記憶制御装置の記憶デバイスを複数の中間記憶階層に分割等することができる。
本発明の別の観点に従う記憶制御装置は、上位装置及び第２の記憶制御装置と通信可能に接続され、上位装置からのリクエストに応じたデータ処理を行う記憶制御装置であって、上位装置によりアクセスされる少なくとも１つ以上の論理ユニットと、論理ユニットと少なくとも１つ以上の記憶デバイスとを接続するようにして設けられる少なくとも１つ以上の中間記憶階層とを備え、中間記憶階層のうち少なくとも１つは、第２の記憶制御装置が有する記憶デバイスに接続されている。
そして、本発明の一態様では、中間記憶階層は、記憶デバイス上に設定される少なくとも１つ以上の第１の記憶階層と、この第１の記憶階層上に設定される少なくとも１つ以上の第２の記憶階層とを備えて構成されており、第２の記憶制御装置が有する記憶デバイスは、第１の記憶階層にマッピングされている。
中間記憶階層は、下層に位置する第１の記憶階層と、上層に位置する第２の記憶階層とから二重構造で構成することができ、第１，第２の記憶階層間は接続されている。そして、第１の記憶階層に第２の記憶制御装置の記憶デバイスをマッピングすることにより、第２の記憶制御装置の記憶デバイスを、中間記憶階層を介して論理ユニットに接続し、上位装置に提供することができる。ここで、例えば、第１の記憶階層を識別するための識別情報と、第２の記憶制御装置の記憶デバイスを識別するための情報と、第２の記憶制御装置の記憶デバイスの記憶容量及びデバイス種別（ディスクデバイスかテープデバイスか等）と、第２の記憶制御装置の記憶デバイスのパス情報（ＷＷＮ（World Wide Name）やＬＵＮ）とを対応付けたマッピングテーブルを導入することにより、第２の記憶制御装置の記憶デバイスを第１の記憶階層にマッピングすることができる。
本発明の一態様では、上位装置からそれぞれ異なる複数の経路を介してアクセス可能な複数の論理ユニットを有し、各論理ユニットは、中間記憶階層にそれぞれ接続される。
このように、複数の論理ユニットを中間記憶階層に接続することにより、一方の経路が障害等で使用不能な場合でも、他方の経路を介してアクセスすることができ、中間記憶階層に接続された第２の記憶制御装置の記憶デバイスの提供する記憶資源を利用することができる。
本発明の一態様では、第２の記憶制御装置が有する記憶デバイスへのパス情報を取得するパス情報取得手段を備え、取得したパス情報が複数存在する場合は、各パス情報を同一の記憶デバイスへのパス情報として認識する。
第２の記憶制御装置の記憶デバイスは、複数の経路を備えている場合がある。例えば、複数のＬＵＮから同一の論理ボリュームにアクセス可能な交代パス構造を有する場合である。この場合、パス情報取得手段は、第２の記憶制御装置の記憶デバイスへの内部的なパス情報、即ち、交代パス構造を意識可能なパス情報を取得する。これにより、第２の記憶制御装置の記憶デバイスが備える交代パス構造も利用することができる。
本発明の別の観点に従う制御方法は、上位装置及び第２の記憶制御装置と通信可能に接続され、上位装置からのリクエストに応じたデータ処理を行う記憶制御装置の制御方法であって、第２の記憶制御装置が有する記憶デバイスへのパス情報を取得するステップと、取得したパス情報を、上位装置によりアクセスされる論理ユニットに接続された中間記憶階層にマッピングするステップと、を含んだことを特徴とする。
本発明のさらに別の観点に従うコンピュータプログラムは、記憶制御装置に第２の記憶制御装置の有する記憶デバイスを内部ボリュームとして設定するためのコンピュータプログラムであって、第２の記憶制御装置が有する記憶デバイスへのパス情報を取得するステップと、取得したパス情報を、上位装置によりアクセスされる論理ユニットに接続された中間記憶階層にマッピングするステップと、をコンピュータに実行させる。
以下、図１〜図９に基づき、本発明の実施形態を説明する。
本発明では、以下に詳述するように、外部に存在する記憶デバイスを自己の仮想デバイス（ＶＤＥＶ）にマッピングすることにより、外部の記憶デバイスを自己の内部ボリュームとして、上位装置に提供する。
図１は、本実施例による記憶システムの要部の構成を示すブロック図である。
ホスト装置１０は、例えば、ＣＰＵ（Central Processing Unit）やメモリ等の情報処理資源を備えたコンピュータ装置であり、例えば、パーソナルコンピュータ、ワークステーション、メインフレーム等として構成される。ホスト装置１０は、例えば、キーボードスイッチやポインティングデバイス、マイクロフォン等の情報入力装置（図示せず）と、例えば、モニタディスプレイやスピーカー等の情報出力装置（図示せず）とを備えている。さらに、ホスト装置１０には、例えば、第１の記憶制御装置２０が提供する記憶領域を使用するデータベースソフトウェア等のアプリケーションプログラム１１と、通信ネットワークＣＮ１を介して第１の記憶制御装置２０にアクセスするためのアダプタ１２とが設けられている。
ホスト装置１０は、通信ネットワークＣＮ１を介して、第１の記憶制御装置２０に接続されている。通信ネットワークＣＮ１としては、例えば、ＬＡＮ、ＳＡＮ、インターネット、専用回線、公衆回線等を場合に応じて適宜用いることができる。ＬＡＮを介するデータ通信は、例えば、TCP/IP（Transmission Control Protocol/Internet Protocol）プロトコルに従って行われる。ホスト装置１０がＬＡＮを介して第１の記憶制御装置２０に接続される場合、ホスト装置１０は、ファイル名を指定してファイル単位でのデータ入出力を要求する。一方、ホスト装置１０がＳＡＮを介して第１の記憶制御装置２０等に接続される場合、ホスト装置１０は、ファイバチャネルプロトコルに従って、複数のディスク記憶装置（ディスクドライブ）により提供される記憶領域のデータ管理単位であるブロックを単位としてデータ入出力を要求する。通信ネットワークＣＮ１がＬＡＮである場合、アダプタ１２は、例えばＬＡＮ対応のネットワークカードである。通信ネットワークＣＮ１がＳＡＮの場合、アダプタ１２は、例えばホストバスアダプタである。
なお、図中では、ホスト装置１０は、通信ネットワークＣＮ１を介して第１の記憶制御装置２０のみに接続されているが、ホスト装置１０と第２の記憶制御装置４０とを通信ネットワークＣＮ２を介して接続してもよい。第２の通信ネットワークＣＮ２は、例えば、ＳＡＮ、ＬＡＮ、インターネット、専用回線、公衆回線等から構成できる。
第１の記憶制御装置２０は、例えば、ディスクアレイサブシステムとして構成されるものである。但し、これに限らず、第１の記憶制御装置２０を、高機能化されたインテリジェント型のファイバチャネルスイッチとして構成することもできる。第１の記憶制御装置２０は、後述のように、第２の記憶制御装置４０の有する記憶資源を自己の論理ボリューム（Logical Unit）としてホスト装置１０に提供するものであるから、自己が直接支配するローカルな記憶デバイスを有している必要はない。
第１の記憶制御装置２０は、コントローラ部と記憶装置部とに大別することができ、コントローラ部は、例えば、複数のチャネルアダプタ（ＣＨＡ）２１と、複数のディスクアダプタ（ＤＫＡ）２２と、コントロールユニット（ＣＵ）２３と、キャッシュメモリ２４と、共有メモリ２５と、接続部２６とを備えている。
各チャネルアダプタ２１は、ホスト装置１０との間のデータ通信を行うものである。各チャネルアダプタ２１は、ホスト装置１０と通信を行うための通信ポート２１Ａを備えている。また、各チャネルアダプタ２１は、それぞれＣＰＵやメモリ等を備えたマイクロコンピュータシステムとして構成されており、ホスト装置１０から受信した各種コマンドを解釈して実行する。各チャネルアダプタ２１には、それぞれを識別するためのネットワークアドレス（例えば、ＩＰアドレスやＷＷＮ）が割り当てられており、各チャネルアダプタ２１は、それぞれが個別にＮＡＳ（Network Attached Storage）として振る舞うことができるようになっている。複数のホスト装置１０が存在する場合、各チャネルアダプタ２１は、各ホスト装置１０からの要求をそれぞれ個別に受け付けることができる。
各ディスクアダプタ２２は、記憶装置３０の記憶デバイス３１，３２との間のデータ授受を行うものである。各ディスクアダプタ２２は、記憶デバイス３１，３２に接続するための通信ポート２２Ａを備えている。また、各ディスクアダプタ２２は、ＣＰＵやメモリ等を備えたマイクロコンピュータシステムとして構成されている。各ディスクアダプタ２２は、チャネルアダプタ２１がホスト装置１０から受信したデータを、ホスト装置１０からのリクエストに基づいて（書込み命令）、所定の記憶デバイス３１，３２の所定のアドレスに書込み、また、ホスト装置１０からのリクエストに基づいて（読み出し命令）、所定の記憶デバイス３１，３２の所定のアドレスからデータを読み出し、ホスト装置１０に送信させる。記憶デバイス３１，３２との間でデータ入出力を行う場合、各ディスクアダプタ２２は、論理的なアドレスを物理的なアドレスに変換する。各ディスクアダプタ２２は、記憶デバイス３１，３２がRAIDに従って管理されている場合は、RAID構成に応じたデータアクセスを行う。
コントロールユニット２３は、装置全体の作動を制御するものである。コントロールユニット２３には、例えば、管理用のコンソール（図示せず）が接続される。コントロールユニット２３は、装置内の障害発生を監視してコンソールに表示させたり、コンソールからの指令に基づいて記憶ディスクの閉塞処理等を指示するようになっている。
キャッシュメモリ２４は、ホスト装置１０から受信したデータや、記憶デバイス３１，３２から読み出したデータを一時的に記憶するものである。共有メモリ２５には、制御情報等が格納される。また、共有メモリ２５には、ワーク領域が設定されるほか、後述するマッピングテーブルＴｍ等の各種テーブル類も格納される。なお、記憶デバイス３１，３２のいずれか１つあるいは複数を、キャッシュ用のディスクとして使用してもよい。
接続部２６は、各チャネルアダプタ２１，各ディスクアダプタ２２，コントロールユニット２３，キャッシュメモリ２４，共有メモリ２５を相互に接続させる。接続部２６は、例えば、高速スイッチング動作によってデータ伝送を行う超高速クロスバスイッチ等のような高速バスとして構成することができる。
記憶装置３０は、複数の記憶デバイス３１を備えている。記憶デバイス３１としては、例えば、ハードディスク、フレキシブルディスク、磁気テープ、半導体メモリ、光ディスク等のようなデバイスを用いることができる。記憶装置３０内に点線で示される記憶デバイス３２は、第２の記憶制御装置４０の有する記憶デバイス４２を第１の記憶制御装置２０側に取り込んだ状態を示すものである。即ち、本実施例では、第１の記憶制御装置２０から見て外部に存在する記憶デバイス４２を、第１の記憶制御装置２０の内部記憶デバイスとして認識し、ホスト装置１０に外部記憶デバイス４２の記憶資源を提供する。
第２の記憶制御装置４０は、通信ポート４１と記憶デバイス４２とを備えている。このほか、チャネルアダプタやディスクアダプタ等を備えることもできるが、第２の記憶制御装置４０の詳細な構造は、本発明の要旨ではないので説明を割愛する。第２の記憶制御装置４０は、通信ネットワークＣＮ２を介して第１の記憶制御装置２０に接続されており、第２の記憶制御装置４０の記憶デバイス４２は、第１の記憶制御装置２０の内部記憶デバイスとして扱われるようになっている。
図２を参照する。図２は、第１の記憶制御装置２０及び記憶デバイス３２の１つの論理的な概略構造を示す模式図である。図に示すように、第１の記憶制御装置２０は、下層側から順番に、ＶＤＥＶ１０１と、ＬＤＥＶ１０２と、ＬＵＮ１０３とからなる３層の記憶階層を有している。
ＶＤＥＶ１０１は、論理的な記憶階層の最下位に位置する仮想デバイス（Virtual Device）である。ＶＤＥＶ１０１は、物理的な記憶資源を仮想化したものであり、RAID構成を適用することができる。即ち、１つの記憶デバイス３１から複数のＶＤＥＶ１０１を形成することもできるし（スライシング）、複数の記憶デバイス３１から１つのＶＤＥＶ１０１を形成することもできる（ストライピング）。図２中の左側に示すＶＤＥＶ１０１は、例えば、所定のRAID構成に従って記憶デバイス３１を仮想化している。
一方、図２中の右側に示すＶＤＥＶ１０１は、第２の記憶制御装置４０の記憶デバイス４２をマッピングすることにより構成されている。即ち、本実施例では、第２の記憶制御装置４０の記憶デバイス４２により提供される論理ボリューム（ＬＤＥＶ）を、後述のマッピングテーブルＴｍを用いてＶＤＥＶ１０１にマッピングすることにより、第１の記憶制御装置２０の内部ボリュームとして使用できるようになっている。図に示す例では、４つの記憶デバイス４２Ａ〜４２Ｄをストライピングすることにより、ＶＤＥＶ１０１を構築している。各記憶デバイス４２Ａ〜４２Ｄには、それぞれの通信ポート４１Ａ〜４１ＤからそれぞれのＬＵＮ４３Ａ〜４３Ｄを特定することにより、それぞれ個別にアクセスすることができる。各通信ポート４１Ａ〜４１Ｄには、ユニークな識別情報であるＷＷＮが割り当てられており、また、各ＬＵＮ４３Ａ〜４３Ｄには、ＬＵＮ番号が設定されているので、ＷＷＮ及びＬＵＮ番号の組合せによって記憶デバイスを特定できる。
ＶＤＥＶ１０１の上には、ＬＤＥＶ１０２が設けられている。ＬＤＥＶ１０２は、仮想デバイス（ＶＤＥＶ）を仮想化した論理デバイス（論理ボリューム）である。１つのＶＤＥＶ１０１から２つのＬＤＥＶ１０２に接続することもできるし、複数のＶＤＥＶ１０１から１つのＬＤＥＶ１０２に接続することもできる。ＬＤＥＶ１０２には、それぞれのＬＵＮ１０３を介してアクセスすることができる。このように、本実施例では、ＬＵＮ１０３と記憶デバイス４２との間に位置する中間記憶階層（ＶＤＥＶ１０１，ＬＤＥＶ１０２）に記憶デバイス４２を接続することにより、外部の記憶デバイス４２を第１の記憶制御装置２０の内部ボリュームの１つとして利用できるようにしている。
図３は、他の論理的概略構造を示す模式図である。図３では、第２の記憶制御装置４０の記憶デバイス４２により提供されるＬＤＥＶ５０は、複数の経路を備えた交代パス構成を有している。即ち、各記憶デバイス４２の上には、論理ボリュームであるＬＤＥＶ５０が構築されており、このＬＤＥＶ５０には、２つの経路（アクセスデータパス）を介してそれぞれアクセスすることができる。一方の経路は、第１の通信ポート４１（１）からＬＵＮ４３を介してＬＤＥＶ５０に到達し、他方の経路は、第２の通信ポート４１（２）から別のＬＵＮ４３を介してＬＤＥＶ５０に到達する。従って、仮にいずれか一方の経路が障害等で使用不能な場合でも、他方の経路を介してＬＤＥＶ５０にアクセスすることができる。複数の経路からそれぞれアクセス可能な場合、一方の経路からデータを利用中に、他方の経路からアクセスしてデータを更新等することがないように、必要なデータ保護等が行われる。
なお、図３に示す例では、第１の記憶制御装置２０は、第２の記憶制御装置４０の記憶資源（ＬＤＥＶ５０）を自己のＶＤＥＶ１０１にマッピングすることにより、外部のＬＤＥＶ５０を内部のＬＤＥＶ１０２として利用している。また、複数のＬＤＥＶ１０２を１つのＶＤＥＶ１０１上に設定し、このＶＤＥＶ１０１には外部のＬＤＥＶ５０が複数の経路を介してマッピングされている。ホスト装置１０は、ＬＵＮ１０３のみを認識しており（結果的にＬＤＥＶ１０２まで認識しており）、ＬＵＮ１０３よりも下の構造は、ホスト装置１０に対して隠されている。複数のＬＤＥＶ１０２は、それぞれ同一のＶＤＥＶ１０１を利用し、このＶＤＥＶ１０１は複数の経路を介して同一のＬＤＥＶ５０に接続されている。従って、図３に示す例では、第２の記憶制御装置４０の有する交代パス構造を利用して、第１の記憶制御装置２０の冗長性を高めることができる。
次に、図４を参照する。図４は、外部の記憶デバイス４２（詳しくは、外部の記憶デバイス４２により提供されるＬＤＥＶ５０）を、ＶＤＥＶ１０１にマッピングするためのテーブル構造の一例を示す。
マッピングテーブルＴｍは、例えば、ＶＤＥＶ１０１をそれぞれ識別するためのＶＤＥＶ番号と外部の記憶デバイス４２の情報とをそれぞれ対応付けることにより、構成することができる。外部デバイス情報としては、例えば、デバイス識別情報と、記憶デバイス４２の記憶容量と、デバイスの種別を示す情報と（例えば、テープ系デバイスかディスク系デバイスか等）、記憶デバイス４２へのパス情報とを含んで構成することができる。また、パス情報は、各通信ポート４１に固有の識別情報（ＷＷＮ）と、ＬＵＮ４３を識別するためのＬＵＮ番号とを含んで構成できる。なお、図４中に示すデバイス識別情報やＷＷＮ等は、説明の便宜上の値であって特に意味はない。また、図４中の下側に示すＶＤＥＶ番号「３」のＶＤＥＶ１０１には、３個のパス情報が対応付けられている。即ち、このＶＤＥＶ１０１（＃３）にマッピングされる外部記憶デバイス４２は、その内部に３つの経路を有する交代パス構造を備えているが、ＶＤＥＶ１０１（＃３）には、この交代パス構造を認識してマッピングされている。これら３つの経路のいずれを通っても同一の記憶領域にアクセスできることが判明しているため、いずれか１つまたは２つの経路に障害等が発生した場合でも、残りの正常な経路を介して所望のデータにアクセスできる。
図４に示すようなマッピングテーブルＴｍを採用することにより、第１の記憶制御装置２０内の１つ以上のＶＤＥＶ１０１に対し、１つまたは複数の外部の記憶デバイス４２をマッピングすることができる。
次に、図５を参照して、外部の記憶デバイス４２をＶＤＥＶ１０１にマッピングする方法の一例を説明する。図５は、マッピング時に、第１の記憶制御装置２０と第２の記憶制御装置４０との間で行われる処理の要部を示すタイムチャートである。
まず、第１の記憶制御装置２０は、チャネルアダプタ２１のイニシエータポート（２１Ａ）を介して、第２の記憶制御装置４０にログインする（Ｓ１）。第２の記憶制御装置４０が、第１の記憶制御装置２０のログインに対して応答を返すことにより、ログインが完了する（Ｓ２）。次に、第１の記憶制御装置２０は、例えば、SCSI（Small Computer System Interface）規格で定められている照会コマンド（inquiryコマンド）を、第２の記憶制御装置４０に送信し、第２の記憶制御装置４０の有する記憶デバイス４２の詳細について応答を求める（Ｓ３）。
照会コマンドは、照会先の装置の種類及び構成を明らかにするために用いられるもので、照会先装置の有する階層を透過してその物理的構造を把握することができる。照会コマンドを使用することにより、第１の記憶制御装置２０は、例えば、装置名、デバイスタイプ、製造番号（プロダクトＩＤ）、ＬＤＥＶ番号、各種バージョン情報、ベンダＩＤ等の情報を第２の記憶制御装置４０から取得できる（Ｓ４）。第２の記憶制御装置４０は、問合せされた情報を第１の記憶制御装置２０に送信し、応答する（Ｓ５）。
第１の記憶制御装置２０は、第２の記憶制御装置４０から取得した情報を、マッピングテーブルＴｍの所定箇所に登録する（Ｓ６）。次に、第１の記憶制御装置２０は、第２の記憶制御装置４０から記憶デバイス４２の記憶容量を読み出す（Ｓ７）。第２の記憶制御装置４０は、第１の記憶制御装置２０からの問合せに対して、記憶デバイス４２の記憶容量を返信し（Ｓ８）、応答を返す（Ｓ９）。第１の記憶制御装置２０は、記憶デバイス４２の記憶容量をマッピングテーブルＴｍの所定箇所に登録する（Ｓ１０）。
以上の処理を行うことにより、マッピングテーブルＴｍを構築できる。第１の記憶制御装置２０のＶＤＥＶ１０１にマッピングされた外部の記憶デバイス４２（外部ＬＵＮ、即ち外部のＬＤＥＶ５０）との間でデータの入出力を行う場合は、後述する他のテーブルを参照してアドレス変換等を行う。
図６〜図８を参照して、第１の記憶制御装置２０と第２の記憶制御装置４０との間のデータ入出力について説明する。まず最初に、データを書き込む場合について、図６及び図７に基づいて説明する。図６は、データ書込み時の処理を示す模式図である。図７は、図６中の処理の流れを各種テーブルとの関係で示す説明図である。
ホスト装置１０は、第１の記憶制御装置２０が提供する論理ボリューム（ＬＤＥＶ１０２）にデータを書き込むことができる。例えば、ＳＡＮの中に仮想的なＳＡＮサブネットを設定するゾーニングや、アクセス可能なＬＵＮのリストをホスト装置１０が保持するＬＵＮマスキングという手法により、ホスト装置１０を特定のＬＤＥＶ１０２に対してのみアクセスさせるように設定できる。
ホスト装置１０がデータを書き込もうとするＬＤＥＶ１０２が、ＶＤＥＶ１０１を介して内部の記憶デバイスである記憶デバイス３１に接続されている場合、通常の処理によってデータが書き込まれる。即ち、ホスト装置１０からのデータは、いったんキャッシュメモリ２４に格納され、キャッシュメモリ２４からディスクアダプタ２２を介して、所定の記憶デバイス３１の所定アドレスに格納される。この際、ディスクアダプタ２２は、論理的なアドレスを物理的なアドレスに変換する。また、RAID構成の場合、同一のデータが複数の記憶デバイス３１に記憶等される。
これに対し、ホスト装置１０が書き込もうとするＬＤＥＶ１０２が、ＶＤＥＶ１０２を介して外部の記憶デバイス４２に接続されている場合、図６に示すような流れでデータが書き込まれる。図６（ａ）は記憶階層を中心に示す流れ図であり、図６（ｂ）はキャッシュメモリ２４の使われ方を中心に示す流れ図である。
ホスト装置１０は、書込み先のＬＤＥＶ１０２を特定するＬＤＥＶ番号とこのＬＤＥＶ１０２にアクセスするための通信ポート２１Ａを特定するＷＷＮとを明示して、書込みコマンド（Write）を発行する（Ｓ２１）。第１の記憶制御装置２０は、ホスト装置１０からの書込みコマンドを受信すると、第２の記憶制御装置４０に送信するための書込みコマンドを生成し、第２の記憶制御装置４０に送信する（Ｓ２２）。第１の記憶制御装置２０は、ホスト装置１０から受信した書込みコマンド中の書込み先アドレス情報等を、外部ＬＤＥＶ５０に合わせて変更することにより、新たな書込みコマンドを生成する。
次に、ホスト装置１０は、書き込むべきデータを第１の記憶制御装置４０に送信する（Ｓ２３）。第１の記憶制御装置２０に受信されたデータは、ＬＤＥＶ１０２からＶＤＥＶ１０１を介して（Ｓ２４）、外部のＬＤＥＶ５０に転送される（Ｓ２６）。ここで、第１の記憶制御装置２０は、ホスト装置１０からのデータをキャッシュメモリ２４に格納した時点で、ホスト装置１０に対し書込み完了の応答（Good）を返す（Ｓ２５）。第２の記憶制御装置４０は、第１の記憶制御装置２０からデータを受信した時点で（あるいは記憶デバイス４２に書込みを終えた時点で）、書込み完了報告を第１の記憶制御装置２０に送信する（Ｓ２６）。即ち、第１の記憶制御装置２０がホスト装置１０に対して書込み完了を報告する時期（Ｓ２５）と、実際にデータが記憶デバイス４２に記憶される時期とは相違する（非同期方式）。従って、ホスト装置１０は、実際にデータが記憶デバイス４２に格納される前にデータ書込み処理から解放され、別の処理を行うことができる。
図６（ｂ）を参照する。キャッシュメモリ２４には、多数のサブブロック２４Ａが設けられている。第１の記憶制御装置２０は、ホスト装置１０から指定された論理ブロックアドレスをサブブロックのアドレスに変換し、キャッシュメモリ２４の所定箇所にデータを格納する（Ｓ２４）。
図７を参照して、各種テーブルを利用してデータが変換される様子を説明する。図７の上部に示すように、ホスト装置１０は、所定の通信ポート２１Ａに対し、ＬＵＮ番号（ＬＵＮ＃）及び論理ブロックアドレス（ＬＢＡ）を指定してデータを送信する。第１の記憶制御装置２０は、ＬＤＥＶ１０２用に入力されたデータ（ＬＵＮ＃＋ＬＢＡ）を、図７（ａ）に示す第１の変換テーブルＴ１に基づいて、ＶＤＥＶ１０１用のデータに変換する。第１の変換テーブルＴ１は、内部のＬＵＮ１０３を指定するデータをＶＤＥＶ１０１用データに変換するための、ＬＵＮ−ＬＤＥＶ−ＶＤＥＶ変換テーブルである。このテーブルＴ１は、例えば、ＬＵＮ番号（ＬＵＮ＃）と、そのＬＵＮ１０３に対応するＬＤＥＶ１０２の番号（ＬＤＥＶ＃）及び最大スロット数と、ＬＤＥＶ１０２に対応するＶＤＥＶ１０１の番号（ＶＤＥＶ＃）及び最大スロット数等を対応付けることにより構成される。このテーブルＴ１を参照することにより、ホスト装置１０からのデータ（ＬＵＮ＃＋ＬＢＡ）は、ＶＤＥＶ１０１用のデータ（ＶＤＥＶ＃＋ＳＬＯＴ＃＋ＳＵＢＢＬＯＣＫ＃）に変換される。
次に、第１の記憶制御装置２０は、図７（ｂ）に示す第２の変換テーブルＴ２を参照して、ＶＤＥＶ１０１用のデータを、第２の記憶制御装置４０の外部ＬＵＮ（ＬＤＥＶ５０）用に送信して記憶させるためのデータに変換する。第２の変換テーブルＴ２には、例えば、ＶＤＥＶ１０１の番号（ＶＤＥＶ＃）と、そのＶＤＥＶ１０１からのデータを第２の記憶制御装置４０に送信するためのイニシエータポートの番号と、データ転送先の通信ポート４１を特定するためのＷＷＮと、その通信ポートを介してアクセス可能なＬＵＮ番号とが対応付けられている。この第２の変換テーブルＴ２に基づいて、第１の記憶制御装置２０は、記憶させるべきデータの宛先情報を、イニシエータポート番号＃＋ＷＷＮ＋ＬＵＮ＃＋ＬＢＡの形式に変換する。このように宛先情報が変更されたデータは、指定されたイニシエータポートから通信ネットワークＣＮ２を介して、指定された通信ポート４１に到達する。そして、データは、指定されたＬＵＮ４３でアクセス可能なＬＤＥＶ５０の所定の場所に格納される。ＬＤＥＶ５０は、複数の記憶デバイス４２上に仮想的に構築されているので、データのアドレスは物理アドレスに変換されて、所定のディスクの所定アドレスに格納される。
図７（ｃ）は、別の第２の変換テーブルＴ２ａを示す。この変換テーブルＴ２ａは、外部記憶デバイス４２に由来するＶＤＥＶ１０１に、ストライプやRAIDを適用する場合に使用される。変換テーブルＴ２ａは、ＶＤＥＶ番号（ＶＤＥＶ＃）と、ストライプサイズと、RAIDレベルと、第２の記憶制御装置４０を識別するための番号（ＳＳ＃（ストレージシステム番号））と、イニシエータポート番号と、通信ポート４１のＷＷＮ及びＬＵＮ４３の番号とを対応付けることにより構成されている。図７（ｃ）に示す例では、１つのＶＤＥＶ１０１は、ＳＳ＃（１，４，６，７）で特定される合計４つの外部記憶制御装置を利用してRAID１を構成する。また、ＳＳ＃１に割り当てられている３個のＬＵＮ（＃０，＃０，＃４）は、同一デバイス（ＬＤＥＶ＃）に設定されている。なお、ＬＵＮ＃０のボリュームは、２個のアクセスデータパスを有する交代パス構造を備えている。このように、本実施例では、外部に存在する複数の論理ボリューム（ＬＤＥＶ）からＶＤＥＶ１０１を構成することにより、ストライピングやRAID等の機能を追加した上でホスト装置１０に提供することができる。
図８を参照して、第２の記憶制御装置４０のＬＤＥＶ５０からデータを読み出す場合の流れを説明する。
まず、ホスト装置１０は、通信ポート２１Ａを指定して第１の記憶制御装置２０にデータの読み出しコマンドを送信する（Ｓ３１）。第１の記憶制御装置２０は、読み出しコマンドを受信すると、要求されたデータを第２の記憶制御装置４０から読み出すべく、読み出しコマンドを生成する。第１の記憶制御装置２０は、生成した読み出しコマンドを第２の記憶制御装置４０に送信する（Ｓ３２）。第２の記憶制御装置４０は、第１の記憶制御装置２０から受信した読み出しコマンドに応じて、要求されたデータを記憶デバイス４２から読み出して、第１の記憶制御装置２０に送信し（Ｓ３３）、正常に読み出しが完了した旨を報告する（Ｓ３５）。第１の記憶制御装置２０は、図８（ｂ）に示すように、第２の記憶制御装置４０から受信したデータを、キャッシュメモリ２４の所定の場所に格納させる（Ｓ３４）。
第１の記憶制御装置２０は、キャッシュメモリ２４に格納されたデータを読み出し、アドレス変換を行った後、ＬＵＮ１０３等を介してホスト装置１０にデータを送信し（Ｓ３６）、読み出し完了報告を行う（Ｓ３７）。これらデータ読み出し時の一連の処理では、図７と共に述べた変換操作が逆向きで行われる。
図８では、ホスト装置１０からの要求に応じて、第２の記憶制御装置４０からデータを読み出し、キャッシュメモリ２４に保存するかのように示している。しかし、これに限らず、外部のＬＤＥＶ５０に記憶されているデータの全部または一部を、予めキャッシュメモリ２４に記憶させておくこともできる。この場合、ホスト装置１０からの読み出しコマンドに対し、直ちにキャッシュメモリ２４からデータを読み出してホスト装置１０に送信することができる。
以上詳述した通り、本実施例によれば、外部の記憶デバイス４２（正確には、外部のＬＤＥＶ５０）をＶＤＥＶ１０１にマッピングする構成のため、外部の論理ボリュームを内部の論理ボリュームのように、あるいは、外部の記憶デバイス４２を仮想的な内部記憶デバイスのように、取り扱うことができる。従って、第２の記憶制御装置４０が、ホスト装置１０と直接接続することができない旧型の装置である場合でも、新型の第１の記憶制御装置２０が介在することにより、旧型装置の記憶資源を第１の記憶制御装置２０の記憶資源として再利用し、ホスト装置１０に提供することができる。これにより、旧型の記憶制御装置を新型の記憶制御装置２０に統合して記憶資源を有効に利用できる。
また、第１の記憶制御装置２０が高性能・高機能の新型装置の場合、第１の記憶制御装置２０の有する高性能なコンピュータ資源（キャッシュ容量やＣＰＵ処理速度等）によって第２の記憶制御装置４０の低性能を隠すことができ、外部の記憶デバイス４２を活用した仮想的な内部ボリュームを用いて、高性能なサービスをホスト装置１０に提供することができる。
さらに、外部の記憶デバイス４２上に構築されるＬＤＥＶ５０に、例えば、ストライピング、拡張、分割、RAID等の機能を追加して使用することができる。従って、外部のボリュームを直接ＬＵＮ１０３にマッピングする場合に比較して、利用の自由度が高まり、使い勝手が向上する。
また、外部の論理ボリュームを内部の論理ボリュームのように使用できるため、通常の内部ボリュームであるＬＤＥＶ１０２に対して第１の記憶制御装置２０が利用可能な諸機能を、仮想的な内部ボリューム（ＬＤＥＶ５０に接続されるＬＤＥＶ）に対しても適用できる。利用可能な諸機能としては、例えば、ＭＲＣＦ、リモートコピー、ＣＶＳ、ＬＵＳＥ等を挙げることができる。ここで、ＭＲＣＦ（Multiple RAID Coupling Feature）とは、ホスト装置１０をデータが経由することなく（ホストフリー）、論理ボリュームのレプリカを作成可能な機能である。リモートコピーとは、ローカルサイトに設置されたプライマリボリュームとリモートサイトに設置されたセカンダリボリュームとの記憶内容を同期させる機能である。ＣＶＳ（Customizable Volume Size）とは、論理ボリュームのサイズを標準的なサイズ以にの任意のサイズで設定可能な可変ボリューム機能である。ＬＵＳＥ（LU Size Expansion）とは、複数の論理ボリュームを１つの論理ボリュームに統合し、ホスト装置１０から認識可能なＬＵＮ数を少なくさせるＬＵＮサイズ拡張機能である。
さらに、外部の論理ボリュームから構築されるＶＤＥＶ１０１を複数のＬＤＥＶ１０２にそれぞれ接続することができるため、ホスト装置１０を各ＬＤＥＶ１０２のＬＵＮ１０３にそれぞれ接続することにより、交代パス構造を得ることができ、また、負荷分散効果も得ることができる。
また、照会コマンドにより第２の記憶制御装置４０の有する交代パス構造まで把握してＶＤＥＶ１０１にマッピングするため、第２の記憶制御装置４０の有する交代パス構造も継承することができ、記憶システムの冗長性を高めることができる。
これに対し、背景技術の欄で挙げた従来技術（特許文献２）は、ローカルな記憶デバイス、即ち、記憶制御装置が直接支配下に置いている記憶デバイスのボリュームをセクタ単位で再構成するだけのものであり、本実施例のように、外部の記憶デバイスを仮想的な内部の記憶デバイスとして取り扱うものではない。また、他の従来技術（特許文献３）は、ローカルな記憶デバイスの記憶容量に合わせてエリアのサイズを最適化するもので、本実施例のように、外部の記憶デバイス４２を仮想的な内部記憶デバイスとして利用可能な技術ではない。
次に、図９を参照して本発明の第２実施例を説明する。本実施例の特徴は、第２の記憶制御装置４０の有する交代パス構造を検証する点にある。
図９は、第１の記憶制御装置２０により実行される交代パス構造の検証処理概要を示すフローチャートである。第１の記憶制御装置２０は、マッピングテーブルＴｍを参照し、交代パスとして認識された１セット（通常は２個）のアクセスデータパスを選択する（Ｓ４１）。
次に、第１の記憶制御装置２０は、選択された各パスを介して、所定のアドレスからそれぞれデータを読み出し（Ｓ４２）、各パスからそれぞれ読み出されたデータが一致するか否かを判定する（Ｓ４３）。両方のパスからそれぞれ読み出されたデータが一致する場合は（S43:YES）、交代パス構造が構築されていると一応判断することができる。しかし、各パスがそれぞれ異なるボリュームに接続されており、それぞれの読み出し先アドレスに偶然同一のデータが格納されている可能性も残されている。
そこで、本実施例では、第２段階の確認として、一方のパスを介して所定のアドレスに特定のデータを書き込む（Ｓ４４）。この書込みデータは、Ｓ４２で読み出したデータと異なっている。次に、他方のパスを介して所定のアドレスから再びデータを読み出し、この読み出されたデータが、Ｓ４４で書き込まれた特定のデータと一致するか否かを判断する（Ｓ４５）。両データが一致する場合は（S45:YES）、交代パス構造が構築されていることが検証される（Ｓ４６）。
第１段階のテスト（Ｓ４３）または第２段階のテスト（Ｓ４５）のいずれかで「ＮＯ」と判定された場合は、マッピングテーブルＴｍに登録された交代パス構造が誤っているものと判断し、エラー処理を行う（Ｓ４７）。このエラー処理としては、マッピングテーブルＴｍの再構築等を挙げることができる。
このように、照会コマンドにより把握された第２の記憶制御装置４０の交代パス構造を検証する処理を備えるため、信頼性を向上させることができる。また、各パスからそれぞれ読み出したデータが一致するか否かを判定する第１段階のテストと、読み出したデータと異なるデータを書き込んで、再び各パスからデータをそれぞれ読み出して一致するか否かを判定する第２段階のテストとの２段階で検証を行うため、検証の信頼性を高めることができる。
図９に示す処理は、例えば、以下のように表現することができる。
表現１．複数のパスを選択するステップ（Ｓ４１）と、これら選択された各パスからそれぞれデータを読み出すステップ（Ｓ４２）と、これら読み出された各データが一致するか否かを判定するステップ（Ｓ４３）とを備えた交代パス構造の検証方法（または検証方法をコンピュータに実行させるプログラム）。
表現２．複数のパスを選択するステップ（Ｓ４１）と、これら選択された各パスからそれぞれデータを読み出すステップ（Ｓ４２）と、これら読み出された各データが一致するか否かを判定するステップ（Ｓ４３）と、読み出された各データが一致する場合（S43:YES）は、前記選択された各パスのうちいずれか１つのパスから前記読み出されたデータとは異なる別のデータを書き込むステップ（Ｓ４４）と、前記選択された各パスから（前記別のデータを書き込むパスを含めてもよいし、除いてもよい）再度データを読み出すステップ（Ｓ４５）と、これら読み出されたデータが前記別のデータと一致するか否かを判定するステップ（Ｓ４５）と、を備えた交代パス構造の検証方法（または検証方法をコンピュータに実行させるプログラム）。
表現３．外部の記憶制御装置の有する外部記憶デバイスを自己の有する内部記憶デバイスであるかのように上位装置に提供する記憶制御装置において交代パス構造を検証するための検証方法であって、前記外部記憶デバイスへ繋がる複数のパスを選択するステップと、これら選択された各パスを介して前記外部記憶デバイスからそれぞれデータを読み出すステップと、これら読み出された各データが一致するか否かを判定するステップと、読み出された各データが一致する場合は、前記選択された各パスのうちいずれか１つのパスから前記読み出されたデータとは異なる別のデータを書き込むステップと、前記選択された各パスを介して前記外部記憶デバイスから再度データを読み出すステップと、これら読み出されたデータが前記別のデータと一致するか否かを判定するステップと、を備えた交代パス構造の検証方法。
なお、本発明は、上述した各実施例に限定されない。当業者であれば、本発明の範囲内で、種々の追加や変更等を行うことができる。前記各実施例では、ディスクアレイ装置を中心に説明したが、これに限らず、インテリジェント化されたファイバチャネルスイッチにも適用することができる。
本発明の実施例に係わる記憶システムの全体構成を示すブロック図である。 記憶システムの論理的構成の概要を示す模式図である。 他の論理的構成の概要を示す模式図である。 マッピングテーブルの概要を示す説明図である。 マッピングテーブルを構築するための処理の流れを示す説明図である。 内部ボリュームとして仮想化される外部の記憶デバイスにデータを書き込む場合の概念図である。 書込みデータのアドレス変換の様子を模式的に示す説明図である。 内部ボリュームとして仮想化される外部の記憶デバイスからデータを読み出す場合の概念図である。 本発明の他の実施例に係る交代パス構造を検証するための処理を示すフローチャートである。
符号の説明
１０…ホスト装置、１１…アプリケーションプログラム、１２…アダプタ、２０…第１の記憶制御装置、２１…チャネルアダプタ、２１Ａ…通信ポート、２２…ディスクアダプタ、２２Ａ…通信ポート、２３…コントロールユニット、２４…キャッシュメモリ、２４Ａ…サブブロック、２５…共有メモリ、２６…接続部、３０…記憶装置、３１…記憶デバイス、３２…記憶デバイス（仮想化された内部記憶デバイス）、４０…第２の記憶制御装置、４１…各通信ポート、４２…各記憶デバイス、ＣＮ１…第１の通信ネットワーク、ＣＮ２…第２の通信ネットワーク、５０…ＬＤＥＶ（仮想化された内部論理デバイス）、１０１…ＶＤＥＶ（仮想デバイス）、１０２…ＬＤＥＶ（論理デバイス）、１０３…ＬＵＮ、Ｔ１…第１の変換テーブル、Ｔ２…第２の変換テーブル、Ｔ２ａ…別の第２の変換テーブル、Ｔｍ…マッピングテーブル

Claims (3)

  1. 第１の記憶制御装置と第２の記憶制御装置とを通信可能に接続して構成され、上位装置からのリクエストに応じたデータ処理を行う記憶システムであって、
    前記第２の記憶制御装置は、記憶デバイスを備えており、
    前記第１の記憶制御装置は、前記上位装置によりアクセスされる少なくとも１つ以上の論理ユニットと、この論理ユニットと前記第２の記憶制御装置内の前記記憶デバイスとを接続するようにして設けられる少なくとも１つ以上の中間記憶階層とを備えており、
    前記中間記憶階層は、前記記憶デバイス側に設けられる少なくとも１つ以上の第１の記憶階層のLUNと、前記論理ユニット側に設けられる少なくとも１つ以上の第２の記憶階層のLUNとを対応付けて構成されており、
    前記第１の記憶階層が前記記憶デバイスに接続され、かつ、前記第２の記憶階層が前記論理ユニットに接続されることにより、前記第２の記憶制御装置が有する前記記憶デバイスを、前記中間記憶階層を介して前記論理ユニットに接続させ、さらに、
    前記第１の記憶制御装置は、前記第２の記憶制御装置が有する前記記憶デバイスへのパス情報を取得するパス情報取得手段を備え、前記第１の記憶制御装置は、前記取得したパス情報が複数存在する場合は、前記各パス情報を同一の記憶デバイスへのパス情報として、前記第１及び第２記憶階層のLUNと対応付ける、記憶システム。
  2. 上位装置及び第２の記憶制御装置と通信可能に接続され、前記上位装置からのリクエストに応じたデータ処理を行う記憶制御装置であって、
    前記上位装置によりアクセスされる少なくとも１つ以上の論理ユニットと、
    前記論理ユニットと前記第２記憶制御装置内の記憶デバイスとを接続するようにして設けられる少なくとも１つ以上の中間記憶階層とを備えて構成されており、
    前記中間記憶階層は、前記記憶デバイス側に設けられる少なくとも１つ以上の第１の記憶階層のLUNと、前記論理ユニット側に設けられる少なくとも１つ以上の第２の記憶階層のLUNとを対応付けて構成されており、
    前記第１の記憶階層が前記記憶デバイスに接続され、かつ、前記第２の記憶階層が前記論理ユニットに接続されることにより、前記第２の記憶制御装置が有する前記記憶デバイスを、前記中間記憶階層を介して前記論理ユニットに接続させ、さらに、
    前記第１の記憶制御装置は、前記第２の記憶制御装置が有する前記記憶デバイスへのパス情報を取得するパス情報取得手段を備え、前記第１の記憶制御装置は、前記取得したパス情報が複数存在する場合は、前記各パス情報を同一の記憶デバイスへのパス情報として前記第１及び第２記憶階層のLUNと対応付ける、記憶制御装置。
  3. 前記上位装置からそれぞれ異なる複数の経路を介してアクセス可能な複数の論理ユニットを有し、
    前記各論理ユニットは、前記中間記憶階層にそれぞれ接続されている請求項２に記載の記憶制御装置。
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