JP3517680B2 - プログラム制御方式セキュリティ・アクセス制御を有する安全メモリ・カード - Google Patents

プログラム制御方式セキュリティ・アクセス制御を有する安全メモリ・カード

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Description

【発明の詳細な説明】 ［技術分野］ 本発明は、ポータブル・パーソナル・コンピュータ分
野に関し、詳細には、ポータブル・ディジタル情報環境
でデータ・セキュリティを維持するシステムに関する。
［背景技術］ 個人情報のセキュリティは常に重要である。歴史的に
見ると、個人情報のセキュリティは、署名、証明書、お
よび写真を使用することによって保護されている。自動
バンキング・システムなど電子装置によって、コード化
カードおよび個人識別番号（PIN）がセキュリティ・ツ
ールの範疇に加えられている。
最近では、「スマート・カード」がセキュリティ・ツ
ールとして使用されている。「スマート・カード」と
は、書込み可能な不揮発性メモリと簡単な入出力インタ
フェースとを有する小型マイクロコンピュータであり、
単一のチップとして製造され、プラスチック製「クレジ
ット・カード」に埋め込まれる。「スマート・カード」
は、特別に設計された機器にそれ自体を接続できるよう
にする外部ピンを有する。このカードのマイクロコンピ
ュータに含まれるプログラムは、この機器と相互作用し
て、任意選択としてパスワード交換を含むことができる
所望のアルゴリズムに応じて不揮発性メモリのデータを
読み取り、あるいは修正できるようにする。メモリのデ
ータを保護して、状況に応じて許可を変更できるように
する特殊な技法が実施されている。たとえば、「Single
Chip Microprocessor with On−Chip Modifiable Memo
ry」と題する米国特許第4382279号は、処理・制御装置
と同じチップ上に含まれる不揮発性メモリの自動プログ
ラミングを可能にするアーキテクチャを開示している。
他のシステムの場合と同様に、マイクロプロセッサは同
じチップ上のメモリしか保護しない。
「スマート・カード」は、識別プロセスを迅速化する
ために使用されると共に、価値ある情報を実際に有する
ものとしても使用されている。この状況では、大部分の
従来の状況と同様に、「キー」の物理的存在とある特殊
な知識が、検証プロセスまたは確認プロセスの一部とし
て使用される。そのような場合、識別では、アクセスを
希望する人間と、セキュリティ・ガードや銀行用端末装
置など一定のエージェントとの間で対話が行われてい
る。
フリースタンディング計算装置の現状の可搬性のため
に、物理的キーも確認エージェントも、小型で可搬性の
高いものとすることができ、したがって紛失しやすく、
あるいは盗まれやすくなっている。さらに、計算装置に
よって、識別プロセスに関連する特殊な知識またはパス
ワードの推測または演繹を繰り返して試みることができ
るようになった。これは特に、確認エージェントまたは
確認装置が、窃盗者の制御下にある場合にもそうであ
る。さらに悪いことには、現在の技術では、大量の重大
な情報を持ち運ぶことができ、かつそうすることが奨励
されており、そのため災難に会いやすい。
今日のノート・サイズおよび準ノート・サイズのコン
ピュータは、顕著な計算能力を有するフリースタンディ
ング環境を提供し、そのため追加データ記憶機能が必要
になっている。このニーズは最初、プログラムとデータ
の両方を保持できる小型ハード・ディスク装置によって
満たされた。このようなシステムではパスワード保護が
使用されることが多いが、第１に、確認エージェントが
害を被りやすいので、パスワード保護は重要なデータを
完全に保護するわけではない。しかし、さらに重大なこ
ととして、データを含むディスク装置は、より分析を容
易にする設定では物理的に取り外してアクセスすること
ができる。この場合、データは、ある形の暗号を使用し
て保護されている。ディスク・アクセスの性質のため
に、不当なコストまたは性能上の障害を受けずに、これ
ができるようになった。このタイプのシステムの一例
は、「Integrated Circuit Card」と題する米国特許第4
985920号に記載されている。
最近、フラッシュ・メモリおよび取外し可能な「メモ
リ・カード」が現れたため、ポータブル・コンピュータ
の寸法要件および電力要件を大幅に低減させることがで
きるようになった。フラッシュ・メモリとは、ランダム
・アクセス・メモリ（RAM）の柔軟性とディスクの性能
を組み合わせたものである。今日、このような技法を組
み合わせることによって、クレジット・カード・サイズ
の取外し可能なパッケージに最大で2000万データ・バイ
トを電力なしで記憶することができる。このデータは、
ホスト・システムから、従来型のディスク・ドライブに
記憶されているように見えるようにすることも、あるい
はホスト・システムのメモリの拡張機能に記憶されてい
るように見えるようにすることもできる。
このような技術の開発によって、システムおよびデー
タを持ち運ぶことができる程度にシステムの寸法をさら
に減少させることができるようになった。このため、デ
ータとそのホスト・システムは、紛失しやすく、あるい
は盗まれやすくなり、かつこれによって、コストおよび
性能上の大きな障害がもたらされるので、暗号によって
メモリ・データを保護することもより困難になった。
［発明の開示］ したがって、本発明の主要な目的は、安全メモリ・サ
ブシステムを有するポータブル・ディジタル・システム
を提供することである。
本発明の他の目的は、ポータブル・ディジタル・シス
テムから取り外された場合に内容を保護できるメモリ・
カードを提供することである。
本発明の他の目的は、カードから取り外された場合に
そのようなカードのチップのデータ内容が保護されるメ
モリ・カードを提供することである。
本発明のより具体的な目的は、設計が簡単なために容
易に製造できる安全メモリ・サブシステムを提供するこ
とである。
［発明の概要］ 本発明の上記およびその他の目的は、関連米国特許出
願（米国特許出願第960.748号）に記載された安全メモ
リ・カードの好ましい実施例で満たされる。この安全メ
モリ・カードは、単一の半導体チップ上のマイクロプロ
セッサと、１つまたは複数のアドレス可能な不揮発性メ
モリ・チップとを含む。マイクロプロセッサ・チップお
よび不揮発性メモリ・チップは、アドレス、データ、お
よび制御情報をそのような不揮発性メモリ・チップへ送
るために、共通に内部バスに接続される。マイクロプロ
セッサは、いくつかのキー値を含む情報と、アドレス、
データ、および制御情報の内部バス上での転送を制御す
るプログラム命令情報を記憶するアドレス可能な不揮発
性メモリを含む。
本発明の開示によれば、チップ・メモリは、それぞ
れ、各行が、アドレス可能な複数のバイト位置を含む、
いくつかの行を有する、いくつかのブロックとして構成
される。各行はさらに、集合的に他の行ロック・ビット
位置と共に、チップ・メモリのサイズをほとんど増加さ
せずに、各ブロック内の多数のロック・ビット用の記憶
域を提供する単一のロック・ビット位置を含む。ロック
・ビットは、データ保護を保証する不揮発性メモリの所
定の特性を使用するように固有にコード化される。
本発明によれば、各メモリ・チップは、複数のアクセ
ス制御記憶要素を有する揮発性アクセス制御メモリと、
キー検証動作を実行する小数の回路を含むプログラム可
能なセキュリティ・アクセス制御装置とを含むセキュリ
ティ制御論理回路も含むように構成される。さらに具体
的には、セキュリティ・アクセス制御装置は、所定の１
組の命令の制御下で、そのような命令に応答して読み取
られるメモリ・ブロックのロック・ビット位置のビット
内容とキー値のビットを順次比較することによって、保
護されたブロック用の所定のキー検証動作を実行する。
この検証動作は、所定の確認手順の一部としてホスト
・コンピュータによって実行される。そのような手順が
首尾良く実行されない限り、マイクロプロセッサが、そ
のブロックの関連する揮発性アクセス制御メモリ・アク
セス制御要素をセットして、保護されたブロックから情
報を読み取るためのユーザ・アクセスをイネーブルする
ことはできない。
関連特許出願の場合と同様に、周期的に、ホスト・コ
ンピュータとの確認手順を首尾良く実行するようユーザ
に求めることができ、アクセス制御メモリの許可に応じ
て情報の読取りの継続をユーザに許可することができ
る。好ましい実施例では、ホスト・コンピュータは、国
際パーソナル・コンピュータ・メモリ・カード協会（Pe
rsonal Computer Memory Card International Associat
ion（PCMCIA））規格を満たすインタフェースなど標準
インタフェースを介してメモリ・カードに結合される。
好ましい実施例のセキュリティ論理回路は、各ブロッ
クのメモリ行に対応するいくつかのロック・ビット位置
と、エンド・カウンタと、比較器と、比較累積フリップ
フロップとを含む最小量の論理回路と、各メモリ・ブロ
ックごとに１つのビット位置またはフリップフロップを
含むアクセス制御メモリとを含む。エンド・カウンタ
は、記憶されているキー値の終りを検出するためにブロ
ックのロック・ビット位置中の連続１ビットをカウント
するために使用される。比較器および比較累積フリップ
フロップはそれぞれ、対応する１つのロック・ビット位
置に記憶されているロック・ビットと、命令によって提
供された各データ・ビットを比較して、これらのビット
間の一連の連続比較の結果を累積する。
本発明は、並列データ経路、並列データ比較器、およ
び推測に対するより強力な保護を与えるように選択され
た長いキー値を記憶するための大きなレジスタ幅を不要
にする。好ましい実施例では、各ブロックは、８キロビ
ットの最大キー長を提供することができる。これは、よ
り広い並列経路や大きなレジスタ幅を提供するという問
題に関わることなく行われる。さらに、今日のマイクロ
プロセッサの速度では、大きなキー長を処理するのに必
要な時間は、１秒よりもかなり短い。さらに、そのよう
な処理は通常、システム初期設定時にしか行われない。
本発明の開示によれば、キー値は、あらゆるキー値の
第１ビットが、メモリ・チップの所定の特性を使用する
所定の状態にセットされるように選択される。さらに具
体的には、好ましい実施例のメモリでは、メモリが消去
されると、すべてのビットが１にセットされ、メモリに
書込みを行っても、１を０に変更することしかできず、
０を１に戻すことはできない。本発明は、各ブロックご
との保護ビットとして働くこの所定の状態（すなわち
０）にあらゆるキーの第１ビットをセットすることを要
求することによって、この特性を使用する。さらに、キ
ーは、さらに保護を保証する所定のプロトコルに従って
コード化される。好ましい実施例では、このプロトコル
は、ハイレベル・データ・リンク制御（HDLC）通信プロ
トコルなど周知の通信プロトコルで使用される規則に類
似の規則を使用する。すなわち、各キー値ビット・シー
ケンスは、所定数の連続１ビットを含むフラグ・フィー
ルドを除き、所定数よりも少ない連続１ビットを含むよ
うにコード化される。エンド・コードのあるビットが操
作場合、キー値の終りを検出して特定のブロックにアク
セスすることはできなくなる。キー値の他のビットが操
作場合、ロック値とキー値の間に不一致が生じてアクセ
スが妨げられる。
また、本発明によれば、少数の異なるタイプの命令を
使用してキー検証動作が実行される。これらの命令に
は、キー検証動作を開始するためにマイクロプロセッサ
によって１度だけ実行される第１のタイプの命令が含ま
れる。メモリ・ブロックが保護されていない場合、実行
する必要がある命令はこれだけである。マイクロプロセ
ッサは、キー・ビットのシーケンス中の各ビットごとに
１つずつ、第２のタイプの命令を実行する。第２のタイ
プの各命令によって、キー・ビット・シーケンスの１ビ
ットが、ブロック・ロック・ビット位置に記憶されてい
るロック・ビット・シーケンスの対応するロック・ビッ
トと比較される。マイクロプロセッサは、第３のタイプ
の命令を実行することによってキー検証動作を完了す
る。この命令によって、累積比較フリップフロップに記
憶されている累積された比較結果がサンプリングされ、
エンド・カウンタが試験され、結果が正しいとき（すな
わちカウンタおよび累積比較フリップフロップが正しい
状態であるとき）だけブロック・アクセス制御メモリ・
ビットがセットされる。
好ましい実施例では、メモリ・カードの製造時または
選択的なブロック消去動作時に、必要に応じて同じ１組
の命令を修正することもできる。すなわち、キー値のビ
ットを読み取るのではなく、命令を使用して、消去動作
の後に、メモリ・ブロックのロック・ビット位置にキー
値ビット・シーケンスを書き込ませることができる。
本発明は、各メモリ・ブロックごとに独立のロックを
提供することによって、関連特許出願の安全カードの機
能を拡張する。本発明では、保護すべき情報に与えるべ
き保護の量の関数として可変長キー値を使用することが
できる。さらに、本発明では、回路が少なくて済み、構
成がより容易であり、コストがより低い。本発明は、関
連特許出願の場合と同様に、「スマート・カード」技法
と「メモリ・カード」技法を融合させたものであり、こ
のことは、電子機器の小型化によってもたらされる「セ
キュリティが困難な」環境でフラッシュ・メモリ技法に
よって可能になる大量のデータの保護を可能にするうえ
で重要である。
本発明は、安全モードでも非安全モードでも動作し、
データを暗号化し非暗号化することを不要にし、カード
またはそのホスト・プロセッサが紛失し、盗まれ、オフ
にされ、あるいは放置された場合にメモリ・データを保
護する機能に対して関連特許出願の安全カードの特徴を
保持する。盗まれた場合、メモリ・カードが開かれて電
子的に調べられ、あるいはメモリ・チップが取り外され
て他の装置中に置かれた場合でも、メモリ・データはア
クセスから保護される。
本発明の上記の目的および利点は、以下の説明を添付
の図面と共に検討したときによりよく理解されよう。
［図面の簡単な説明］ 第１図は、本発明によって構成されたメモリ・カード
を組み込んだシステムのブロック図である。
第２図は、不揮発性メモリの構成を含む第１図のアク
セス制御プロセッサ（ACP）をより詳しく示した図であ
る。
第３図は、本発明の開示によって修正された第１図の
標準フラッシュ・メモリをブロックで示した図である。
第４図は、本発明の開示によって構成された第３図の
フラッシュ・メモリをより詳しく示した図である。
第５図は、本発明のメモリ・カードの動作を説明する
ために使用される表である。
第6a図は、本発明のメモリ・カードの動作モードを説
明するために使用されるフローチャートである。
第6b図は、本発明のメモリ・カードの動作モードを説
明するために使用されるフローチャートである。
第6c図は、本発明のメモリ・カードの動作モードを説
明するために使用されるフローチャートである。
［発明の好ましい実施例］ 第１図は、パーソナル・コンピュータまたはトランザ
クション・コンピュータとして使用できる安全ポータブ
ルハンドヘルド計算システム１のブロック図である。シ
ステム１は、バス102によってホスト・プロセッサ５に
接続された、本発明によって構成されたメモリ・カード
３を含む。ホスト・プロセッサ５は、ヒューレット・パ
ッカード社（Hewlett−Packard Company）製のHP95LXな
どパーム・トップ・パーソナル・コンピュータの形をと
ることができる。ホスト・プロセッサ５は、液晶ディス
プレイ（LCD）５−２と、キーボード５−４と、メモリ
５−８と、直列インタフェース５−10とを含み、これら
はすべて、バス106に共通に結合される。メモリ５−８
は、１メガバイトの読取り専用メモリ（ROM）と512キロ
バイトのランダム・アクセス・メモリ（RAM）とを含
む。
メモリ・カード３とホスト・プロセッサ５の間の接続
は、標準バス・インタフェースを介して確立される。好
ましい実施例では、バス102は、国際パーソナル・コン
ピュータ・メモリ・カード協会（PCMCIA）規格を満た
す。インタフェース102は、標準インタフェース・チッ
プ104およびメモリ・カード・バス105を介してホスト・
プロセッサ５とメモリ・カード・システム３の間でアド
レス、制御情報、およびデータ情報を転送するための経
路を提供する。各バス102、105および106はデータ・バ
ス、制御バスおよびアドレス・バスを含み、これらのよ
うなバスを介する連続信号経路を提供する。たとえば、
バス105は、アドレス・バス105aと、データ・バス105b
と、制御バス105cとを含む。
PCMCIAバス規格は、メモリ・カード上のディスク・エ
ミュレーションをサポートする規格から、メモリ・デー
タへのランダム・アクセスを可能にする大幅に異なる規
格へ進歩している。本発明のメモリ・カードは、暗号化
技法を使用せずにランダム・メモリ位置に高速アクセス
できるようにすることによってこの新しい規格をサポー
トする保護技法を提供する。本発明のメモリ・カード
は、メモリ・アレイからホストへデータを送るデータ経
路を制御することによって、この経路での時間のかかる
バッファリングも、暗号化も、その他の順次処理も課さ
ずにデータを保護する。
通常、ユーザは、キーボード５−４からシステム１を
操作して、ディスプレイ５−２上に情報を表示して、メ
モリ・カード３中のファイルに記憶されている情報を更
新するスプレッドシート機能やデータベース機能など典
型的な動作を実行する。ホスト・プロセッサ５は、アド
レス情報をバス102を介して送信して情報を検索し、必
要に応じて情報を更新して、必要なアドレスおよび制御
情報と共にメモリ・カード３へ送り返す。
第１図に示したように、本発明のメモリ・カード３
は、バス105に結合されたアクセス制御プロセッサ（AC
P）10と、それぞれ、バス105に結合された、いくつか
（ｎ個）のCMOSフラッシュ・メモリ・チップ103aないし
103nとを含む。ACP10は通常、「スマート・カード」に
使用されるのと同じタイプの処理要素である。CMOSフラ
ッシュ・メモリ103aないし103nは、インテル社（Intel
Corporation）製のフラッシュ・メモリ・チップの形を
とることができる。たとえば、CMOSフラッシュ・メモリ
・チップは、８個の128キロバイト×８ビットCMOSフラ
ッシュ・メモリを含むインテル28F001BXと呼ばれるイン
テル・フラッシュ・メモリ・チップの形をとることがで
きる。したがって、４メガバイト・フラッシュ・メモリ
・カードは、32個のそのようなフラッシュ・メモリ（す
なわちｎ＝32）を含むことができる。フラッシュ・メモ
リ構成要素に関する詳細については、IEEE Spectrumの1
993年10月号で発表された「Flash Memory Goes Mainstr
eam」と題する論文を参照することができる。
アクセス制御プロセッサ10 第２図は、好ましい実施例のアクセス制御プロセッサ
（ACP）10をブロック図形で示したものである。図のよ
うに、ACP10は、保護された不揮発性メモリ10−２と、
ランダム・アクセス・メモリ（RAM）10−４と、マイク
ロプロセッサ10−６と、間隔カウンタ10−８と、インタ
フェース・ブロック10−10とを含み、これらはすべてバ
ス105に接続される。不揮発性メモリ10−２は、確認情
報および確認プログラムを記憶すべきアドレスされるい
くつかの位置を提供する。さらに具体的には、メモリ位
置10−2aは、ユーザがシステムにアクセスできることを
検証して、再確認に使用される時間間隔値の他にユーザ
がアクセスできるフラッシュ・メモリ103aないし103n中
のブロックを識別するために、１つまたは複数の個人識
別番号（PIN）、プロトコル・シーケンス、またはその
他の確認情報を記憶する。
メモリ位置10−2bは、各フラッシュ・メモリ103aない
し103nを保護するために使用されるキー値、または各フ
ラッシュ・メモリ103aないし103nの個別のブロックを保
護するために使用されるコードを記憶する。メモリ位置
10−2cは、必要な確認動作を実行し、事前に設定された
障害条件が満たされた場合にシステムをクリアするプロ
グラム命令シーケンスを記憶する。
ある種のプログラム命令によって、ユーザは、ユーザ
再確認が行われるときに確立される間隔カウンタ10−８
の設定を制御することができる。再確認間隔は、ユーザ
にPINまたはその他のパスワードを再入力させることに
よってユーザのIDの検証を要求する割込みをホスト・プ
ロセッサ５に送るための割込み間の時間を定義する。間
隔カウンタ10−８は、バス102を介してホスト・プロセ
ッサ５からクロック・パルスを受け取り、作業環境に応
じてユーザによって設定することができる。たとえば、
家庭では、ユーザはタイマをオフにすることも（すなわ
ち最大値に設定する）、あるいは時間間隔を１時間に設
定することもできる。飛行機上では、ユーザは、保護を
増大させるために10分間に設定することができる。あら
ゆる「電源オン」時にこの間隔の設定を再検査するよう
ユーザに指示し、それによって周期的な再確認を強制的
に行い、セキュリティを実行することができる。
フラッシュ・メモリ103aないし103n 第３図は、フラッシュ・メモリ103aをブロック図形で
示したものである。フラッシュ・メモリ103aは、残りの
フラッシュ・メモリ103bないし103nと構成が同じであ
る。図のように、メモリ103aは、本発明によって構成さ
れたメモリ・セクション103Mと、本発明のセキュリティ
・アクセス制御回路を含むセキュリティ論理セクション
103Sの２つのセクションを含む。両方のセクションを第
４図にさらに詳しく示す。
メモリ・セクション103M 第３図から分かるように、セクション103Mは、第４図
に示したように16個のブロックとして構成されたメモリ
・アレイ54と、コマンド・レジスタ50と、入出力論理回
路60と、アドレス・カウンタ56と、書込み状態マシン61
と、消去電圧システム62と、出力マルチプレクサ53と、
データ・レジスタ55と、入力バッファ51と、出力バッフ
ァ52と、状況レジスタ58とを含み、これらは図のように
構成される。上述のフラッシュ・メモリ103aの基本論理
回路は、インテル社製のフラッシュ・メモリに含まれる
回路タイプの形をとる。そのような回路は、設計が従来
型のものとみなすことができるので、必要な程度にしか
説明しない。そのような回路に関する詳細については、
1992年にインテル社が発行したオーダー・番号210830の
「Memory Products」と題する文献とインテル社の他の
文献を参照することができる。
第３図に示したように、フラッシュ・メモリ回路は、
複数の入力アドレス信号A0ないしA16、データ信号D00な
いしD07、およびチップ・イネーブル（chip enable）
信号CE、書込みイネーブル（write enable）信号WE、
出力イネーブル（output enable）信号OE、電源遮断
（power down）信号PWD、消去／プログラム電源（eras
e/program power supply）信号VPPから成る制御信号
を受け取る。これらの信号が実行する機能を付録Ｉに記
載する。
CE信号、WE信号、およびOE信号は、バス102および制
御バス105bを介してホスト・プロセッサ５からコマンド
・レジスタ50および入出力論理ブロック60に印加され、
先に指摘した論理ブロックを制御するために分散され
る。PWD信号も、コマンド・レジスタ50に印加され、フ
ラッシュ・メモリが、付録Ｉに記載した動作を実行でき
るようにする。この信号を使用して、必要に応じてセク
ション103Sの揮発性記憶要素をクリアし、それによって
通常の動作を再開するときにユーザ再確認を行うことが
できる。
一般に、セクション103Mの基本論理要素は以下のよう
に動作する。情報は、データ・バス105a、入力バッファ
51、およびデータ・レジスタ55を介して、アドレス・カ
ウンタ56がアドレス・バス105cから受け取ったアドレス
によって指定されたメモリ・アレイ54中の１つのメモリ
・ブロックのアドレスされた位置に記憶される。情報
は、メモリ・アレイ54のブロックの指定されアドレスさ
れた位置から読み取られ、出力マルチプレクサ53、出力
バッファ52、データ・バス105a、およびバス102を介し
てホスト・プロセッサ５へ送られる。状況レジスタ58
は、書込み状態マシンの状況、エラー中断状況、消去状
況、プログラム状況、およびVPP状況を記憶するために
使用される。
書込み状態マシン61は、ブロック消去・プログラム・
アルゴリズムを制御する。プログラム／消去電圧システ
ム62は、メモリ・アレイ54のブロックを消去し、あるい
は各ブロックのバイトをVPPの電圧レベルの関数として
プログラムするために使用される。
セキュリティ・セクション103B 第３図から分かるように、セクション103Sは、第４図
にさらに詳しく示したセキュリティ・アクセス制御装置
30と、ロック書込み許可記憶要素32と、揮発性アクセス
制御制御メモリ43とを含み、これらは図のように相互接
続される。アクセス制御メモリ43の出力は、各メモリ読
取りサイクル中に、メモリ・アレイ53の任意のブロック
のあるバイト位置の内容が読み取られているとき、出力
バッファ52へのイネーブリング入力として印加される。
すなわち、読取りサイクルを実行することはできるが、
適当なブロックのアクセス制御メモリ・ゲーティング信
号がないときに、読み取られたデータが出力バッファ52
を通過することはできない。
さらに具体的には、好ましい実施例では、アクセス制
御メモリ43は、個別にアドレス可能な16個のビット記憶
要素と、各記憶要素の入力に接続された入力アドレス４
ないし16ビット・デコーダと、各記憶要素の出力に接続
された１ないし16出力マルチプレクサ回路とを含む。本
明細書に記載した１組のメモリ・コマンドに追加される
ある種の命令の各アドレスの最上位４ビットは、復号さ
れ、内容を変更すべきブロック用の記憶要素を選択する
ためい使用される。同様に、同じ４ビットを使用して、
読み取り中のメモリ位置を含む当該のブロック用の記憶
要素の出力が選択される。
このセクションが、様々な16進値（すなわち31Hない
し33H）によって指定されたコマンド制御信号をセクシ
ョン103Mのコマンド・レジスタ50から受け取ることに留
意されたい。このような信号は、コマンド・レジスタ50
がデータ・バス105bを介してACP10から受け取る１組の
コマンドの様々なデータ値を示す。本明細書で以下に説
明するように、このようなコマンドは、フラッシュ・メ
モリが使用する数組のコマンドの重要な拡張機能であ
る。標準フラッシュ・メモリ・コマンドは、インテル社
製フラッシュ・メモリが使用するコマンドの形をとる。
セクション103Mおよび103Sの詳細な説明−第４図 第４図は、セクション103Mおよび103Sの構成をさらに
詳しく示したものである。図のように、メモリ・アレイ
54は、ロック・ビット・セクション54aとデータ・セク
ション54bの２つのセクションを有する。詳細には、メ
モリ54は、１メガバイトの記憶域を含み、先に指摘した
ように、16個のブロックとして構成される。各ブロック
は8K個の行を含み、各行は８バイト位置を含む。本発明
によれば、各行に１ビット位置が追加されてロック・ビ
ット位置54aが形成される。各行中のビット位置の数を6
4ビットから65ビットに拡張することによって、メモリ
・アレイ54は、データと、本明細書に記載したようにそ
のようなデータを保護するための関連するロック・ビッ
ト情報を共に記憶することができる。
図のように、２つのセクションは共に、３つのセクシ
ョンとして構成されたアドレス・ラッチ・カウンタ56を
介してアドレスすることができる。第１のレジスタ・セ
クションは、どのブロックをアドレスすべきかを指定す
る最上位アドレス・ビット群を記憶するために使用され
る。第２のセクションは、レジスタとしてもカウンタと
しても動作するように構成され、ブロックのどの行をア
ドレスすべきかを指定する中位アドレス・ビット群を記
憶し１だけ増分するために使用される。第３のレジスタ
・セクションは、行のどのバイトをアドレスすべきかを
指定する最下位アドレス・ビット群を記憶するために使
用される。ブロック53の回路を含むマルチプレクサ／デ
マルチプレクサカ回路53aは、アドレス・ラッチ・カウ
ンタ56に記憶されている最下位アドレス・ビットの関数
として、書き込み、あるいは読み取るべきバイト位置を
選択するために使用される。
また、第４図に示したように、セクション103Sのセキ
ュリティ・アクセス制御装置30は、ビット比較器回路30
−１と、アキュムレータ比較フリップフロップ30−２
と、エンド・カウンタ30−３とを含み、これらは図のよ
うに構成される。ビット比較器回路30−１は、セクショ
ン54aのロック・ビット位置のロック・ビット内容、お
よびACP10がバス105bを介して印加するキー・ビットを
入力として受け取るように接続される。比較器回路30−
１は、ロック・ビット・セクション54aから読み取られ
た対応するロック・ビットと、ACP10から提供された各
キー・ビットを比較して、図のように、アキュムレータ
比較フリップフロップ30−２への入力として比較の結果
を印加する。フリップフロップ30−２は、連続比較の結
果を累積する。エンド・カウンタ30−３は、小型のカウ
ンタ（たとえば３ビット）であり、記憶されているキー
値の終りを検出するために使用されるロック・ビット・
ストリングで発生する連続１ビットの数をカウントす
る。
ロック書込み許可フリップフロップ要素32は、コマン
ド・レジスタ50およびプログラム／消去電圧システムに
接続される。本明細書で論じるように、ブロック消去動
作が実行されたときはいつでも、消去動作の完了時にフ
リップフロップ32が２進１状態にセットされる。フリッ
プフロップ32の出力は、メモリ・ブロックのロック・ビ
ット位置に情報を書き込むことが許可されたとき、コマ
ンド・レジスタ50への入力として印加され確立される。
先に指摘したように、セキュリティ・アクセス制御装
置30の様々な要素は、コマンド・レジスタ50からコマン
ドを受け取る。上述のように、このようなコマンドは、
フラッシュ・メモリ54が通常使用する数組のコマンドの
重要な拡張機能である。次に、本発明で使用されるコマ
ンドについて説明する。このような命令については、付
録IIに詳しく記載し、以下で論じる。
第１のタイプの命令またはコマンドは、開始コマンド
であり、所与のブロックに関するキー検証動作の始めに
ACP10によって実行される。この命令によって、ブロッ
クの第１ビット（LMB0）が、アクセス制御メモリ43のア
クセス制御記憶要素に記憶される。開始命令では、エン
ド・カウンタ30−３も、０にリセットされ、かつ比較が
失敗しなかったことを示すために累積比較フリップフロ
ップ30−２を所定の状態（２進１状態）にセットする。
開始命令では、アドレス・バス105aを介して印加された
最上位アドレス・ビットおよび中位アドレス・ビット
も、アドレス・カウンタ56にロードされ、ブロック内の
第１ビット（ロック・ビット）にアドレスできるように
中位アドレス・ビットはすべて０になる。最下位アドレ
ス・ビットは無視される。
第２のタイプの命令は、ステップ命令であり、キー・
ビット・シーケンス中の各ビットごとに１度だけブロッ
ク・キー検証動作中に実行される。保護された各ブロッ
ク中にｎ個のキー・ビットがある場合、ACP10は各キー
検証動作ごとにｎ個の第２の命令を実行する。各ステッ
プ命令ごとに、アドレス・カウンタ56の中位ビットは、
ブロックのロック・ビット位置から次のロック・ビット
を読み取れるように１だけ増分される。したがって、各
ステップ命令によって提供されるアドレスは無視され
る。
ステップ命令では、メモリ・ブロックから次に読み取
られたロック・ビットと、ACP10から提供されたキー・
ビットを比較した結果を記憶するために、ビット比較論
理回路30−１の出力もサンプリングされる。さらに、ス
テップ命令では、メモリ・ブロックから読み取られたロ
ック・ビットが、１を含み、かつACP10から提供された
キー・ビットに一致したとき、エンド・カウンタ30−３
が１だけ増分される。メモリ・ブロックから読み取られ
たロック・ビットが０であるとき、ステップ命令は、エ
ンド・カウンタ30−３を０にリセットさせる。また、不
一致のとき、ステップ命令は、累積比較フリップフロッ
プを０にリセットする。
第３のタイプの命令は、終了命令であり、キー検証動
作を終了するためにACP10によって１度だけ実行され
る。この命令によって、累積比較フリップフロップ30−
２およびエンド・カウンタ30−３の状態がサンプリング
される。２つの状態が共に正しい状態であるとき、終了
命令は、メモリ43の当該のブロックの当該のアクセス制
御要素をセットする。さらに具体的には、エンド・カウ
ンタ30−３が最大カウントに達して、そのことが、オー
バフロー出力信号が生成されることによって通知され、
累積比較フリップフロップ30−２が２進１状態のままで
あり、不一致でなかったことが通知されたとき、終了命
令は、アドレス・カウンタ56の最上位アドレス・ビット
内容によって指定されたメモリ43のアクセス制御要素を
セットさせる。
上述の命令が、カードの最初のローディングまたは製
造時、および選択されたブロックの消去時に実行される
ブロック消去動作に関しても使用されることに留意され
たい。このような動作モード時に開始される動作は、第
５図の処置表および付録IIにも記載されている。このよ
うな動作について、以下で第6a図ないし第6c図に関して
論じる。
動作の説明 次に、特に第５図の処置表および第6a図ないし第6c図
の流れ図を参照して本発明の安全メモリ・カード動作に
ついて説明する。メモリ・カードの製造または最初のロ
ーディングで実行されるステップのシーケンスを第6a図
に示す。このシーケンスを使用して、所与の応用例用に
カードがカスタマイズされる。この動作について詳しく
説明する前にまず、キー値の選択とメモリ消去プロセス
について説明する。
ACP10は、カード製造時に、あるいは最初のローディ
ング動作の一部として、メモリ・カード上の各メモリ・
チップごとにロック値をセットする。ACP10は、第４図
の各メモリ54の各ブロックのロック・ビット位置にキー
値をロードすることによってこれを行う。この値は、AC
Pの保護された不揮発性メモリ10−２に記憶される（第
２図中のキー１−ｎ）。ACP10には、メモリの構造に関
する構成情報と、各メモリ・ブロックに適用すべき保護
レベルもロードされる。
前述のように、保護されたメモリ・ブロック用のキー
値は、HDLCプロトコルの規則に従って選択される。各キ
ー値は、割り振られたブロック・ロック・メモリ領域内
に記憶できる任意の長さのものでよく、２進０値で始ま
り、その後に１および０の選択されたシーケンスが続
き、７個の１ビットのストリングまたはシーケンスで終
わる。したがって、最後の７個の１を除くシーケンス
は、６つよりも多い連続１ビットを含まないようにコー
ド化される。
キー書込みまたはローディングを行う前にまず、フラ
ッシュ・メモリ43を消去しておかなければならない。こ
れは、フラッシュ・メモリの固有の書込み特性を使用し
て、フラッシュ・メモリに記憶されているデータを保護
するために行われる。すなわち、これによって、保護す
べき各ブロックの各ロック・ビット位置群中の第１ビッ
ト（０番目）を０状態にセットすることができる。この
ような要素は、０状態から１状態に変更できないという
点で不揮発性であり、ブロックの内容を変更するにはブ
ロック全体を消去しなければならない。
消去プロセス 好ましい実施例では、フラッシュ・メモリ43はブロッ
クごとに消去される。これによって、メモリ・カードの
製造またはローディング時に類似の消去プロセスを使用
し、かつカード動作時に選択的なブロック消去動作を実
行することができる。ブロックを消去すると、ロック記
憶領域に記憶されているロック・ビットを含め前記ブロ
ックのすべてのデータが１にセットされる。このブロッ
クを保護したい場合、この時点で新しいロック値を書き
込まなければならない。すなわち、ロック・ビットを任
意の時間に書き込めるようにすることはセキュリティ違
反である。したがって、ロック・ビットがブロック消去
動作の直後にしか書き込まれないように、ロック書込み
許可フリップフロップ32が含まれている。
ブロック消去時に、アドレス・レジスタ・カウンタ56
の最上位ビット位置は、消去中のブロックのアドレスを
保持する。消去動作の完了時に、フリップフロップ32は
２進１状態にセットされる。このフリップフロップは、
セットされると、開始命令およびステップ命令から提供
されたビットを、比較するのでなくロック・ビット位置
に書き込ませるように、そのような命令の動作を修正さ
せる。開始命令およびストップ命令を除くどの命令もフ
リップフロップ32をリセットさせることになる。したが
って、終了命令は、ロック書込み許可フリップフロップ
32をリセットして、ロック・ビット書込み動作を終了す
るために使用される。この場合、終了命令は、そのブロ
ック用のACM記憶要素も２進１状態にセットし、したが
ってそのブロックにアクセスできるようにする。
ブロックを、ACP10メモリに保持された構成情報に従
って保護しない場合、開始命令およびステップ命令を除
くどの命令を実行しても、ロック書込み許可フリップフ
ロップ32をリセットすることによってロック・ビット書
込みが禁止される。その場合、開始命令を実行すると、
１に等しい０番目のロック・ビットがACM記憶要素へ送
られ、したがってアクセスがイネーブルされる。
カードの製造 第6a図は、ACP10がどのように、メモリ・カード上の
各メモリ・チップごとにロック値をセットするかを示
す。ACPは、第４図の各メモリの各ブロックのロック・
ビット位置にキー値をロードすることによってこれを行
う。第6a図の論理ブロック600および602に示したよう
に、カード製造時に実行されるキー書込み／ローディン
グ動作は、第１のフラッシュ・メモリ・ブロックをアド
レスすることによって始まり、その後そのメモリ・ブロ
ックが消去される。ACP10は、メモリの保護レベルを定
義する構成情報から、そのブロックを保護すべきかどう
かを判定する。保護すべきでない場合、ACP10は単に、
第6a図の論理ブロック614に示したように、そのブロッ
クの内容をロードする。
しかし、そのブロックを保護すべきである場合、ACP1
0は、ブロック用のキー値のビットをブロックのロック
・ビット位置に書き込むために、開始命令、ステップ命
令、および終了命令のシーケンス（すなわち論理ブロッ
ク606ないし610）を実行させる。すなわち、開始命令を
実行することによって、第6a図の論理ブロック606で示
したように、２進０が、第１のメモリ・ブロックのロッ
ク・ビット位置LMB0に書き込まれる。第6a図の論理ブロ
ック608に示したように、各ステップ命令を実行するこ
とによって、ACP10メモリに記憶されているキー値の次
のビットが、第１のブロックの次のロック・ビット位置
（たとえばLMB1）に書き込まれる。第１のブロックのロ
ック・ビット位置に書き込むべきキー・ビットがまだあ
る場合、ACP10は、別のステップ命令を実行させる。ス
テップ命令は、記憶されているキー値のすべてのビット
が第１のメモリ・ブロック用のロック・メモリ領域のロ
ック・ビット位置に書き込まれたとACP10が判定するま
で実行される。ACP10は、キー値の終りを通知する７つ
の連続１が発生したことを検出することによってこの判
定を下す。
第6a図の論理ブロック612に示したように、キー値の
書込みの完了時に、ACP10は、第１のブロック用の対応
するACM記憶要素を２進１状態にセットする終了命令を
実行して、そのブロックにアクセスできるようにする。
次に、特定の応用例に関する妥当なデータまたは手順情
報が第１のブロックにロードされる。第6a図に示したよ
うに、すべてのチップのすべてのメモリ・ブロックが処
理されるまで、論理ブロック602ないし614の動作が各ブ
ロックごとに繰り返される。
関連特許出願の場合と同様に、ユーザ・カストマイズ
時に、ユーザは確認の頻度およびモード用のパラメータ
と必要な特定のデータ（たとえば個人識別番号（PI
N））を確立する。この情報は、ACPのメモリにも記憶さ
れる。この時点で、安全メモリ・カードは、電力の供給
を受けて確認手順を実行する準備ができている。
関連特許出願の場合と同様に、第１の確認対話はACP1
0によって開始することができる。すなわち、ホスト・
プロセッサ５のサービスを使用するACP10は、ユーザに
指示を出して、PINなどの認識情報またはその他の識別
情報をユーザから受け取る。確認が失敗した場合、動作
は実行されない。確認が成功した場合、保護すべき各ブ
ロックごとにACP10によって第１のキー検証動作が実行
される。検証動作が首尾良く実行されると、ACP10は、
アクセス制御メモリ43中の対応するアクセス制御記憶要
素をセットすることによってブロックへのアクセスをイ
ネーブルする。
次のステップとして、ACP10は周期的に、ユーザの構
成に応じて、追加ユーザ確認（再確認）を指示すること
ができる。失敗した場合、ACP10は、すべてのメモリ・
チップを強制的にその電源オン状態にして、したがって
アクセス制御メモリ43の内容をクリアすることによって
メモリのデータへのアクセスを禁止する。
電源供給プロセス 次に、本発明のキー検証動作を第6b図に関して説明す
る。図のように、検証プロセスは通常の電源供給動作の
一部として実行される。論理ブロック620に示したよう
に、電源供給シーケンスでは、セキュリティ・セクショ
ン103sの様々な要素、そのようなアクセス制御メモリ4
3、累積比較フリップフロップ30−２、およびエンド・
カウンタ30−３が初期設定される。キー検証動作を実行
するには、第５図の表に示した一連の処置を実行させる
第6b図に示した命令および動作のシーケンスを実行す
る。
第6b図を参照すると、ACP10が初期設定の後、第１の
メモリ・ブロックにアドレスして、まず開始命令を実行
することによって論理ブロック624の動作を実行するこ
とが分かる。第５図の表に示したように、これによっ
て、開始命令の最上位アドレス・ビットがアドレス・ラ
ッチ・カウンタ56にロードされる。同時に、ビットLMB0
に対応する第１のビット位置の内容を読み取れるように
中位アドレス・ビットが強制的にすべて０にされる。ビ
ットLMB0の内容は、第１のブロックに関連する制御メモ
リ43の制御アクセス記憶要素にロードされる。第１のブ
ロックを保護すべきである場合、制御アクセス記憶要素
が２進０状態にセットされる。これによって、このブロ
ックのデータ内容はキー検証プロセス中、保護されたま
まになる。しかし、このブロックが保護されていない場
合、制御アクセス記憶要素は２進１状態にセットされ
る。エンド・カウンタ30−３も０にリセットされ、同時
に累積比較フリップフロップ30−２が２進１状態にセッ
トされる。
ブロックが保護されていない場合、実行する必要があ
る命令は開始命令だけである。すなわち、開始命令によ
って指定されたACMブロック記憶フリップフロップは、
第１のビット位置（LMB0）の２進１状態をそのフリップ
フロップ自体にストローブした結果として２進１にセッ
トされる。第１のブロックが保護されていると仮定する
と、ACP10は次いで、数が、キー・シーケンス中のビッ
トの数に対応する、複数のステップ命令を実行する。AC
P10は、上述のように不揮発性メモリに記憶されている
このブロック用のキー値のビットを調べることによっ
て、キー・シーケンス中のビット数を求めることができ
る。
第５図の表から分かるように、各ステップ命令によっ
て、次のロック・ビット位置LMB1を読み取るために、ア
ドレス・ラッチ・カウンタ30−３に記憶されている中位
アドレス・ビットが１だけ増分される。位置LBM1の内容
は、ACP10から提供されたキー・ビット、すなわち比較
すべきシーケンスの第１のキー・ビットと比較される。
この２つが同じであることが判明した場合、累積比較フ
リップフロップ30−２の状態を変更する処置は取られ
ず、このフリップフロップは、リセット状態のままであ
る。しかし、不一致の場合、フリップフロップ30−２は
２進０にセットされる。ステップ命令では、読み取られ
たロック・メモリ・ビット（LMB1）が２進１であり、提
供されたキー・ビットに一致する場合、エンド・カウン
タ30−３も１だけ増分される。不一致を示す比較がない
場合、エンド・カウンタ30−３は０にリセットされる。
エンド・カウンタ30−３が増大カウントを超えてオー
バフローが発生した場合、それによって、比較フリップ
フロップ30−２も２進０状態にリセットされる。エンド
・カウンタ30−３が増分されてその最大値を超えたと
き、これは、ACP10がロック・ビットの範囲を超えた比
較を試みていることを示す。これは通常の動作時に発生
してはならないので、比較累積フリップフロップ30−２
が０にリセットされてその後の一致の発生が禁止され、
より高いセキュリティが保証される。
不一致がないと仮定すると、ACP10は、上述の一連の
処置を繰り返す次のステップ命令を実行することによっ
て継続する。そのような実行時には、各連続１ビットに
よってエンド・カウンタ30−３が１だけ増分される。し
たがって、ｎ回目のステップ命令が実行される直前に、
エンド・カウンタ30−３は６つの連続１ビットをカウン
トしているはずである。不一致もオーバフローもないと
きｎ回目のステップ命令を実行すると、エンド・カウン
タがその最大カウントの７に増分され、その結果出力が
生成される。
ｎ回目のステップ命令が実行された後、ACP10は、キ
ー検証動作を完了する終了命令を実行する。この命令で
は、結果が正しいかどうかを判定するために、エンド・
カウンタ30−３および累積比較フリップフロップ30−２
の状態がサンプリングされる。これらの状態が共に２進
１状態である場合、ACP10は、当該のブロック用のアク
セス制御要素を２進１にセットさせる。結果が正しくな
い場合、ACP10はアクセス制御要素を２進０状態にリセ
ットする。第５図に示したように、終了命令では、エン
ド・カウンタ30−３と累積比較フリップフロップ30−２
も共にリセットされる。
第6b図に示したように、上述のキー検証動作は、保護
すべき残りの各ブロックごとに繰り返される。キー検証
プロセスの終了時に、安全メモリ・カードは、上述のよ
うにメモの動作を開始する準備ができている。このよう
な動作中に、ユーザがメモリ・ブロック内に新しい情報
を記憶したい場合、ACP10は、第6c図に示した動作のシ
ーケンスを実行する。図のように、選択されたブロック
のアドレスが、アドレス・レジスタ・カウンタ56にロー
ドされる。カウンタ56に含まれる最上位アドレス・ビッ
トによって指定されたブロックに対して、消去が従来ど
おりに実行される。第３図のブロック62の回路によって
通知される消去動作の完了時に、出力信号が生成され、
ロック書込み許可フリップフロップ32が２進１状態にセ
ットされる。
次に、第6c図の論理ブロック644で示したように、ACP
10は、消去したブロックを保護すべきかどうかを、記憶
されている構成情報から判定する。そのブロックを保護
すべきである場合、ACP10は開始命令を実行する。書込
みロック許可フリップフロップ32がセットされているの
で、フリップフロップ32は、比較動作を実行せずに、開
始命令によって、選択されたブロックのロック・メモリ
領域の第１のビット位置（LMB0）に２進０が書込まれる
ように、開始命令の動作を修正する。次に、論理ブロッ
ク648および650で示したように、ACP10は、いくつかの
ステップ命令を実行して、ステップ命令から提供された
キー値のビットを、選択されたブロックのロック・ビッ
ト位置に書き込み続ける。最終的に、すべてのビットが
書き込まれ、そのことが、７つの連続１ビットの検出に
よって通知される。書込み動作の終了時に、ACP10が終
了命令を実行し、それによって、ロック書込み許可フリ
ップフロップ32が２進０状態にリセットされる。終了命
令では、当該のブロックに関連するACM記憶要素が２進
１状態にセットされ、アクセスが可能になる。ブロック
を構成情報に関して保護しない場合、任意の命令を実行
すると、ロック書込み許可フリップフロップ32がリセッ
トされることによってロック・ビットの書込みが禁止さ
れる。次に、第6c図の論理ブロック654で示したよう
に、ACP10が開始命令を実行し、前記開始命令が、通常
どおりに動作して、選択されたブロックから読み取られ
た０番目のロック・ビットを送り、そのブロックに関連
するACM記憶要素にストローブする。
上記は、本発明によって、どのように、生産可能性お
よびプログラム可能性の高いキー検証システムを提供で
きるかを説明したものである。当業者には、本発明の開
示から逸脱せずに本発明の好ましい実施例に多数の変更
を加えられることが理解されよう。たとえば、本発明は
様々なタイプの不揮発性メモリや様々なインタフェース
などと共に使用することができる。本発明は、非常に小
さなブロック・サイズを有するメモリと共に使用するこ
ともでき、その場合、セキュリティ・アクセス制御装置
の複雑さをそれほど増大させずに十分に大きなキーを提
供するために、メモリ当り１ビットよりも多くのロック
・ビットを有することが好ましい。
付 録 付録Ｉ 信号の説明 付録II 拡張された命令の表 このコマンドは、キー検証動作を開始するためにACP1
0によって１度だけ実行される。ブロックが保護されて
いない（すなわち第１ロック・ビットが１である）場
合、検証に必要なのはこの１つの命令だけである。この
命令が実行され、ロック書込みイネーブル・フリップフ
ロップが、セット状態であるとき、この命令から提供さ
れたビットが、メモリ・ブロックの指定された第１ロッ
ク・ビット位置（０番目）に書き込まれる。この場合、
アドレスされるブロックが、前の消去動作でアドレスさ
れたブロックと同じなので、アドレスのMSBは、アドレ
ス・レジスタにロードされない。
ステップ命令（32H） このコマンドは、キー・ビット・シーケンス中の各ビ
ットごとに１度だけ実行される。各コマンドは、次の順
次ロック・ビットと比較される、キー・ビット・シーケ
ンスの１ビットを提供する。消去動作の後に、この命令
が実行され、ロック書込みイネーブル・フリップフロッ
プがセット状態であるとき、この命令から提供されたビ
ットが、メモリ・ブロックの指定されたロック・ビット
位置に書き込まれる。
終了命令（33H） このコマンドは、キー検証動作を終了または完了する
ためにACP10によって１度だけ実行される。このコマン
ドは、累積比較フリップフロップの状態をサンプリング
し、エンド・カウンタを試験し、結果が正しい場合にブ
ロックのアクセス制御記憶要素をセットすることをイネ
ーブルする。この命令が実行され、書込みロック・ビッ
ト・イネーブル・フリップフロップがセット状態である
とき、ロック書込みイネーブル・フリップフロップが２
進０状態にリセットされ、ロック・ビット書込み動作が
終了し、かつブロックのアクセス制御記憶要素がセット
されてアクセスが与えられる。
規定および規則に従って本発明の最適な形を図示し説
明したが、添付の請求の範囲に記憶した本発明の趣旨か
ら逸脱せずにある種の変更を加えることができ、場合に
よっては、本発明のある態様を、他の態様を使用せずに
効果的に使用することができる。
フロントページの続き (56)参考文献 特開 昭63−73348（ＪＰ，Ａ) 特開 昭62−44869（ＪＰ，Ａ) 特開 昭59−138151（ＪＰ，Ａ) 特開 昭63−204493（ＪＰ，Ａ) 特開 昭62−102285（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G06K 19/00 - 19/18 G06F 12/14

Claims (20)

    (57)【特許請求の範囲】
  1. 【請求項１】ホスト・ポータブル・コンピュータと共に
    使用される安全メモリ・カード（３）であって、 前記メモリ・カードは、 前記ホスト・コンピュータとの間でアドレス、データ、
    および制御情報を送受信するように接続されたマイクロ
    プロセッサ（10）と、 前記カードによって実行すべきメモリ動作を定義するア
    ドレス、データ、および制御情報を送信するために前記
    マイクロプロセッサに接続された内部バス（105）と、 前記アドレス、データ、および制御情報を受信するため
    に前記内部バスに接続され、異なる部分に記憶された情
    報へのアクセスを制御するためのアクセス権情報を記憶
    する少なくとも１つのアドレス可能な不揮発性メモリ
    （103a〜ｎ）とを備えており、 前記マイクロプロセッサは、それぞれ、所定のビット数
    よりも少ない長さを有する、事前に確立されたいくつか
    のキーを含む情報を記憶するアドレス可能な不揮発性第
    １メモリ（10−２）を備え、 前記少なくとも１つのアドレス可能な不揮発性メモリ
    （103a〜ｎ）、即ち不揮発性第２メモリは、メモリ・セ
    クション（103M）とセキュリティ・セクション（103S）
    とを含み、 前記メモリ・セクションは、いくつかのブロックとして
    構成された不揮発性メモリ・アレイ（54）を含み、各ブ
    ロックが、複数のアドレス可能なマルチビット位置を有
    し、 前記メモリ・セクションは更に、少くとも、所定数の前
    記複数の前記位置の各１つの所定のビット位置をキーの
    異なるビットを記憶するロック・ビット位置として指定
    する手段と前記メモリ動作を実行する制御論理手段（5
    0、56）とを備え、前記セキュリティ・セクションが、
    前記メモリ・セクションに接続されており、 前記セキュリティ・セクションは、それぞれ、前記不揮
    発性メモリ・アレイの前記いくつかのブロックのそれぞ
    れに割り当てられた、複数のアドレス可能な記憶要素を
    有するアクセス制御第３メモリ（43）と、前記アクセス
    第３制御メモリ（43）、前記内部バス（105）、および
    前記制御論理手段（50、56）に結合されたセキュリティ
    ・アクセス制御装置（30）とを含み、 前記セキュリティ・アクセス制御装置が、前記制御論理
    手段から受け取った信号に応答して、１つの前記キーの
    各キー・ビットを、指定されたブロックの前記ロック・
    ビット位置群に記憶されている対応する各ビットと順次
    比較して出力信号を生成することによってキー検証動作
    を実行し、前記キー検証動作が首尾良く実行されたとき
    に限り、対応する前記ブロックからの情報の読取りをイ
    ネーブルするように前記複数のアドレス可能な記憶要素
    のうちの１つを切り替えることを特徴とする安全メモリ
    ・カード。
  2. 【請求項２】前記セキュリティ・セクション（103S）
    が、 前記１つのキーのキー・ビットを、前記ロック・ビット
    位置群に記憶されている対応する各ビットと順次比較す
    るために前記不揮発性メモリ・アレイ（54）および前記
    内部バス（105）に結合され、各比較の結果を通知する
    第１の出力信号を生成する、ビット比較論理手段（30−
    １）と、 前記出力信号を受信するために前記ビット比較論理手段
    に結合され、かつ前記制御論理手段および前記アクセス
    制御第３メモリに結合され、前記ビット比較論理手段に
    よって首尾良く行われたビット比較に比較ミスがないこ
    とを示す第２の出力信号を生成する、累積比較記憶要素
    （30−２）と、 前記不揮発性メモリ・アレイ、前記制御論理手段、およ
    び前記アクセス制御第３メモリに結合され、前記ロック
    ・ビット位置群に記憶されているすべての前記ビットが
    前記少なくとも一つの不揮発性第２メモリから読み取ら
    れたことを示す第３の出力信号を生成する、エンド・カ
    ウンタ（30−３）とを備え、前記第２および第３の出力
    信号が共同で、前記複数の記憶要素のうちの１つの前記
    切替えを実行させることを特徴とする請求項１に記載の
    安全メモリ・カード。
  3. 【請求項３】前記制御論理手段が、前記内部バスから受
    け取ったアドレスおよびコマンドを記憶するためにそれ
    ぞれ、前記メモリ・アレイ（54）および前記内部バス
    （105）に結合されたアドレス・ラッチ・カウンタ（5
    6）、および、前記内部バス（105）に結合されたコマン
    ド・レジスタ（50）を含み、前記レジスタが、第１のタ
    イプのコマンドに応答して、前記累積比較記憶要素（30
    −２）を所定の状態にセットし、前記エンド・カウンタ
    を０にリセットし、前記コマンドに関連するアドレスの
    最上位ビットを前記アドレス・ラッチ・カウンタにロー
    ドし、前記アドレスの中位ビットを０にする信号を生成
    することを特徴とする請求項２に記載の安全メモリ・カ
    ード。
  4. 【請求項４】前記第１のコマンドが開始命令であり、前
    記所定の状態が２進１状態であり、前記アドレス・ラッ
    チ・カウンタ（56）が、前記開始命令から得られた前記
    アドレスの前記最上位ビット、中位ビット、および最下
    位ビットを記憶する複数の記憶セクションを有すること
    を特徴とする請求項３に記載の安全メモリ・カード。
  5. 【請求項５】前記コマンド・レジスタ（50）が、各第２
    のタイプのコマンドに応答して、前記ビット比較論理手
    段（30−１）によって前記第１の出力信号が生成された
    ときに限り前記エンド・カウンタ（30−３）を１だけ増
    分し、前記第１の出力信号がないときに前記累積比較記
    憶要素（30−２）を前記所定の状態から他の状態に切り
    替え、前記エンド・カウンタが所定の最大カウントを超
    えてオーバフロー状態を発生させたときに前記エンド・
    カウンタをリセットすることを特徴とする請求項３に記
    載の安全メモリ・カード。
  6. 【請求項６】前記第２のタイプのコマンドが、ステップ
    命令に対応し、前記最大カウントが、キーで発生する所
    定数の１ビットに対応し、前記キーの終りを通知するも
    のであることを特徴とする請求項５に記載の安全メモリ
    ・カード。
  7. 【請求項７】前記コマンド・レジスタ（50）が、第３の
    タイプのコマンドに応答して、前記エンド・カウンタ
    （30−３）が最大カウントに達し、前記累積比較記憶要
    素（30−２）が前記所定の状態であるとき、前記最上位
    アドレス・ビットによって指定された１つの前記アクセ
    ス制御記憶要素を所定の状態にセットすることを特徴と
    する請求項３に記載の安全メモリ・カード。
  8. 【請求項８】前記第３のタイプのコマンドが、終了命令
    に対応し、前記信号が、前記エンド・カウンタが前記最
    大カウントに達しておらず、あるいは前記アキュムレー
    タ比較記憶要素が前記所定の状態でないとき、前記エン
    ド・カウンタ（30−３）および累積比較記憶要素（30−
    ２）を０にリセットすることを特徴とする請求項７に記
    載の安全メモリ・カード。
  9. 【請求項９】前記メモリ・セクションがさらに、前記不
    揮発性メモリ・アレイの前記いくつかのブロックのうち
    の１つに対して選択的なブロック消去動作を実行するた
    めに前記不揮発性メモリ・アレイ（54）に結合された消
    去制御手段（62）を含み、前記セキュリティ・セクショ
    ンがさらに、前記消去制御手段および前記制御論理手段
    （50、56）に結合されたロック書込み許可記憶要素を含
    み、前記ロック書込み許可記憶要素が、各選択的ブロッ
    ク消去動作の完了時に所定の状態に切り替えられ、所定
    の状態のときに、前記ロック書込み許可記憶要素自体が
    前記所定の状態である期間中、前記制御論理手段が前記
    不揮発性メモリ・アレイに対して書込み動作を実行する
    ことを禁止することを特徴とする請求項１に記載の安全
    メモリ・カード。
  10. 【請求項１０】前記ロック書込み許可記憶要素（32）
    が、前記マイクロプロセッサ（10）が所定のタイプのコ
    マンドを前記内部バス（105）に印加したことに応答し
    て前記所定の状態から他の状態に切り替えられることを
    特徴とする請求項９に記載の安全メモリ・カード。
  11. 【請求項１１】前記所定のタイプのコマンドが、前記選
    択的消去動作の完了を示すために使用される終了命令に
    対応することを特徴とする請求項10に記載の安全メモリ
    ・カード。
  12. 【請求項１２】前記アドレス可能な不揮発性第１メモリ
    （10−２）に記憶されている前記情報がさらに、前記少
    なくとも一つの不揮発性第２メモリの前記いくつかのブ
    ロックのうちのどれを保護すべきか指定するようにコー
    ド化された構成情報を含み、前記マイクロプロセッサ
    （10）が、前記構成情報によって保護すべきブロックと
    して指定された消去済みブロックの前記順次アドレス可
    能なロック・ビット位置群に、１つの前記事前に確立さ
    れたキーのビットを書き込むコマンド・シーケンスを実
    行することを特徴とする請求項９に記載の安全メモリ・
    カード。
  13. 【請求項１３】前記所定のコマンド・シーケンスが、前
    記消去済みブロックの前記ロック・ビット位置群の第１
    のロック・ビット位置を所定の状態にセットして、前記
    消去済みブロックの前記アドレス可能なマルチビット位
    置に順次ロードされる情報を保護する第１のタイプのコ
    マンドを含むことを特徴とする請求項12に記載の安全メ
    モリ・カード。
  14. 【請求項１４】前記所定の状態が、前記消去済みブロッ
    クに順次ロードされる情報を消去し、前記第１のロック
    ・ビット位置をリセットして前記情報へのアクセスをイ
    ネーブルすることを必要とする２進０状態であり、前記
    第１のタイプのコマンドが開始コマンドであることを特
    徴とする請求項13に記載の安全メモリ・カード。
  15. 【請求項１５】前記所定のコマンド・シーケンスが、い
    くつかの第２のタイプのコマンドを含み、各第２のタイ
    プのコマンドが、１つの前記キーのすべての前記ビット
    が記憶されるまで、１つの前記キーの異なる１つの前記
    ビットを前記群の他のロック・ビット位置に書き込ませ
    ることを特徴とする請求項13に記載の安全メモリ・カー
    ド。
  16. 【請求項１６】各前記キーが、所定のプロトコル・パタ
    ーンに従ってコード化されることを特徴とする請求項15
    に記載の安全メモリ・カード。
  17. 【請求項１７】前記第２のタイプのコマンドがステップ
    命令であり、前記いくつかの前記第２のタイプのコマン
    ドが、前記キーに含まれるいくつかのビットに対応する
    ことを特徴とする請求項15に記載の安全メモリ・カー
    ド。
  18. 【請求項１８】前記所定のコマンド・シーケンスが、前
    記シーケンス中の最後のコマンドとして前記所定のコマ
    ンドを含み、前記所定のコマンドが、前記アクセス制御
    第３メモリ（43）の前記複数のアドレス可能な記憶要素
    のうちの１つを、前記消去済みブロックへのアクセスを
    イネーブルして前記記憶位置に情報をロードし、それに
    よって前記選択的ブロック消去動作を完了する所定の状
    態にセットすることを特徴とする請求項15に記載の安全
    メモリ・カード。
  19. 【請求項１９】前記所定のプロトコル・パターンが、前
    記キーの終りを通知する所定数の連続２進１ビットを含
    むことを特徴とする請求項16に記載の安全メモリ・カー
    ド。
  20. 【請求項２０】前記アドレス可能な不揮発性第１メモリ
    （10−２）に記憶されている前記情報がさらに、前記少
    なくとも一つの不揮発性第２メモリの前記いくつかのブ
    ロックのうちのどれを保護すべきかを指定するようにコ
    ード化された構成情報を含み、前記マイクロプロセッサ
    （10）がさらに、前記構成情報に従って前記不揮発性メ
    モリ・アレイ（54）を構成するコマンドを含み、前記コ
    マンドによって、前記制御論理手段（50、56）が、前記
    構成情報によって保護すべきブロックとして指定された
    すべての前記ブロックの第１のロック・ビット位置をセ
    ットし、保護すべきブロックとして指定されたすべての
    前記ブロックの前記ロック・ビット位置群に、対応する
    前記キー値のビットを書き込み、保護されるブロックに
    割り当てられた前記アクセス制御第３メモリのすべての
    前記記憶要素を所定の状態にセットし、それによって前
    記記憶要素に情報をロードできるようにして前記不揮発
    性メモリ・アレイの最初の構成を完了することを特徴と
    する請求項１に記載の安全メモリ・カード。
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