JP2001283594A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
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- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Storage Device Security (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】メモリセルアレイブロックを間違ってまたは不
正にする情報の書換えや消去を防止する。 【解決手段】任意のメモリセルアレイブロックＭＡから
の読み出し動作と、他のメモリセルアレイブロックＭＡ
の書き込みまたは消去動作とを１チップ上において同時
に実行できる不揮発性半導体記憶装置１において、ライ
トステートマシン（ＷＳＭ）７によってブロックロック
設定部Ｌにブロックロック（ロックビット）を設定する
ことで、１回データを書き込んだ後の不正書き換えに対
するセキュリティ機能を有すると共に書き換えを必要と
しない情報を格納するメモリアレイブロックＭＡを設け
ることができる。
正にする情報の書換えや消去を防止する。 【解決手段】任意のメモリセルアレイブロックＭＡから
の読み出し動作と、他のメモリセルアレイブロックＭＡ
の書き込みまたは消去動作とを１チップ上において同時
に実行できる不揮発性半導体記憶装置１において、ライ
トステートマシン（ＷＳＭ）７によってブロックロック
設定部Ｌにブロックロック（ロックビット）を設定する
ことで、１回データを書き込んだ後の不正書き換えに対
するセキュリティ機能を有すると共に書き換えを必要と
しない情報を格納するメモリアレイブロックＭＡを設け
ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に情報の書
き込みまたは消去動作と、情報の読み出し動作とを同時
に実行可能とする不揮発性半導体記憶装置に関する。
き込みまたは消去動作と、情報の読み出し動作とを同時
に実行可能とする不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】通常、フラッシュＥＥＰＲＯＭ（ブロッ
クー括消去型１チップ・フラッシュメモリ）では、任意
のメモリセルブロックへの書き込みまたは消去動作が行
われるときに、それ以外のメモリセルブロックには何ら
アクセスが為されていない。書き込み動作には、通常数
マイクロ秒〜１０マイクロ秒の時間を要する一方、消去
動作には数１００ミリ秒〜１秒程度の長い時間を要して
いる。近年のマイクロプロセッサの高速化が進む中で、
フラツシュＥＥＰＲＯＭのデータの書き込み動作または
消去動作に要する時間が長いことが課題とされている。
クー括消去型１チップ・フラッシュメモリ）では、任意
のメモリセルブロックへの書き込みまたは消去動作が行
われるときに、それ以外のメモリセルブロックには何ら
アクセスが為されていない。書き込み動作には、通常数
マイクロ秒〜１０マイクロ秒の時間を要する一方、消去
動作には数１００ミリ秒〜１秒程度の長い時間を要して
いる。近年のマイクロプロセッサの高速化が進む中で、
フラツシュＥＥＰＲＯＭのデータの書き込み動作または
消去動作に要する時間が長いことが課題とされている。
【０００３】このような課題を解決するために、任意の
メモリセルブロックヘの書き込み動作または消去動作が
実行されている間に、他のメモリセルブロックからデー
タを読み出すことができる技術が、特開平６−１８０９
９９号公報「同時読み出し／書き込み機能付きフローテ
ィングゲート非揮発型メモリ及びこれを備えたマイクロ
プロセッサ」、特開平７−２８１９５２号公報「不揮発
性半導体記憶装置」、特開平５−５４６８２号公報「不
揮発性半導体メモリ」および特開平１０−１４４０８６
号公報「不揮発性半導体記憶装置」などに開示されてい
る。当出願人から既に出願されている特開平１０−１４
４０８６「不揮発性半導体記憶装置」について図３を用
いて以下詳細に説明する。
メモリセルブロックヘの書き込み動作または消去動作が
実行されている間に、他のメモリセルブロックからデー
タを読み出すことができる技術が、特開平６−１８０９
９９号公報「同時読み出し／書き込み機能付きフローテ
ィングゲート非揮発型メモリ及びこれを備えたマイクロ
プロセッサ」、特開平７−２８１９５２号公報「不揮発
性半導体記憶装置」、特開平５−５４６８２号公報「不
揮発性半導体メモリ」および特開平１０−１４４０８６
号公報「不揮発性半導体記憶装置」などに開示されてい
る。当出願人から既に出願されている特開平１０−１４
４０８６「不揮発性半導体記憶装置」について図３を用
いて以下詳細に説明する。
【０００４】図３は従来の不揮発性半導体記憶装置の回
路構成を示すブロック図である。図３において、不揮発
性半導体記憶装置４０は、ブロック一括消去型１チップ
・フラッシュメモリで構成されており、２つの書込回路
４１，４２がそれぞれ２系統のデータバスＤＢ−１，Ｄ
Ｂ−２をそれぞれ介して各列デコーダＹＤ（ＹＤ１、・
・・、ＹＤｋ）にそれぞれ接続されている。これらの各
列デコーダＹＤはそれぞれ２系統のデータバスＤＢ−
１，ＤＢ−２を介して各センスアンプ回路４３，４４に
それぞれ接続されている。各列デコーダＹＤにそれぞれ
対応するように各メモリセルアレイブロックＭＡ（ＭＡ
１、ＭＡ２、・・・、ＭＡｋ）がそれぞれ配設されてい
る。これらのメモリセルアレイブロックＭＡ全体に対し
てその両側に行デコーダＸＤ１，ＸＤ２が設けられ、メ
モリセルアレイブロックＭＡのそれぞれの間にスイッチ
回路ＳＷ（ＳＷ１・・ＳＷｋ-1）が介装されて各メモリ
セルアレイブロックＭＡそれぞれを直列に連結してい
る。
路構成を示すブロック図である。図３において、不揮発
性半導体記憶装置４０は、ブロック一括消去型１チップ
・フラッシュメモリで構成されており、２つの書込回路
４１，４２がそれぞれ２系統のデータバスＤＢ−１，Ｄ
Ｂ−２をそれぞれ介して各列デコーダＹＤ（ＹＤ１、・
・・、ＹＤｋ）にそれぞれ接続されている。これらの各
列デコーダＹＤはそれぞれ２系統のデータバスＤＢ−
１，ＤＢ−２を介して各センスアンプ回路４３，４４に
それぞれ接続されている。各列デコーダＹＤにそれぞれ
対応するように各メモリセルアレイブロックＭＡ（ＭＡ
１、ＭＡ２、・・・、ＭＡｋ）がそれぞれ配設されてい
る。これらのメモリセルアレイブロックＭＡ全体に対し
てその両側に行デコーダＸＤ１，ＸＤ２が設けられ、メ
モリセルアレイブロックＭＡのそれぞれの間にスイッチ
回路ＳＷ（ＳＷ１・・ＳＷｋ-1）が介装されて各メモリ
セルアレイブロックＭＡそれぞれを直列に連結してい
る。
【０００５】書込回路４１，４２は、データ書き込み時
に、データバスＤＢ−１，ＤＢ−２に対して所定の書き
込み用高電圧ＶＰＰを印加するものである。
に、データバスＤＢ−１，ＤＢ−２に対して所定の書き
込み用高電圧ＶＰＰを印加するものである。
【０００６】データバスＤＢ−１，ＤＢ−２は、データ
の読み出し動作と書き込み動作を異なるメモリセルアレ
イブロックＭＡで同時に実行させるために２系統設けら
れている。
の読み出し動作と書き込み動作を異なるメモリセルアレ
イブロックＭＡで同時に実行させるために２系統設けら
れている。
【０００７】センスアンプ回路４３，４４はそれぞれ、
データ読み出し時に、データバスＤＢ−１，ＤＢ−２の
電流をセンスし、それを増幅して外部にデータ出力する
ものである。
データ読み出し時に、データバスＤＢ−１，ＤＢ−２の
電流をセンスし、それを増幅して外部にデータ出力する
ものである。
【０００８】列デコーダＹＤは、各メモリセルアレイブ
ロックＭＡに対するデータ書き込みまたは読み出し時
に、入力アドレス信号の列選択信号部分の信号値に応じ
て、選択されたビット線を、データバスＤＢ−１または
ＤＢ−２に択一的に接続するものである。
ロックＭＡに対するデータ書き込みまたは読み出し時
に、入力アドレス信号の列選択信号部分の信号値に応じ
て、選択されたビット線を、データバスＤＢ−１または
ＤＢ−２に択一的に接続するものである。
【０００９】行デコーダＸＤ１，ＸＤ２のうち一方の行
デコーダＸＤ１は、メモリセルアレイブロックＭＡ１の
各ワード線に接続され、他方の行デコーダＸＤ２はメモ
リセルアレイブロックＭＡｋの各ワード線に接続されて
おり、入力アドレス信号の行選択信号の信号値に応じ
て、所定のワード線選択信号を出力するものである。
デコーダＸＤ１は、メモリセルアレイブロックＭＡ１の
各ワード線に接続され、他方の行デコーダＸＤ２はメモ
リセルアレイブロックＭＡｋの各ワード線に接続されて
おり、入力アドレス信号の行選択信号の信号値に応じ
て、所定のワード線選択信号を出力するものである。
【００１０】各スイッチ回ＳＷはそれぞれ、そのスイッ
チング素子群が各ブロックのワード線間に介装されてい
る。各スイッチ回路ＳＷのスイッチング素子群は、それ
ぞれ共通接続されてオン／オフ制御されるようになって
いる。このように、各メモリセルアレイブロックＭＡ間
にスイッチング素子群を配置することで、メモリセルア
レイブロックＭＡを、２つの独立した左右の領域に分離
（スイッチング素子のオフ）し、各々の独立した左右領
域に対して、行デコーダＸＤ１，ＸＤ２によって両側か
らワード線を選択することで、読み出し動作と書き込み
を同時に実行させることができるようにしている。ま
た、消去動作を含めて、読み出し動作と書き込みまたは
消去動作とを同時実行させることも可能である。また、
２つのメモリセルアレイブロックの独立した領域ヘの書
き込み動作を同時に実行さることも可能であるし、独立
に動作させるメモリセルアレイブロックの領域を全く任
意に設定したり変更したりすることも可能である。
チング素子群が各ブロックのワード線間に介装されてい
る。各スイッチ回路ＳＷのスイッチング素子群は、それ
ぞれ共通接続されてオン／オフ制御されるようになって
いる。このように、各メモリセルアレイブロックＭＡ間
にスイッチング素子群を配置することで、メモリセルア
レイブロックＭＡを、２つの独立した左右の領域に分離
（スイッチング素子のオフ）し、各々の独立した左右領
域に対して、行デコーダＸＤ１，ＸＤ２によって両側か
らワード線を選択することで、読み出し動作と書き込み
を同時に実行させることができるようにしている。ま
た、消去動作を含めて、読み出し動作と書き込みまたは
消去動作とを同時実行させることも可能である。また、
２つのメモリセルアレイブロックの独立した領域ヘの書
き込み動作を同時に実行さることも可能であるし、独立
に動作させるメモリセルアレイブロックの領域を全く任
意に設定したり変更したりすることも可能である。
【００１１】各メモリセルアレイブロックＭＡはそれぞ
れ、後述する共通ソースに、書き込み時、消去時および
読み出し時の所定電圧（書き込み時および読み出し時は
接地電圧、消去時は高電圧ＶＨＨ）が印加され、また、
それぞれのビット線には書き込み時は高電圧ＶＰＰが印
加されるようになっている。
れ、後述する共通ソースに、書き込み時、消去時および
読み出し時の所定電圧（書き込み時および読み出し時は
接地電圧、消去時は高電圧ＶＨＨ）が印加され、また、
それぞれのビット線には書き込み時は高電圧ＶＰＰが印
加されるようになっている。
【００１２】メモリセルアレイブロックＭＡはそれぞ
れ、図４に示すように、不揮発性メモリトランジスタと
してフローティングゲート型ＭＯＳトランジスタＴｒが
マトリクス状に配列されて構成されている。同一行のト
ランジスタＴｒのコントロールゲートＧが共通接続され
てワード線Ｗを構成し、同一列のトランジスタＴｒのド
レインＤが共通接続さてビット線Ｂを構成し、さらに、
マトリクスを構成する全てのトランジスタＴｒのソース
Ｓが共通接続されて共通ソースを構成している。
れ、図４に示すように、不揮発性メモリトランジスタと
してフローティングゲート型ＭＯＳトランジスタＴｒが
マトリクス状に配列されて構成されている。同一行のト
ランジスタＴｒのコントロールゲートＧが共通接続され
てワード線Ｗを構成し、同一列のトランジスタＴｒのド
レインＤが共通接続さてビット線Ｂを構成し、さらに、
マトリクスを構成する全てのトランジスタＴｒのソース
Ｓが共通接続されて共通ソースを構成している。
【００１３】このフローティングゲート型ＭＯＳトラン
ジスタＴｒは、図５に示すように、コントロールゲート
Ｇの下方にフローティーングゲートＦを有しており、書
き込み動作は、ドレインＤの近傍からフローティングゲ
ートＦへのチャンネルホットエレクトロン注入により行
い、消去動作は、図６に示すようにフローティングゲー
トＦからソースＳへのファウラーノードハイム電流によ
るトンネル消去により行うようになっている。
ジスタＴｒは、図５に示すように、コントロールゲート
Ｇの下方にフローティーングゲートＦを有しており、書
き込み動作は、ドレインＤの近傍からフローティングゲ
ートＦへのチャンネルホットエレクトロン注入により行
い、消去動作は、図６に示すようにフローティングゲー
トＦからソースＳへのファウラーノードハイム電流によ
るトンネル消去により行うようになっている。
【００１４】
【発明が解決しようとする課題】しかしながら、一般に
不揮発性メモリに共通する問題であるが、何れのメモリ
セルアレイブロックＭＡへの書き込み動作または消去動
作も可能であったため、そのメモリセルアレイブロック
ＭＡが間違ってまたは不正に書き換えられてしまう虞が
あった。
不揮発性メモリに共通する問題であるが、何れのメモリ
セルアレイブロックＭＡへの書き込み動作または消去動
作も可能であったため、そのメモリセルアレイブロック
ＭＡが間違ってまたは不正に書き換えられてしまう虞が
あった。
【００１５】本発明は、上記従来の事情に鑑みて為され
たもので、メモリセルアレイブロックが間違ってまたは
不正に書き換えられてしまうことを防止することができ
る不揮発性半導体記憶装置を提供することを目的とす
る。
たもので、メモリセルアレイブロックが間違ってまたは
不正に書き換えられてしまうことを防止することができ
る不揮発性半導体記憶装置を提供することを目的とす
る。
【００１６】
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置は、複数のメモリセルアレイブロックのうちの
任意のメモリセルアレイブロックに対する情報の書き込
み動作または消去動作と、任意のメモリセルアレイブロ
ックとは別の任意のメモリセルアレイブロックに対する
読み出し動作とを同時に実行可能とする不揮発性半導体
記憶装置において、複数のメモリセルアレイブロック毎
に、情報の書き込みおよび消去動作を禁止するブロック
ロック設定手段が設けられ、少なくとも一つのブロック
ロック設定手段にブロックロックが設定されているもの
である。
記憶装置は、複数のメモリセルアレイブロックのうちの
任意のメモリセルアレイブロックに対する情報の書き込
み動作または消去動作と、任意のメモリセルアレイブロ
ックとは別の任意のメモリセルアレイブロックに対する
読み出し動作とを同時に実行可能とする不揮発性半導体
記憶装置において、複数のメモリセルアレイブロック毎
に、情報の書き込みおよび消去動作を禁止するブロック
ロック設定手段が設けられ、少なくとも一つのブロック
ロック設定手段にブロックロックが設定されているもの
である。
【００１７】この構成により、任意のメモリセルアレイ
ブロックのブロックロック設定手段にブロックロック
（ロックビット）が設定されているので、ブロックロッ
クが設定されたメモリセルアレイブロックに対しては、
間違ってまたは不正に行われる情報の書き換え動作や消
去動作が防止される。
ブロックのブロックロック設定手段にブロックロック
（ロックビット）が設定されているので、ブロックロッ
クが設定されたメモリセルアレイブロックに対しては、
間違ってまたは不正に行われる情報の書き換え動作や消
去動作が防止される。
【００１８】また、好ましくは、本発明の不揮発性半導
体記憶装置において、ブロックロック設定手段は、情報
の書き込み動作および消去動作禁止用のロック情報を設
定可能とするフローティングゲート型ＭＯＳトランジス
タとラッチ型回路との何れかで構成されている。
体記憶装置において、ブロックロック設定手段は、情報
の書き込み動作および消去動作禁止用のロック情報を設
定可能とするフローティングゲート型ＭＯＳトランジス
タとラッチ型回路との何れかで構成されている。
【００１９】この構成により、ブロックロック設定手段
を例えばフローティングゲート型ＭＯＳトランジスタや
ラッチ型回路で構成すれば、ブロックロック設定手段を
簡単に構成することができる。
を例えばフローティングゲート型ＭＯＳトランジスタや
ラッチ型回路で構成すれば、ブロックロック設定手段を
簡単に構成することができる。
【００２０】また、好ましくは、本発明の不揮発性半導
体記憶装置において、任意のメモリセルアレイブロック
へのデータの読み出し動作と書き込みまたは消去動作を
実行すると共に、所定のメモリセルアレイブロックのブ
ロックロック設定手段に対して、情報の書き込みおよび
消去動作を禁止するロック情報を設定可能とするメモリ
動作およびロック設定制御手段が設けられている。
体記憶装置において、任意のメモリセルアレイブロック
へのデータの読み出し動作と書き込みまたは消去動作を
実行すると共に、所定のメモリセルアレイブロックのブ
ロックロック設定手段に対して、情報の書き込みおよび
消去動作を禁止するロック情報を設定可能とするメモリ
動作およびロック設定制御手段が設けられている。
【００２１】この構成により、このメモリ動作およびロ
ック設定制御手段によって、所望のメモリセルアレイブ
ロックに対して、ブロックロック設定手段に対するブロ
ックロックの設定が容易に為される。また、メモリ動作
およびロック設定制御手段によって任意のメモリセルア
レイブロックへの情報の書き込み動作を実行した後に、
その書き込み動作を実行した所定のメモリセルアレイブ
ロックのブロックロック設定手段に対して、情報の書き
込みおよび消去動作を禁止するロック情報を設定すれ
ば、任意のメモリセルアレイブロックに情報を１回書き
込んだ後に、その情報を書き込んだメモリセルアレイブ
ロックに対して不正な書込動作や消去動作ができず、こ
の書き込んだ情報は保護されると共に読み出し動作のみ
可能とすることができる。
ック設定制御手段によって、所望のメモリセルアレイブ
ロックに対して、ブロックロック設定手段に対するブロ
ックロックの設定が容易に為される。また、メモリ動作
およびロック設定制御手段によって任意のメモリセルア
レイブロックへの情報の書き込み動作を実行した後に、
その書き込み動作を実行した所定のメモリセルアレイブ
ロックのブロックロック設定手段に対して、情報の書き
込みおよび消去動作を禁止するロック情報を設定すれ
ば、任意のメモリセルアレイブロックに情報を１回書き
込んだ後に、その情報を書き込んだメモリセルアレイブ
ロックに対して不正な書込動作や消去動作ができず、こ
の書き込んだ情報は保護されると共に読み出し動作のみ
可能とすることができる。
【００２２】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、メモリ動作およびロック設定制
御手段からの制御信号によって制御され、任意のメモリ
セルアレイブロックのデータバスと情報読出用出力端の
接続制御するときに、前記任意のメモリセルアレイブロ
ックとは別のメモリセルアレイブロックのデータバスと
情報書込用入力端の接続制御可能とする接続制御手段が
設けられている。
導体記憶装置において、メモリ動作およびロック設定制
御手段からの制御信号によって制御され、任意のメモリ
セルアレイブロックのデータバスと情報読出用出力端の
接続制御するときに、前記任意のメモリセルアレイブロ
ックとは別のメモリセルアレイブロックのデータバスと
情報書込用入力端の接続制御可能とする接続制御手段が
設けられている。
【００２３】この構成により、例えば同時に選択された
２つのメモリセルアレイブロックのうちの一方ヘの書き
込みまたは消去動作を実行している間に、他方が読み出
し動作を実行することも可能となる。また、例えば、ブ
ロックロックが設定されているメモリセルアレイブロッ
ク以外の任意のメモリセルアレイブロックヘの書き込み
動作が実行されている間に、ブロックロックが設定され
ているメモリセルアレイブロックからの読み出し動作を
実行することも可能となる。
２つのメモリセルアレイブロックのうちの一方ヘの書き
込みまたは消去動作を実行している間に、他方が読み出
し動作を実行することも可能となる。また、例えば、ブ
ロックロックが設定されているメモリセルアレイブロッ
ク以外の任意のメモリセルアレイブロックヘの書き込み
動作が実行されている間に、ブロックロックが設定され
ているメモリセルアレイブロックからの読み出し動作を
実行することも可能となる。
【００２４】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、ブロックロック設定手段により
ブロックロックが設定されているメモリセルアレイブロ
ックに対しては、セキュリティが必要な情報および情報
の書き換えを必要としない情報が格納されている。
導体記憶装置において、ブロックロック設定手段により
ブロックロックが設定されているメモリセルアレイブロ
ックに対しては、セキュリティが必要な情報および情報
の書き換えを必要としない情報が格納されている。
【００２５】この構成により、メモリアレイブロックに
記憶されたセキュリティ機能または書き換えを必要とし
ない情報に対して、間違ってまたは不正に情報の書き換
え動作や消去動作が行われないので安全である。
記憶されたセキュリティ機能または書き換えを必要とし
ない情報に対して、間違ってまたは不正に情報の書き換
え動作や消去動作が行われないので安全である。
【００２６】さらに、好ましくは、本発明の不揮発性半
導体記憶装置において、電気的に情報の書き込み、消去
および読み出しが可能な不揮発性メモリトランジスタが
マトリクス状に配列され、同一行のトランジスタのコン
トロールゲートが共通接続されてワード線を構成し、同
一列のトランジスタのドレインが共通接続されてビット
線を構成し、全てのトランジスタのソースが共通接続さ
れた前記メモリセルアレイブロックであって、入力アド
レス信号の行選択信号部分の信号値に応じて、所定のワ
ード線選択信号を出力する行デコーダと、入力アドレス
信号の列選択信号部分の信号値に応じて、ビット線を選
択的にデータバスに接続する列デコーダとを備えた前記
メモリセルアレイブロックが、単一集積回路上に３個以
上配設されている。
導体記憶装置において、電気的に情報の書き込み、消去
および読み出しが可能な不揮発性メモリトランジスタが
マトリクス状に配列され、同一行のトランジスタのコン
トロールゲートが共通接続されてワード線を構成し、同
一列のトランジスタのドレインが共通接続されてビット
線を構成し、全てのトランジスタのソースが共通接続さ
れた前記メモリセルアレイブロックであって、入力アド
レス信号の行選択信号部分の信号値に応じて、所定のワ
ード線選択信号を出力する行デコーダと、入力アドレス
信号の列選択信号部分の信号値に応じて、ビット線を選
択的にデータバスに接続する列デコーダとを備えた前記
メモリセルアレイブロックが、単一集積回路上に３個以
上配設されている。
【００２７】この構成により、不揮発性メモリトランジ
スタがマトリクス状に配列されたメモリセルアレイブロ
ックに、間違ってまたは不正に書き換えたり消去するの
を防止する本発明の構成を容易に適用可能である。ま
た、任意のメモリセルアレイブロックからの情報の読み
出し動作と、その任意のメモリセルアレイブロックとは
別のメモリセルアレイブロックの書き込み・消去動作と
を１チップ上において同時に実行させることが可能とな
る。
スタがマトリクス状に配列されたメモリセルアレイブロ
ックに、間違ってまたは不正に書き換えたり消去するの
を防止する本発明の構成を容易に適用可能である。ま
た、任意のメモリセルアレイブロックからの情報の読み
出し動作と、その任意のメモリセルアレイブロックとは
別のメモリセルアレイブロックの書き込み・消去動作と
を１チップ上において同時に実行させることが可能とな
る。
【００２８】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００２９】図１は、本発明の一実施形態における不揮
発性半導体記憶装置の構成を示すブロック図である。図
１において、不揮発性半導体記憶装置１は、データ信号
が入出力される入出力バッファ２と、入出力バッファ２
の出力端がデータ書込用入力端に接続された書込回路３
と、入出力バッファ２の入力端がデータ読出用出力端に
接続されたセンスアンプ回路４と、書込回路３のデータ
書込用出力端が接続されると共にセンスアンプ回路４の
データ読出用入力端が接続された接続制御手段としての
リード／ライト切換回路５と、リード／ライト切換回路
５とデータバスＤＢ（ＤＢ１，…，ＤＢｋ）をそれぞれ
介して接続された列デコーダＹＤ（ＹＤ１，・・・，Ｙ
Ｄｋ）と、各列デコーダＹＤにそれぞれ対応して配設さ
れた各メモリセルアレイブロックＭＡ（ＭＡ１、ＭＡ
２、・・・、ＭＡｋ）と、各メモリセルアレイブロック
ＭＡにそれぞれ対応して配設された行デコーダＸＤ（Ｘ
Ｄ１，・・・、ＸＤｋ）とを備えており、列デコーダＹ
Ｄおよび行デコーダＸＤには、メモリセルを特定するた
めのアドレス信号が入力される入力バッファ６が接続さ
れている。
発性半導体記憶装置の構成を示すブロック図である。図
１において、不揮発性半導体記憶装置１は、データ信号
が入出力される入出力バッファ２と、入出力バッファ２
の出力端がデータ書込用入力端に接続された書込回路３
と、入出力バッファ２の入力端がデータ読出用出力端に
接続されたセンスアンプ回路４と、書込回路３のデータ
書込用出力端が接続されると共にセンスアンプ回路４の
データ読出用入力端が接続された接続制御手段としての
リード／ライト切換回路５と、リード／ライト切換回路
５とデータバスＤＢ（ＤＢ１，…，ＤＢｋ）をそれぞれ
介して接続された列デコーダＹＤ（ＹＤ１，・・・，Ｙ
Ｄｋ）と、各列デコーダＹＤにそれぞれ対応して配設さ
れた各メモリセルアレイブロックＭＡ（ＭＡ１、ＭＡ
２、・・・、ＭＡｋ）と、各メモリセルアレイブロック
ＭＡにそれぞれ対応して配設された行デコーダＸＤ（Ｘ
Ｄ１，・・・、ＸＤｋ）とを備えており、列デコーダＹ
Ｄおよび行デコーダＸＤには、メモリセルを特定するた
めのアドレス信号が入力される入力バッファ６が接続さ
れている。
【００３０】書込回路３は、データ書き込み時に、リー
ド／ライト切換回路５に対して書き込み信号（所定の書
き込み用高電圧ＶＰＰ）を出力するものである。
ド／ライト切換回路５に対して書き込み信号（所定の書
き込み用高電圧ＶＰＰ）を出力するものである。
【００３１】センスアンプ回路４は、データ読み出し時
に、リード／ライト切換回路５からの読み出し電流をセ
ンスし、それを増幅して入出力バッファ２に出力するも
のである。
に、リード／ライト切換回路５からの読み出し電流をセ
ンスし、それを増幅して入出力バッファ２に出力するも
のである。
【００３２】リード／ライト切換回路５は、後述するラ
イトステートマシン７からのメモリ動作制御信号によっ
て制御され、データの読み出し動作と書き込みまたは消
去動作のために接続制御を行うものである。例えば、リ
ード／ライト切換回路５は、データの読み出し動作と書
き込み動作を同時に実行するべく、任意のメモリセルア
レイブロックＭＡのデータバスＤＢとセンスアンプ回路
４との間および、他の任意のメモリセルアレイブロック
ＭＡのデータバスＤＢと書込回路３との間を接続制御す
ることを可能とするものである。
イトステートマシン７からのメモリ動作制御信号によっ
て制御され、データの読み出し動作と書き込みまたは消
去動作のために接続制御を行うものである。例えば、リ
ード／ライト切換回路５は、データの読み出し動作と書
き込み動作を同時に実行するべく、任意のメモリセルア
レイブロックＭＡのデータバスＤＢとセンスアンプ回路
４との間および、他の任意のメモリセルアレイブロック
ＭＡのデータバスＤＢと書込回路３との間を接続制御す
ることを可能とするものである。
【００３３】列デコーダＹＤは、その出力端がそれぞれ
メモリセルアレイブロックＭＡのビット線にそれぞれ接
続されており、各メモリセルアレイブロックＭＡに対す
る入力アドレス信号の列選択信号部分の信号値に応じ
て、選択されたデータ入出力用のビット線をそれぞれの
データバスＤＢ１、…、ＤＢｋに接続するようになって
いる。
メモリセルアレイブロックＭＡのビット線にそれぞれ接
続されており、各メモリセルアレイブロックＭＡに対す
る入力アドレス信号の列選択信号部分の信号値に応じ
て、選択されたデータ入出力用のビット線をそれぞれの
データバスＤＢ１、…、ＤＢｋに接続するようになって
いる。
【００３４】行デコーダＸＤは、その出力端がそれぞれ
メモリセルアレイブロックＭＡのワード線にそれぞれ接
続されており、各メモリセルアレイブロックＭＡ（ＭＡ
１、…、ＭＡｋ）に対するデータ書き込みおよび読み出
し時に、入力アドレス信号の行選択信号部分の信号値に
応じて、所定のワード線選択信号（トランジスタをオン
オフ制御する信号）を出力するようになっている。
メモリセルアレイブロックＭＡのワード線にそれぞれ接
続されており、各メモリセルアレイブロックＭＡ（ＭＡ
１、…、ＭＡｋ）に対するデータ書き込みおよび読み出
し時に、入力アドレス信号の行選択信号部分の信号値に
応じて、所定のワード線選択信号（トランジスタをオン
オフ制御する信号）を出力するようになっている。
【００３５】複数の（３つ以上）のメモリセルアレイブ
ロックＭＡはそれぞれ、図４の場合と同様の構成であ
り、不揮発性メモリトランジスタとしてフローティング
ゲート型ＭＯＳトランジスタＴｒがマトリクス状に配列
され、同一行のトランジスタＴｒのコントロールゲート
Ｇが共通接続されてワード線Ｗを構成し、同一列のトラ
ンジスタＴｒのドレインＤが共通接続されてビット線Ｂ
を構成し、さらに、マトリクスを構成する全てのトラン
ジスタＴｒのソースＳが共通接続されて共通ソースを構
成するものである。
ロックＭＡはそれぞれ、図４の場合と同様の構成であ
り、不揮発性メモリトランジスタとしてフローティング
ゲート型ＭＯＳトランジスタＴｒがマトリクス状に配列
され、同一行のトランジスタＴｒのコントロールゲート
Ｇが共通接続されてワード線Ｗを構成し、同一列のトラ
ンジスタＴｒのドレインＤが共通接続されてビット線Ｂ
を構成し、さらに、マトリクスを構成する全てのトラン
ジスタＴｒのソースＳが共通接続されて共通ソースを構
成するものである。
【００３６】このフローティングゲート型ＭＯＳトラン
ジスタＴｒはコントロールゲートＧの下方位置にフロー
ティングゲートＦを有し、書き込み動作は、図５に示す
ようにドレインＤの近傍からフローティングゲートＦへ
のチャンネルホットエレエクトロン注入により行い、消
去動作は、図６に示すようにフローティングゲートＦか
らソースＳへのファウラーノードハイム電流によるトン
ネル消去により行うように構成している。
ジスタＴｒはコントロールゲートＧの下方位置にフロー
ティングゲートＦを有し、書き込み動作は、図５に示す
ようにドレインＤの近傍からフローティングゲートＦへ
のチャンネルホットエレエクトロン注入により行い、消
去動作は、図６に示すようにフローティングゲートＦか
らソースＳへのファウラーノードハイム電流によるトン
ネル消去により行うように構成している。
【００３７】また、不揮発性半導体記憶装置１は、メモ
リ動作およびロック設定制御手段としてのライトステー
トマシン（ＷＳＭ：Write State Machine）７と、ブ
ロックロック設定手段としてのブロックロック設定部Ｌ
（Ｌ１、・・・、Ｌｋ）とを有しており、ライトステー
トマシン７には、データが入力される入出力バッファ２
と、メモリセルを特定するアドレス信号が入力される入
力バッファ６と、メモリ動作およびロック設定用の各種
制御信号が入力される入力バッファ８とが接続されてい
る。制御信号としては、ブロックロックコマンド信号、
ブロックロックアドレス信号およびメモリコマンド信号
（リード／ライト信号および消去信号など）などがあ
る。外部から、後述するが、書き込み可能でかつ消去不
可能なメモリセルアレイブロック領域（以下、ＯＴＰ領
域という）の読み出し動作および、書き込みまたは消去
動作を実行すると共に書き込みまたは消去動作を禁止す
るロック情報を設定するためのブロックロックコマンド
信号には、ＯＴＰ領域以外のメモリセルアレイブロック
ＭＡヘの読み出し、書き込みまたは消去用のコマンド信
号（リード／ライト信号および消去信号など）とは異な
ったコマンド信号を用いる。
リ動作およびロック設定制御手段としてのライトステー
トマシン（ＷＳＭ：Write State Machine）７と、ブ
ロックロック設定手段としてのブロックロック設定部Ｌ
（Ｌ１、・・・、Ｌｋ）とを有しており、ライトステー
トマシン７には、データが入力される入出力バッファ２
と、メモリセルを特定するアドレス信号が入力される入
力バッファ６と、メモリ動作およびロック設定用の各種
制御信号が入力される入力バッファ８とが接続されてい
る。制御信号としては、ブロックロックコマンド信号、
ブロックロックアドレス信号およびメモリコマンド信号
（リード／ライト信号および消去信号など）などがあ
る。外部から、後述するが、書き込み可能でかつ消去不
可能なメモリセルアレイブロック領域（以下、ＯＴＰ領
域という）の読み出し動作および、書き込みまたは消去
動作を実行すると共に書き込みまたは消去動作を禁止す
るロック情報を設定するためのブロックロックコマンド
信号には、ＯＴＰ領域以外のメモリセルアレイブロック
ＭＡヘの読み出し、書き込みまたは消去用のコマンド信
号（リード／ライト信号および消去信号など）とは異な
ったコマンド信号を用いる。
【００３８】ブロックロック設定部Ｌ（Ｌ１、・・・、
Ｌｋ）は、各メモリセルアレイブロックＭＡ毎に対応し
て設けられており、上記フローティングゲート型ＭＯＳ
トランジスタＴｒを用いたメモリセルと同様の構造によ
るもので、そこに書き込みおよび消去を禁止するための
ロックビットによるロック情報の設定が可能になってい
る。
Ｌｋ）は、各メモリセルアレイブロックＭＡ毎に対応し
て設けられており、上記フローティングゲート型ＭＯＳ
トランジスタＴｒを用いたメモリセルと同様の構造によ
るもので、そこに書き込みおよび消去を禁止するための
ロックビットによるロック情報の設定が可能になってい
る。
【００３９】ライトステートマシン７は、所定の命令に
基づいて小規模ＣＰＵ（中央演算処理装置）としてメモ
リ動作およびロック設定動作を行うものである。ライト
ステートマシン７は、メモリ動作として、メモリセルア
レイブロックＭＡへのデータの書き込み動作やブロック
単位での消去動作の他、読み出し動作を実行するもので
ある。また、ライトステートマシン７は、ロック設定動
作として、所定のメモリセルアレイブロックＭＡのブロ
ックロック設定部Ｌに対して、情報の書き込みおよび消
去動作を禁止するロックビットによるロック情報の設定
を可能とするようになっている。特定のメモリセルアレ
イブロックＭＡに対して１回だけデータを書き込み可能
でかつ消去不可能とするメモリセルアレイブロック領域
（以下、ＯＴＰ領域という）に設定することができるよ
うになっている。このＯＴＰ領域は、各メモリセルブロ
ックＭＡの内の任意の１つ以上を持つことを特徴として
おり、ＯＴＰ領域意外のメモリセルブロックＭＡに対し
ては、書き込み動作および消去動作を行うことができる
ようになっている。
基づいて小規模ＣＰＵ（中央演算処理装置）としてメモ
リ動作およびロック設定動作を行うものである。ライト
ステートマシン７は、メモリ動作として、メモリセルア
レイブロックＭＡへのデータの書き込み動作やブロック
単位での消去動作の他、読み出し動作を実行するもので
ある。また、ライトステートマシン７は、ロック設定動
作として、所定のメモリセルアレイブロックＭＡのブロ
ックロック設定部Ｌに対して、情報の書き込みおよび消
去動作を禁止するロックビットによるロック情報の設定
を可能とするようになっている。特定のメモリセルアレ
イブロックＭＡに対して１回だけデータを書き込み可能
でかつ消去不可能とするメモリセルアレイブロック領域
（以下、ＯＴＰ領域という）に設定することができるよ
うになっている。このＯＴＰ領域は、各メモリセルブロ
ックＭＡの内の任意の１つ以上を持つことを特徴として
おり、ＯＴＰ領域意外のメモリセルブロックＭＡに対し
ては、書き込み動作および消去動作を行うことができる
ようになっている。
【００４０】上記構成により、以下その動作を説明す
る。まず、入出力バッファ５には書き込むべきデータ信
号が入力される。このデータ信号は書込回路３を介して
リード／ライト切換回路５に入力される。このとき、入
力バッファ６を介してメモリセルを特定するアドレス信
号が列デコーダＹＤおよび行デコーダＸＤに入力され
る。また、ライトステートマシン７には、アドレス信号
およびデータ信号の他に、メモリ動作用の各種制御信号
としてリード／ライト信号が入力される。
る。まず、入出力バッファ５には書き込むべきデータ信
号が入力される。このデータ信号は書込回路３を介して
リード／ライト切換回路５に入力される。このとき、入
力バッファ６を介してメモリセルを特定するアドレス信
号が列デコーダＹＤおよび行デコーダＸＤに入力され
る。また、ライトステートマシン７には、アドレス信号
およびデータ信号の他に、メモリ動作用の各種制御信号
としてリード／ライト信号が入力される。
【００４１】列デコーダＹＤでは、入力アドレス信号の
列選択信号部分の信号値に応じて、選択された例えば２
つのメモリセルアレイブロックＭＡ，ＭＡ´の所定のビ
ット線をデータバスＤＢに接続し、行デコーダＸＤで
は、入力アドレス信号の行選択信号部分の信号値に応じ
て、選択されたメモリセルアレイブロックＭＡ，ＭＡ´
の所定のワード線選択信号を出力する。
列選択信号部分の信号値に応じて、選択された例えば２
つのメモリセルアレイブロックＭＡ，ＭＡ´の所定のビ
ット線をデータバスＤＢに接続し、行デコーダＸＤで
は、入力アドレス信号の行選択信号部分の信号値に応じ
て、選択されたメモリセルアレイブロックＭＡ，ＭＡ´
の所定のワード線選択信号を出力する。
【００４２】ライトステートマシン７は、リード／ライ
ト信号を解読してリード／ライト切換回路５を制御し、
リード／ライト切換回路５により例えばデータの読み出
し動作と書き込み動作を同時に実行する。即ち、リード
／ライト切換回路５によって、例えば１つのメモリセル
アレイブロックＭＡのデータバスＤＢとセンスアンプ回
路４とを接続することで、そのメモリセルアレイブロッ
クＭＡからデータが読み出されると同時に、もう１つの
別のメモリセルアレイブロックＭＡ´のデータバスＤＢ
と書込回路３とを接続することで、そのメモリセルアレ
イブロックＭＡヘのデータが書き込みが行われる。
ト信号を解読してリード／ライト切換回路５を制御し、
リード／ライト切換回路５により例えばデータの読み出
し動作と書き込み動作を同時に実行する。即ち、リード
／ライト切換回路５によって、例えば１つのメモリセル
アレイブロックＭＡのデータバスＤＢとセンスアンプ回
路４とを接続することで、そのメモリセルアレイブロッ
クＭＡからデータが読み出されると同時に、もう１つの
別のメモリセルアレイブロックＭＡ´のデータバスＤＢ
と書込回路３とを接続することで、そのメモリセルアレ
イブロックＭＡヘのデータが書き込みが行われる。
【００４３】次に、以上のようにして１回だけデータを
書き込んだ後、図２に示すようにステップＳ１でライト
ステートマシン７にブロックロックコマンド信号を入力
する。ライトステートマシン７は、ステップＳ２でブロ
ックロックコマンド信号かどうかを判定し、ステップＳ
２でブロックロックコマンド信号であれば、ステップＳ
３でＯＴＰ領域のブロックロック設定部Ｌにロックビッ
トのセットを行う。つまり、ライトステートマシン７
に、アドレス信号およびデータ信号の他に、ブロックロ
ック設定用の各種制御信号としてブロックロックコマン
ド信号およびブロックロックアドレス信号などが入力さ
れる。ライトステートマシン７は、ブロックロックコマ
ンド信号外部からブロックロックコマンドが入力される
と、ブロックロックコマンド信号およびブロックロック
アドレス信号に従って該当メモリセルアレイブロックＭ
Ａのブロックロック設定部Ｌにロック情報を設定する。
ライトステートマシン７が、ステップＳ２でブロックロ
ックコマンド信号でないと判定したら、ステップＳ４で
ロックビットが「１」かどうかを判定し、「１」であれ
ばステップＳ１に戻り、「１」でなければ、次のステッ
プＳ５で通常のメモリ動作に戻るように制御を行う。以
後このロック状態が解除されるまで、このメモリセルア
レイブロックＭＡの書き込み動作および消去動作が禁止
されることになる。
書き込んだ後、図２に示すようにステップＳ１でライト
ステートマシン７にブロックロックコマンド信号を入力
する。ライトステートマシン７は、ステップＳ２でブロ
ックロックコマンド信号かどうかを判定し、ステップＳ
２でブロックロックコマンド信号であれば、ステップＳ
３でＯＴＰ領域のブロックロック設定部Ｌにロックビッ
トのセットを行う。つまり、ライトステートマシン７
に、アドレス信号およびデータ信号の他に、ブロックロ
ック設定用の各種制御信号としてブロックロックコマン
ド信号およびブロックロックアドレス信号などが入力さ
れる。ライトステートマシン７は、ブロックロックコマ
ンド信号外部からブロックロックコマンドが入力される
と、ブロックロックコマンド信号およびブロックロック
アドレス信号に従って該当メモリセルアレイブロックＭ
Ａのブロックロック設定部Ｌにロック情報を設定する。
ライトステートマシン７が、ステップＳ２でブロックロ
ックコマンド信号でないと判定したら、ステップＳ４で
ロックビットが「１」かどうかを判定し、「１」であれ
ばステップＳ１に戻り、「１」でなければ、次のステッ
プＳ５で通常のメモリ動作に戻るように制御を行う。以
後このロック状態が解除されるまで、このメモリセルア
レイブロックＭＡの書き込み動作および消去動作が禁止
されることになる。
【００４４】このとき、ＯＴＰ領域からのデータの読み
出し動作は、他のメモリセルアレイブロックＭＡと同
様、自由に行われる。また、他のメモリセルアレイブロ
ックＭＡヘの書き込み動作が実行されている間に、ＯＴ
Ｐ領域からデータを読み出すことも可能である。したが
って、２つのメモリアレイブロックＭＡ，ＭＡ´の一方
ではデータの書き込みまたは消去動作を実行し、他方で
はセキュリティ情報または書き換えを必要としない情報
の読み出しだけを実行することで、同時動作を実現する
ことができる。しかも、１回だけデータを書き込んだ
後、書き込みおよび消去が禁止され、データが保護され
る。
出し動作は、他のメモリセルアレイブロックＭＡと同
様、自由に行われる。また、他のメモリセルアレイブロ
ックＭＡヘの書き込み動作が実行されている間に、ＯＴ
Ｐ領域からデータを読み出すことも可能である。したが
って、２つのメモリアレイブロックＭＡ，ＭＡ´の一方
ではデータの書き込みまたは消去動作を実行し、他方で
はセキュリティ情報または書き換えを必要としない情報
の読み出しだけを実行することで、同時動作を実現する
ことができる。しかも、１回だけデータを書き込んだ
後、書き込みおよび消去が禁止され、データが保護され
る。
【００４５】以上により本実施形態の不揮発性半導体記
憶装置１によれば、任意のメモリセルアレイブロックＭ
Ａからの読み出し動作と、他のメモリセルアレイブロッ
クＭＡの書き込みまたは消去動作とを１チップ上におい
て同時に実行できる不揮発性半導体記憶装置１におい
て、ブロックロック設定部Ｌにブロックロックを設定す
ることで、１回データを書き込んだ後の不正書き換えに
対するセキュリティ機能を有すると共に書き換えを必要
としない情報を格納するメモリアレイブロックＭＡを設
けることができる。このようなブロックロックが設定さ
れたメモリセルアレイブロックＭＡに対して、間違って
または不正に行われる情報の書換動作や消去動作を防止
することができる。この場合、他のメモリセルアレイブ
ロックの書き込みまたは消去動作を実行している間に、
セキュリティ機能を有するメモリアレイブロックからの
読み出し動作を同時に実行することができる。
憶装置１によれば、任意のメモリセルアレイブロックＭ
Ａからの読み出し動作と、他のメモリセルアレイブロッ
クＭＡの書き込みまたは消去動作とを１チップ上におい
て同時に実行できる不揮発性半導体記憶装置１におい
て、ブロックロック設定部Ｌにブロックロックを設定す
ることで、１回データを書き込んだ後の不正書き換えに
対するセキュリティ機能を有すると共に書き換えを必要
としない情報を格納するメモリアレイブロックＭＡを設
けることができる。このようなブロックロックが設定さ
れたメモリセルアレイブロックＭＡに対して、間違って
または不正に行われる情報の書換動作や消去動作を防止
することができる。この場合、他のメモリセルアレイブ
ロックの書き込みまたは消去動作を実行している間に、
セキュリティ機能を有するメモリアレイブロックからの
読み出し動作を同時に実行することができる。
【００４６】なお、本実施形態では、ブロックロック設
定部Ｌを、上記フローティングゲート型ＭＯＳトランジ
スタＴｒのメモリセルと同様のメモリセルで構成した
が、上記メモリセル以外に、レジスタ中のビットを設定
するラッチ型回路によっても実現することが可能であ
る。
定部Ｌを、上記フローティングゲート型ＭＯＳトランジ
スタＴｒのメモリセルと同様のメモリセルで構成した
が、上記メモリセル以外に、レジスタ中のビットを設定
するラッチ型回路によっても実現することが可能であ
る。
【００４７】また、本実施形態では、各メモリセルアレ
イブロッククＭＡはそれぞれ、後述する共通ソースに、
書き込み時または消去時および、読み出し時の所定電圧
（書き込み時および読み出し時は接地電圧、消去時は高
電圧ＶＨＨ）を選択的に印加するように構成したが、本
発明はこれに限定されるものではなく、消去時に、上記
トランジスタＴｒのコントロールゲートＧに負電圧のワ
ード線選択信号を印加し、上記共通ソースＳに、接地電
圧を印加する方式、または、フローティングゲートＦと
チャネル間で絶縁膜を介した面内で電荷を引き抜くチャ
ネル消去型なども適用可能である。
イブロッククＭＡはそれぞれ、後述する共通ソースに、
書き込み時または消去時および、読み出し時の所定電圧
（書き込み時および読み出し時は接地電圧、消去時は高
電圧ＶＨＨ）を選択的に印加するように構成したが、本
発明はこれに限定されるものではなく、消去時に、上記
トランジスタＴｒのコントロールゲートＧに負電圧のワ
ード線選択信号を印加し、上記共通ソースＳに、接地電
圧を印加する方式、または、フローティングゲートＦと
チャネル間で絶縁膜を介した面内で電荷を引き抜くチャ
ネル消去型なども適用可能である。
【００４８】
【発明の効果】以上により請求項１によれば、任意のメ
モリセルアレイブロックのブロックロック設定手段にブ
ロックロックが設定されているため、ブロックロックが
設定されたメモリセルアレイブロックに対して、間違っ
てまたは不正に行われる情報の書換動作や消去動作を防
止することができる。
モリセルアレイブロックのブロックロック設定手段にブ
ロックロックが設定されているため、ブロックロックが
設定されたメモリセルアレイブロックに対して、間違っ
てまたは不正に行われる情報の書換動作や消去動作を防
止することができる。
【００４９】また、請求項２によれば、ブロックロック
設定手段を例えばフローティングゲート型ＭＯＳトラン
ジスタやラッチ型回路で構成すれば、ブロックロック設
定手段を簡単に構成することができる。
設定手段を例えばフローティングゲート型ＭＯＳトラン
ジスタやラッチ型回路で構成すれば、ブロックロック設
定手段を簡単に構成することができる。
【００５０】さらに、請求項３によれば、メモリ動作お
よびロック設定制御手段によって、所望のメモリセルア
レイブロックに対して、ブロックロック設定手段に対す
るブロックロックの設定を容易に行うことができる。ま
た、メモリ動作およびロック設定制御手段によって任意
のメモリセルアレイブロックへの情報の書き込み動作を
実行した後に、その書き込み動作を実行した所定のメモ
リセルアレイブロックのブロックロック設定手段に対し
て、情報の書き込みおよび消去動作を禁止するロック情
報を設定すれば、任意のメモリセルアレイブロックに情
報を１回書き込んだ後に、その情報を書き込んだメモリ
セルアレイブロックに対して不正な書込動作や消去動作
ができず、この書き込んだ情報を保護することができる
と共に読み出し動作のみ行うことができる。
よびロック設定制御手段によって、所望のメモリセルア
レイブロックに対して、ブロックロック設定手段に対す
るブロックロックの設定を容易に行うことができる。ま
た、メモリ動作およびロック設定制御手段によって任意
のメモリセルアレイブロックへの情報の書き込み動作を
実行した後に、その書き込み動作を実行した所定のメモ
リセルアレイブロックのブロックロック設定手段に対し
て、情報の書き込みおよび消去動作を禁止するロック情
報を設定すれば、任意のメモリセルアレイブロックに情
報を１回書き込んだ後に、その情報を書き込んだメモリ
セルアレイブロックに対して不正な書込動作や消去動作
ができず、この書き込んだ情報を保護することができる
と共に読み出し動作のみ行うことができる。
【００５１】さらに、請求項４によれば、例えば同時に
選択された２つのメモリセルアレイブロックのうちの一
方ヘの書き込みまたは消去動作を実行している間に、他
方が読み出し動作を実行することもできる。また、例え
ば、ブロックロックが設定されているメモリセルアレイ
ブロック以外の任意のメモリセルアレイブロックヘの書
き込み動作が実行されている間に、ブロックロックが設
定されているメモリセルアレイブロックからの読み出し
動作を実行することもできる。
選択された２つのメモリセルアレイブロックのうちの一
方ヘの書き込みまたは消去動作を実行している間に、他
方が読み出し動作を実行することもできる。また、例え
ば、ブロックロックが設定されているメモリセルアレイ
ブロック以外の任意のメモリセルアレイブロックヘの書
き込み動作が実行されている間に、ブロックロックが設
定されているメモリセルアレイブロックからの読み出し
動作を実行することもできる。
【００５２】さらに、請求項５によれば、メモリアレイ
ブロックに記憶されたセキュリティ機能または書き換え
を必要としない情報に対して、間違ってまたは不正に情
報の書き換え動作や消去動作が行われないので安全であ
る。このセキュリティ機能を有するメモリアレイブロッ
クに、ＢＩＯＳ（ベイシック・インプット−アウトプッ
ト・システム：Basic Input-Output System）のよう
に１回書き込めば、以後は書き換える必要のないデータ
を格納する目的にも用いることができる。
ブロックに記憶されたセキュリティ機能または書き換え
を必要としない情報に対して、間違ってまたは不正に情
報の書き換え動作や消去動作が行われないので安全であ
る。このセキュリティ機能を有するメモリアレイブロッ
クに、ＢＩＯＳ（ベイシック・インプット−アウトプッ
ト・システム：Basic Input-Output System）のよう
に１回書き込めば、以後は書き換える必要のないデータ
を格納する目的にも用いることができる。
【００５３】さらに、請求項６によれば、メモリセルと
して不揮発性メモリトランジスタがマトリクス状に配列
されたメモリセルアレイブロックに、間違ってまたは不
正に書き換えたり消去するのを防止する本発明の構成を
容易に適用することができる。また、任意のメモリセル
アレイブロックからの情報の読み出し動作と、その任意
のメモリセルアレイブロックとは別のメモリセルアレイ
ブロックの書き込みまたは消去動作とを１チップ上にお
いて同時に実行させることもできる。
して不揮発性メモリトランジスタがマトリクス状に配列
されたメモリセルアレイブロックに、間違ってまたは不
正に書き換えたり消去するのを防止する本発明の構成を
容易に適用することができる。また、任意のメモリセル
アレイブロックからの情報の読み出し動作と、その任意
のメモリセルアレイブロックとは別のメモリセルアレイ
ブロックの書き込みまたは消去動作とを１チップ上にお
いて同時に実行させることもできる。
【図１】本発明の一実施形態における不揮発性半導体記
憶装置の構成を示すブロック図である。
憶装置の構成を示すブロック図である。
【図２】図１の不揮発性半導体記憶装置における書込／
消去禁止動作を示すフローチャートである。
消去禁止動作を示すフローチャートである。
【図３】従来の不揮発性半導体記憶装置の回路構成を示
すブロック図である。
すブロック図である。
【図４】図３のメモリセルアレイブロックの回路図であ
る。
る。
【図５】書き込み動作を示す不揮発性メモリトランジス
タの構成図である。
タの構成図である。
【図６】消去動作を示す不揮発性メモリトランジスタの
構成図である。
構成図である。
１ 不揮発性半導体記憶装置 ５ リード／ライト切換回路 ７ ライトステートマシン（ＷＳＭ） ＹＤ（ＹＤ１，・・・，ＹＤｋ） 列デコーダ ＭＡ（ＭＡ１、ＭＡ２、・・・、ＭＡｋ） メモリセ
ルアレイブロック ＸＤ（ＸＤ１，・・・、ＸＤｋ） 行デコーダ Ｌ（Ｌ１、・・・、Ｌｋ） ブロックロック設定部
ルアレイブロック ＸＤ（ＸＤ１，・・・、ＸＤｋ） 行デコーダ Ｌ（Ｌ１、・・・、Ｌｋ） ブロックロック設定部
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792 Ｆターム(参考） 5B017 AA02 BA04 BB03 BB05 CA11 CA16 5B025 AA03 AB01 AC01 AD01 AD14 AE00 AE08 5F001 AA01 AB08 AC06 5F083 EP02 EP22 ER02 ER16 ER23 ER30 5F101 BA01 BB05 BC11
Claims (6)
- 【請求項１】 複数のメモリセルアレイブロックのうち
の任意のメモリセルアレイブロックに対する情報の書き
込み動作または消去動作と、前記任意のメモリセルアレ
イブロックとは別の任意のメモリセルアレイブロックに
対する読み出し動作とを同時に実行可能とする不揮発性
半導体記憶装置において、 前記複数のメモリセルアレイブロック毎に、情報の書き
込みおよび消去動作を禁止するブロックロック設定手段
が設けられ、少なくとも一つのブロックロック設定手段
にブロックロックが設定されている不揮発性半導体記憶
装置。 - 【請求項２】 前記ブロックロック設定手段は、情報の
書き込み動作および消去動作禁止用のロック情報を設定
可能とするフローティングゲート型ＭＯＳトランジスタ
とラッチ型回路との何れかで構成されている請求項１記
載の不揮発性半導体記憶装置。 - 【請求項３】 任意のメモリセルアレイブロックへのデ
ータの読み出し動作と書き込みまたは消去動作を実行す
ると共に、所定のメモリセルアレイブロックのブロック
ロック設定手段に対して、情報の書き込みおよび消去動
作を禁止するロック情報を設定可能とするメモリ動作お
よびロック設定制御手段が設けられた請求項１または２
記載の不揮発性半導体記憶装置。 - 【請求項４】 前記メモリ動作およびロック設定制御手
段からの制御信号によって制御され、任意のメモリセル
アレイブロックのデータバスと情報読出用出力端の接続
制御を可能とすると共に、前記任意のメモリセルアレイ
ブロックとは別のメモリセルアレイブロックのデータバ
スと情報書込用入力端の接続制御を可能とする接続制御
手段が設けられている請求項３記載の不揮発性半導体記
憶装置。 - 【請求項５】 前記ブロックロック設定手段によりブロ
ックロックが設定されているメモリセルアレイブロック
に対しては、セキュリティが必要な情報および情報の書
き換えを必要としない情報が格納されている請求項１〜
４の何れかに記載の不揮発性半導体記憶装置。 - 【請求項６】 電気的に情報の書き込み、消去および読
み出しが可能な不揮発性メモリトランジスタがマトリク
ス状に配列され、同一行のトランジスタのコントロール
ゲートが共通接続されてワード線を構成し、同一列のト
ランジスタのドレインが共通接続されてビット線を構成
し、全てのトランジスタのソースが共通接続された前記
メモリセルアレイブロックであって、 入力アドレス信号の行選択信号部分の信号値に応じて、
所定のワード線選択信号を出力する行デコーダと、入力
アドレス信号の列選択信号部分の信号値に応じて、前記
ビット線を選択的にデータバスに接続する列デコーダと
を備えた前記メモリセルアレイブロックが、単一集積回
路上に３個以上配設されている請求項１〜５の何れかに
記載の不揮発性半導体記憶装置。
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