JPH1165936A - メモリ装置 - Google Patents

Abstract

(57)【要約】 【課題】 読み出しを制御することができるメモリ装置
を提供する。 【解決手段】 読み出し制御手段は、ＳＥＣ信号が
“Ｈ"であるときに、アドレスＡＮ１ｉＮ、ＡＮ２ｉＮ
を、予め設定された値と比較し、一致していればＣＳＢ
を“Ｈ"とし、一致していなければＣＳＢを“Ｌ"とす
る。ＣＳＢが“Ｈ"であればセンスアンプ６は、Ｘデコ
ーダ３、Ｙデコーダ５により選択されたメモリセルアレ
イ１からデータを読み出し、バッファ７は読み出された
データを外部に出力する。ＣＳＢが“Ｌ"であればセン
スアンプ６、バッファ７は動作しない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリ装置に関
し、特に読み出しを制限することができるメモリ装置に
関する。

【０００２】

【従来の技術】情報処理機器等において読み出し専用の
メモリとして、ユーザーからのＲＯＭコード（インタフ
ェースデータ）をウエハプロセスの途中に記憶させるマ
スクＲＯＭが知られている。

【０００３】このマスクＲＯＭは、一般的に、図２に示
すように、メモリセルがマトリクス状に配列されたメモ
リセルアレイｘ１と、プリデコーダｘ２の出力に基づい
てメモリセルアレイｘ１のワード線を選択する選択出力
を出力するＸデコーダｘ３と、プリデコーダｘ４の出力
に基づいてメモリセルアレイｘ１のビット線を選択する
選択出力を出力するＹデコーダｘ５と、Ｘデコーダｘ
３、Ｙデコーダｘ５の出力により選択されたメモリセル
の読み出し信号を増幅するセンスアンプｘ６と、センス
アンプｘ６の出力を外部に出力する出力バッファｘ７と
を備えている。

【０００４】このように構成されたマスクＲＯＭでは、
データの読み出し時に、外部からアドレスが供給され、
チップセレクト信号がアクティブになると、プリデコー
ダｘ２、ｘ４は、外部から供給されたアドレスに基づい
てＸデコーダｘ３、Ｙデコーダｘ５の一部を選択する。
Ｘデコーダｘ３、Ｙデコーダｘ５の当該選択された部分
は、アドレスに基づいてデータの読み出しを行なうメモ
リセルアレイｘ１内のメモリセルを選択する。これによ
り、選択されたメモリセルからデータが読み出され、セ
ンスアンプｘ６、出力バッファｘ７を介して外部に出力
される。

【０００５】また、ユーザが一度だけデータを書き込む
ことができるメモリとして、いわゆるＯＴＰ（One Time
Programmable ROM ）が知られている。

【０００６】このＯＴＰは、一般的に、図３に示すよう
に、上述の図２に示すマスクＲＯＭと同様に構成されて
いる。このＯＴＰは、図２中のメモリセルアレイｘ１の
代わりにマトリクス状のＯＴＰのメモリセルを備えるメ
モリセルアレイｘ１’を備えており、同図中の出力バッ
ファｘ７の代わりに、データの入出力を行う入出力バッ
ファｘ７’を備えている。また、このＯＴＰは、上述の
図２の構成に加えて、データの書き込み時に入力された
データをラッチするラッチｘ８を備えている。

【０００７】このように構成されたＯＴＰでは、データ
の書き込み時に、外部からアドレス、データが供給さ
れ、チップセレクト信号がアクティブとなると、上述の
マスクＲＯＭのデータ読み出し時と同様に、書き込みを
行うメモリセルが選択される。一方、外部からのデータ
は入出力バッファ７’、ラッチｘ８に保持されており、
選択されたメモリセルに書き込まれる。

【０００８】

【発明が解決しようとする課題】しかしながら、上述の
マスクＲＯＭ、ＯＴＰは、一般的には、読み出しを制限
するための手段を備えていない。このため、複数のマス
クＲＯＭあるいはＯＴＰを用い、個々のマスクＲＯＭ、
ＯＴＰからの読み出しを切り替えたい場合、あるいはセ
キュリティの保持のために読み出しを制限したい場合等
には、マスクＲＯＭ、ＯＴＰの外部に読み出しを制限す
るための回路を設ける必要があった。このような回路を
設けることは、マスクＲＯＭ、ＯＴＰを用いた機器の小
型化、低コスト化を難しくしている。

【０００９】本発明は、上述のような課題に鑑みてなさ
れたものであり、データの読み出しを制御することがで
きるメモリ装置を提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明に係るメモリ装置
は、データを保持するメモリセルと、外部から読み出し
制御のための制御コードを入力する入力手段と、入力手
段により入力された制御コードと予め設定されたコード
とを比較する比較手段と、比較手段の比較結果に基づい
てメモリセルからのデータの読み出しを制御する読み出
し制御手段とを備えている。

【００１１】例えば外部からアドレスを入力するアドレ
ス入力手段を備え、入力手段がアドレス入力手段の少な
くとも一部からなり、アドレス入力手段に対する入力が
アドレスであるか制御コードであるかを示す識別情報を
入力する識別情報入力手段を備え、読み出し制御手段
が、識別情報に基づいてアドレス入力手段による入力が
制御コードであるときに、入力された制御コードに基づ
いて読み出しの制御を行なう構成としてもよい。

【００１２】また、読み出し制御手段が、入力されたコ
ードが予め設定されたコードと同一であるときに、メモ
リセルからのデータの読み出しを許可し、入力されたコ
ードが予め設定されたコードと異なるときに、メモリセ
ルからの読み出しを禁止するようにしてもよい。

【００１３】あるいは、読み出し制御手段が、読み出し
制御の状態を示す情報を保持する状態保持手段を備え、
識別情報がアドレス入力手段からの入力が制御コードで
あることを示しているときに、状態保持手段に保持され
ている情報を変化させ、状態保持手段に保持されている
情報に基づいて読み出し制御を行なう構成としてもよ
い。

【００１４】

【発明の実施の形態】図１は本発明の第１の実施形態に
係るマスクＲＯＭの構成を示すブロック図である。この
マスクＲＯＭは、メモリセルがマトリクス状に配列され
たメモリセルアレイ１と、プリデコーダ２ａ、２ｂの出
力に基づいてメモリセルアレイ１のワード線を選択する
Ｘデコーダ３と、プリデコーダ４ａ、４ｂの出力に基づ
いてメモリセルアレイ１のビット線を選択するＹデコー
ダ５とを備えている。また、このマスクＲＯＭは、Ｘデ
コーダ３、Ｙデコーダ５の出力により選択されたメモリ
セルの読み出し信号を増幅するセンスアンプ６と、セン
スアンプ６の出力をデータ出力端子を介して外部に出力
するための出力バッファ７と、データの読み出しを制御
する読み出し制御部８と、アドレス入力端子（入力手
段、アドレス入力手段）を介して外部から供給されるア
ドレスを内部に取り込むためのアドレスバッファ９、１
５、１６とを備えている。

【００１５】メモリセルアレイ１内の各セルには、その
製造時にマスクパターンを用いてデータが記録されてい
る。この記録は、例えばマスクパターンによりメモリセ
ルアレイ中のセルを選択し、選択したセルを構成するト
ランジスタのチャネル領域にイオン注入を行なうか否か
により実現されている。

【００１６】また、メモリセルアレイ１は、所定の領域
（セグメント）毎に管理されており、Ｘデコーダ３、Ｙ
デコーダ５は読み出しに必要なセグメントに対応する部
分のみを選択して駆動できるようになっている。Ｘ側の
プリデコーダ２ａ、２ｂは、アドレスバッファ９、１
５、１６から出力されるアドレスに基づいて、読み出し
に係るセグメントに対応するＸデコーダ３の一部を選択
する。また、Ｙ側のプリデコーダ４ａ、４ｂは、アドレ
スバッファ９から出力されるアドレスに基づいてＹデコ
ーダの一部を選択する。

【００１７】センスアンプ６、出力バッファ７は、後述
のように、読み出し制御部８からの制御信号（ＣＳＢ）
が“Ｈ”であるときのみ動作し、ＣＳＢが“Ｌ”である
ときには動作しないように構成されている。

【００１８】読み出し制御部８は、図４に示すように構
成されており、予め設定された値と上述のアドレスの２
ビット（ＡＮ１ｉＮ、ＡＮ２ｉＮ）とを比較するプログ
ラムコンパレータ１０、１１と、これらのプログラムコ
ンパレータ１０、１１の出力が供給されるＮＡＮＤゲー
ト（ＮＡＮＤ１）１２と、ＮＡＮＤゲート１２の出力を
反転させるインバータ（ＩＮＶ１）１３と、インバータ
１３の出力を保持するラッチ１４（状態保持手段）とを
備えている。

【００１９】外部からのアドレス入力であるＡＮ１ｉ
Ｎ、ＡＮ２ｉＮはアドレスバッファ１５、１６を介して
プログラムコンパレータ１０、１１に供給されている。
これらのプログラムコンパレータ１０、１１の出力はＮ
ＡＮＤゲート１２に供給されている。このＮＡＮＤゲー
ト１２の出力はインバータ１３により反転されてラッチ
１４に供給されている。従って、ラッチ１４にはプログ
ラムコンパレータ１０、１１の出力の論理積が供給され
ている。このラッチ１４は、外部から供給されるＳＥＣ
（識別情報）信号及びＳＥＣＢ（反転したＳＥＣ）信号
に応じてインバータ１３の出力をラッチする。このラッ
チ１４の出力はＣＳＢ信号として上述の図１中のセンス
アンプ６、出力バッファ７等に供給される。ラッチ１４
の出力は、電源の供給を停止するまであるいは新たにＳ
ＥＣ信号を立ち上げて後述の読み出し制御を実行するま
では一定の値に保持される。

【００２０】プログラムコンパレータ１０、１１は、図
５に示すように、ゲートとソースあるいはドレインの一
方が共通に接続されたＰチャネルトランジスタ（ＰＴｒ
１）、Ｎチャネルトランジスタ（ＮＴｒ１）及びＰＴｒ
２、ＮＴｒ２と、マスクオプション（製造時に用いるマ
スクパターンの選択）により、ＰＴｒ１又はＰＴｒ２の
いずれかのゲートを接地（プルダウン）し得るスイッチ
１８を備えている。

【００２１】また、これらのプログラムコンパレータ１
０、１１は、並列に接続されたＰチャネルトランジスタ
（Ｐ１）、Ｎチャネルトランジスタ（Ｎ１）と、Ｎ２、
Ｐ２と、インバータ（ＩＮＶ２）１９とを備えている。
トランジスタＰ１、Ｎ１、Ｐ２、Ｎ２はソースあるいは
ドレインの一方が共通の出力端子（ＯＵＴ）に接続され
ている。

【００２２】ＰＴｒ１とＮＴｒ１の間の電圧Ｙ１は、Ｐ
Ｔｒ２とＮＴｒ２のゲート及びＰ１、Ｎ２のゲートに供
給されており、ＰＴｒ２とＮＴｒ２の間の電圧Ｙ２は、
ＰＴｒ１とＮＴｒ１のゲート及びＮ１、Ｐ２のゲートに
供給されている。

【００２３】プログラムコンパレータ１０（１１）の入
力ｉＮはインバータ１９とＰ１、Ｎ１のドレイン又はソ
ースに供給されており、インバータ１９の出力はＮ２、
Ｐ２のドレイン又はソースに供給されている。また、Ｐ
１、Ｐ２、Ｎ１、Ｎ２のドレイン又はソースはＯＵＴ１
に接続されている。

【００２４】このコンパレータ１０（１１）は、上述の
スイッチ１８（マスクオプション）の状態に応じて以下
のように動作する。

【００２５】（ａ）マスクオプションによりＰＴｒ１と
ＮＴｒ１のゲートが接地されている場合（セキュリティ
データとして“Ｌ”が設定された状態） この場合では、ＰＴｒ２、ＮＴｒ２の間の電位、Ｎ１、
Ｐ２のゲート電位も０となる。従って、ＰＴｒ１がＯ
Ｎ、ＮＴｒ１がＯＦＦとなってＹ１の電位が上昇し、Ｐ
Ｔｒ２がＯＦＦ、ＮＴｒ２がＯＮとなってＹ２の電位が
降下する。

【００２６】これにより、Ｎ２、Ｐ２がＯＮ、Ｎ１、Ｐ
１がＯＦＦとなってインバータ１９により反転された入
力ｉＮが出力される。この場合、図６に示すように、入
力ｉＮが“Ｌ”であるときは出力ＯＵＴが“Ｈ”とな
り、入力ｉＮが“Ｈ”であるときは出力ＯＵＴが“Ｌ”
となる。

【００２７】（ｂ）マスクオプションによりＰＴｒ２と
ＮＴｒ２のゲートが接地されている場合（セキュリティ
データとして“Ｈ”が設定された状態） この場合では、ＰＴｒ１、ＮＴｒ１の間の電位、Ｐ１、
Ｎ２のゲート電位も０となる。従って、ＰＴｒ１がＯＦ
Ｆ、ＮＴｒ１がＯＮとなってＹ１の電位が降下し、ＰＴ
ｒ２がＯＮ、ＮＴｒ２がＯＦＦとなってＹ２の電位が上
昇する。

【００２８】これにより、Ｎ１、Ｐ１がＯＮ、Ｎ２、Ｐ
２がＯＦＦとなって入力ｉＮがそのまま出力される。こ
の場合、図６に示すように、入力ｉＮが“Ｌ”であると
きは出力ＯＵＴが“Ｌ”となり、入力ｉＮが“Ｈ”であ
るときは出力ＯＵＴが“Ｈ”となる。

【００２９】プログラムコンパレータ１０（１１）は、
予めスイッチ１８の状態として設定された値（セキュリ
ティデータ）と入力ｉＮとの比較を行ない、一致してい
る場合に“Ｈ”を出力し、一致しない場合には“Ｌ”を
出力する。

【００３０】センスアンプ６は、各ビット毎に、図７に
示すように、メモリセルアレイ１を構成するダミーセル
からの出力及び本セルからの読み出し出力がゲート信号
として供給されるトランジスタＴｒ１、Ｔｒ２と、上述
の読み出し制御部８の出力ＣＳＢがゲート信号として供
給されるトランジスタＴｒ３と、ソース又はドレインが
プルアップされたトランジスタＴｒ４、Ｔｒ５を備えて
いる。

【００３１】このセンスアンプ６は、読み出し制御部８
からのＣＳＢが“Ｈ”のときのみトランジスタＴｒ３が
ＯＮとなって動作し、ＣＳＢが“Ｌ”のときはトランジ
スタＴｒ３がＯＦＦとなって動作しない。従って、ＣＳ
Ｂに基づいてデータの読み出しの制御を行なうことがで
きる。また、このようにＣＳＢに基づいてセンスアンプ
６の動作を制御することにより、ＣＳＢが“Ｌ”のと
き、すなわち読み出しを行なわないときの消費電力を低
減することができる。

【００３２】また、上述の出力バッファ７は、図８に示
すように、ＣＳＢの反転値（ＣＳＢバー）とセンスアン
プ６’の出力が供給されるＮＯＲゲート７ａと、ＣＳＢ
とセンスアンプ６’の出力が供給されるＮＡＮＤゲート
７ｂと、ＮＯＲゲート７ａの出力がゲート信号として供
給されるＮチャネルＴｒ（７ｃ）と、ＮＡＮＤゲート７
ｂの出力がゲート信号として供給されるＰチャネルＴｒ
（７ｄ）とを備えている。

【００３３】ＮチャネルＴｒ（７ｃ）のドレイン又はソ
ースは接地されており、ＰチャネルＴｒ（７ｄ）のソー
ス又はドレインはプルアップされている。また、Ｎチャ
ネルＴｒ（７ｃ）のソース又はドレインとＰチャネルＴ
ｒ（７ｄ）のドレイン又はソースは接続されており、こ
の位置の電圧はＤＯＵＴとして出力される。

【００３４】このバッファ７では、図９に示すように、
ＣＳＢが“Ｌ”のときは、ＮチャネルＴｒ（７ｃ）とＰ
チャネルＴｒ（７ｄ）が共にＯＦＦとなり、出力ＤＯＵ
Ｔがハイインピーダンス“ＨｉＺ”となる。また、同図
中に示すように、ＣＳＢが“Ｈ”のときは、センスアン
プ６の出力に応じて出力ＤＯＵＴが変化する。従って、
ＣＳＢに基づいてデータの読み出しの制御を行なうこと
ができる。

【００３５】また、このバッファ７は、読み出しを行な
うことができない状態（ＣＳＢが“Ｌ”のとき）では、
出力ＤＯＵＴがハイインピーダンス“ＨｉＺ”となり、
読み出しを行なうことができる状態では、出力ＤＯＵＴ
は読み出されたデータに応じて“Ｌ”又は“Ｈ”とな
る。従って、出力ＤＯＵＴがハイインピーダンス“Ｈｉ
Ｚ”であるか否かを検出することにより、当該ＲＯＭが
読み出し可能な状態であるか否かを外部から確認するこ
とができる。

【００３６】以下、上述のマスクＲＯＭの動作を説明す
る。上述のスイッチ１８の設定は、マスクＲＯＭの製造
時にＰＴｒ１、ＮＴｒ１のゲートあるいはＰＴｒ２、Ｎ
Ｔｒ２のゲートのいずれかが接地されるように設定され
ている。

【００３７】まず、電源投入時には、ラッチ１４の出力
ＣＳＢが“Ｌ”となっている。この状態では、センスア
ンプ６、出力バッファ７は動作していない。従って、ア
ドレスを供給してもこのマスクＲＯＭからデータを読み
出すことはできない。データを読み出す前には、後述す
る読み出し制御を実行し、正しいアドレス（ＡＮ１ｉ
Ｎ、ＡＮ２ｉＮ）を入力してラッチ１４の出力ＣＳＢを
“Ｈ”にしておかなければならない。

【００３８】読み出し制御は、所定時間ＳＥＣを“Ｈ”
とし、この間に、アドレス（ＡＮ１ｉＮ、ＡＮ２ｉＮ）
を入力する。ラッチ１４は、ＳＥＣが“Ｈ”である間に
供給されたインバータ１３の出力を保持する。インバー
タ１３の出力は、プログラムコンパレータ１０、１１の
出力の論理積となっているため、アドレスＡＮ１ｉＮ、
ＡＮ２ｉＮのいずれもがプログラムコンパレータ１０、
１１において設定された値（セキュリティデータの設定
値）に一致していなければ、インバータ１３の出力は
“Ｈ”とはならない。従って、読み出し制御によってラ
ッチ１４に保持される値は、正しいアドレスＡＮ１ｉ
Ｎ、ＡＮ２ｉＮが入力されたか否かによって異なる。

【００３９】（ａ）正しいアドレスが入力された場合 プログラムコンパレータ１０、１１において設定された
値（セキュリティデータの設定値）と供給されたアドレ
スＡＮ１ｉＮ、ＡＮ２ｉＮが一致しているためインバー
タ１３の出力が“Ｈ”となり、この値（“Ｈ”）がラッ
チ１４に保持される。これにより、ＣＳＢが“Ｈ”とな
ってセンスアンプ６、出力バッファ７が動作可能な状態
となり、アドレスによって指定されたデータの読み出し
が可能な状態となる。

【００４０】（ｂ）間違ったアドレスが入力された場合 プログラムコンパレータ１０、１１において設定された
値（セキュリティデータの設定値）と供給されたアドレ
スＡＮ１ｉＮ、ＡＮ２ｉＮのいずれか一方又は両方が一
致していないためインバータ１３の出力が“Ｌ”とな
り、この値（“Ｌ”）がラッチ１４に保持される。ＣＳ
Ｂは依然として“Ｌ”のままであり、センスアンプ６、
出力バッファ７が動作していないため、アドレスを供給
してもデータの読み出しを行なうことはできない。

【００４１】例えば図５に示すプログラムコンパレータ
１０のＰＴｒ１とＮＴｒ１のゲートがＧＮＤに接続さ
れ、プログラムコンパレータ１１のＰＴｒ２とＮＴｒ２
のゲートがＧＮＤに接続されている場合は、読み出し制
御を行なう際にＡＮ１ｉＮとして“Ｌ”、ＡＮ２ｉＮと
して“Ｈ”を入力しなければ、ＣＳＢを“Ｈ”とするこ
とはできず、メモリセルのデータを読み出すことはでき
ない。

【００４２】上述のように、このマスクＲＯＭでは、読
み出し制御を行なって、正しいアドレスを入力してＣＳ
Ｂを“Ｈ”としなければ、データの読み出しを行なうこ
とができない。このため、例えば記録したデータの保護
（セキュリティ）の実現、共通のバスに接続された複数
のマスクＲＯＭから読み出しを行なうべき１つのマスク
ＲＯＭを選択するため等に用いることができる。

【００４３】詳細には、記録したデータの保護を実現す
る場合には、上述のスイッチ１８の設定としてセキュリ
ティのためのデータ（セキュリティデータ）を設定して
おく。そして、読み出しを行なう前に、上述のように、
読み出し制御を行なって外部からセキュリティ解除のた
めのデータ（アドレスＡＮ１ｉＮ、ＡＮ２ｉＮ）を入力
する。入力されたデータが設定されたセキュリティデー
タと同一であればＣＳＢが“Ｈ”となってデータの読み
出しが可能となる。

【００４４】また、複数のマスクＲＯＭから読み出しを
行なうべき１つのマスクＲＯＭを選択するために用いる
場合では、例えば図１０に示すように、上述の図１と同
様に構成されたｓ個のマスクＲＯＭ（Ｚ1 〜Ｚs ）を、
アドレスバスＡ1 〜Ａn 、データバスＤ1 〜Ｄm 、ＳＥ
Ｃ、ＳＥＣＢを共通として接続する。これらのマスクＲ
ＯＭ（Ｚ1、Ｚ2、・・・、Ｚs ）には、上述のスイッチ
１８の設定により各々異なる値（例えば００、０１、１
０、１１、・・・）が設定されているものとする。

【００４５】これらのマスクＲＯＭからデータの読み出
しを行なう機器は、データの読み出しに先立って上述の
読み出し制御を行なう。この読み出し制御において供給
されたアドレスがいずれかのマスクＲＯＭの設定値と同
一であれば、当該マスクＲＯＭのみが読み出し可能な状
態となり、他は読み出しが不可能な状態となる。従っ
て、上述のようなマスクＲＯＭを用いることにより、複
数のマスクＲＯＭから読み出しを行なうべき１つのマス
クＲＯＭを選択することができる。また、上述のように
読み出しが不可能な状態にあるマスクＲＯＭは、例えば
センスアンプ６、バッファ７等の電力消費が低下してい
るため、機器全体としての消費電力を低減することがで
きる。

【００４６】なお、上述の実施形態では、アドレスＡＮ
１ｉＮ、ＡＮ２ｉＮの２ビットのみを読み出し制御用の
データとして用いたが、さらに多くのビットを用いて読
み出し制御を行なうこともできる。この場合は、用いる
ビットの数だけ読み出し制御部８にプログラムコンパレ
ータを設け、これらのプログラムコンパレータの出力の
論理積により、データ読み出しを制御する。このように
用いるビット数を増加させることにより、データの保護
の確実性を高めることができる。また、共通のバスに接
続するマスクＲＯＭの数が増加しても対応することがで
きる。

【００４７】また、上述の実施形態では、読み出し制御
部８の出力ＣＳＢをセンスアンプ６及びバッファ７に供
給していたが、いずれか一方のみに供給するようにして
も読み出しの制御は可能である。このようにすれば、Ｃ
ＳＢを供給するための配線長の短縮、ゲート負荷の低
減、チップサイズの小型化等に寄与することができる。

【００４８】本発明の第２の実施形態に係るマスクＲＯ
Ｍは、上述の図１及び図４と同様に構成されている。こ
のマスクＲＯＭでは、上述の図５に示すプログラムコン
パレータ１０（１１）の代わりに、図１１に示すプログ
ラムコンパレータ１０’（１１’）が用いられている。

【００４９】このプログラムコンパレータ１０’（１
１’）は、図５中のＰＴｒ１、ＮＴｒ１、ＰＴｒ２、Ｎ
Ｔｒ２に相当するＰＴｒ３、ＮＴｒ３、ＰＴｒ４、ＮＴ
ｒ４を備えている。また、図５中のＰ１、Ｎ１、Ｐ２、
Ｎ２及びインバータ１９に相当するＰ３、Ｎ３、Ｐ４、
Ｎ４及びインバータ２０を備えている。

【００５０】図５のプログラムコンパレータ１０（１
１）では、マスクオプションによるスイッチ１８によ
り、ＰＴｒ１、ＮＴｒ１、ＰＴｒ２、ＮＴｒ２のゲート
をプルダウンするか否かにより読み出し制御のためのデ
ータを設定していたが、このプログラムコンパレータ１
０’（１１’）では、ＮチャネルトランジスタＮＴｒ
３、ＮＴｒ４のしきい値電圧（Ｖｔ）の設定によりデー
タを設定している。

【００５１】このＮＴｒ３、ＮＴｒ４のしきい値電圧
（Ｖｔ）の設定は、ＲＯＭコード（データ）を書き込む
ためのマスクパターンにより行なう。具体的には、例え
ばマスクパターンによって選択したＮＴｒ３とＮＴｒ４
のいずれかのチャネル領域にイオン注入を行なうことに
より、ＮＴｒ３とＮＴｒ４のしきい値電圧を制御する。

【００５２】このようなしきい値電圧の制御は、ＮＴｒ
３、ＮＴｒ４の一方のしきい値電圧を高くすることによ
って行なってもよく、あるいは一方のしきい値電圧を低
くすることによって行なってもよい。

【００５３】例えばプログラムコンパレータ１０’（１
１’）のＮＴｒ３のしきい値電圧ＶｔがＮＴｒ４のしき
い値電圧Ｖｔよりも高いものとすると、電源投入と同時
にＹ３の位置の電圧は徐々に上昇する。これにより、Ｐ
Ｔｒ４はＯＦＦし始め、Ｙ４の位置の電圧は徐々に低下
する。電源電圧ＶＣＣを５Ｖとすると、所定時間後に
は、Ｙ３の位置の電圧は約５Ｖとなり、Ｙ４の位置の電
圧は約０Ｖとなって定常状態となる。これにより、Ｎ
４、Ｐ４がＯＮ状態となってインバータ２０により反転
された入力ｉＮが出力ＯＵＴとして出力される。

【００５４】逆に、ＮＴｒ３のしきい値電圧ＶｔがＮＴ
ｒ４のしきい値電圧Ｖｔよりも低いものとすると、電源
投入と同時にＹ４の位置の電圧は徐々に上昇する。これ
により、ＰＴｒ３はＯＦＦし始め、Ｙ３の位置の電圧は
徐々に低下する。電源電圧ＶＣＣを５Ｖとすると、所定
時間後には、Ｙ４の位置の電圧は約５Ｖとなり、Ｙ３の
位置の電圧は約０Ｖとなって定常状態となる。これによ
り、Ｎ３、Ｐ３がＯＮ状態となって入力された入力ｉＮ
がそのまま出力ＯＵＴとして出力される。

【００５５】以下、上述のように構成されたマスクＲＯ
Ｍの動作を説明する。プログラムコンパレータ１０’で
はＮＴｒ３のしきい値電圧ＶｔがＮＴｒ４のしきい値電
圧Ｖｔよりも高く、プログラムコンパレータ１１’では
ＮＴｒ３のしきい値電圧ＶｔがＮＴｒ４のしきい値電圧
Ｖｔよりも低く設定されているものとする。

【００５６】この場合、図１２に示すように、プログラ
ムコンパレータ１０’は、“Ｌ”が入力されたときに
“Ｈ”を出力し、“Ｈ”が入力されたときに“Ｌ”を出
力し、プログラムコンパレータ１１’は、“Ｌ”が入力
されたときに“Ｌ”を出力し、“Ｈ”が入力されたとき
に“Ｈ”を出力する。

【００５７】このように構成されたマスクＲＯＭでは、
上述の読み出し制御を実行する際に、ＡＮ１ｉＮを
“Ｌ”、ＡＮ２ｉＮを“Ｈ”としない限り、図４中のラ
ッチ１４の出力ＣＳＢを“Ｈ”として、データの読み出
しを可能にすることができない。従って、上述の第１の
実施形態と同様に、データの読み出しの制御を行なうこ
とができる。

【００５８】ところで、ＲＯＭコードの記録は、一般的
にはマスクパターンによって選択したトランジスタのチ
ャネル領域にイオン注入を行なってしきい値電圧を制御
することにより行なっている。従って、上述のようにＲ
ＯＭコードを書き込むためのマスクパターンによってＮ
Ｔｒ３、ＮＴｒ４のしきい値電圧（Ｖｔ）の制御を行な
って読み出し制御のためのデータの設定を行なうことに
より、ユーザのデータ毎に読み出し制御のためのデータ
を変化させることができ、また、デバイス製造の工程数
を増加させずに読み出し制御のためのデータの設定を行
なうことができる。

【００５９】本発明の第３の実施形態に係るマスクＲＯ
Ｍは、上述の図１及び図４と同様に構成されている。こ
のマスクＲＯＭでは、上述の図５に示すプログラムコン
パレータ１０（１１）の代わりに、図１３に示すプログ
ラムコンパレータ１０”（１１”）が用いられている。

【００６０】このプログラムコンパレータ１０”（１
１”）は、図１１中のＰＴｒ３、ＮＴｒ３、ＰＴｒ４、
ＮＴｒ４、Ｐ３、Ｎ３、Ｐ４、Ｎ４及びインバータ２０
に相当するＰＴｒ５、ＮＴｒ５、ＰＴｒ６、ＮＴｒ６、
Ｐ５、Ｎ５、Ｐ６、Ｎ６及びインバータ２１を備えてい
る。

【００６１】また、このマスクＲＯＭは、ＰＴｒ５、Ｎ
Ｔｒ５、ＰＴｒ６、ＮＴｒ６、Ｐ５、Ｎ５、Ｐ６、Ｎ６
と同様に構成されたＰＴｒ７、ＮＴｒ７、ＰＴｒ８、Ｎ
Ｔｒ８、Ｐ７、Ｎ７、Ｐ８、Ｎ８とを備えている。入力
側のＰ７、Ｎ７のソースあるいはドレインには前段の出
力Ｙ９が供給されている。この前段の出力Ｙ９は上述の
図１２に示すプログラムコードコンパレータ１０’（１
１’）の出力と同様である。

【００６２】また、Ｐ８、Ｎ８の一端のドレインあるい
はソースはプルダウンされている。また、Ｐ７、Ｎ７、
Ｐ８、Ｎ８の間の電位（前段の出力Ｙ９又は接地電位）
はインバータ２２により反転されて出力されるようにな
っている。

【００６３】このように構成されたマスクＲＯＭでは、
読み出し制御のためのデータを設定しない場合には、上
述の第２の実施形態と同様にＲＯＭコードを書き込むた
めのマスクパターンによりＮＴｒ７のしきい値電圧をＮ
Ｔｒ８のしきい値電圧よりも高くする。これにより、Ｎ
Ｔｒ８がＮＴｒ７より先にＯＮとなるため、Ｙ８の電圧
が“Ｌ”となり、Ｙ７の電圧が“Ｈ”となる。従って、
Ｎ７、Ｐ７がＯＦＦ、Ｎ８、Ｐ８がＯＮとなり、インバ
ータ２２の入力（Ｙ１０）は、ＮＴｒ５、ＮＴｒ６の設
定に関わらず常に“Ｌ”となり、出力ＯＵＴは常に
“Ｈ”となる。

【００６４】また、読み出し制御のためのデータを設定
する場合には、ＮＴｒ８のしきい値電圧をＮＴｒ７のし
きい値電圧よりも高くすると共に、設定する読み出し制
御のためのデータに応じてＮＴｒ５、ＰＴｒ６のいずれ
か一方のしきい値電圧を高くする。これにより、ＮＴｒ
７がＮＴｒ８より先にＯＮとなるため、Ｙ７の電圧が
“Ｌ”となり、Ｙ８の電圧が“Ｈ”となる。従って、Ｎ
７、Ｐ７がＯＮ、Ｎ８、Ｐ８がＯＦＦとなり、インバー
タ２２には前段の出力Ｙ９がそのまま供給され、前段の
出力Ｙ９を反転した値が出力ＯＵＴとなる。

【００６５】上述のように、このマスクＲＯＭでは、上
述の第２の実施形態の効果に加え、ＮＴｒ７，ＮＴｒ８
のしきい値電圧の設定により、読み出し制御のためのデ
ータの設定の有無を選択することができる。このため、
読み出し制御のためのデータの設定が必要なマスクＲＯ
Ｍとそうでないものとで、ＮＴｒ７，ＮＴｒ８の設定部
分以外のマスクパターンを共用することができる。

【００６６】本発明の第４の実施形態に係るマスクＲＯ
Ｍは、上述の第３の実施形態と同様に構成されている。
第３の実施形態ではマスクパターンによって選択したＮ
Ｔｒ５〜ＮＴｒ８のしきい値電圧を高くすることにより
読み出し制御のためのデータの設定を行なっていたが、
この実施形態では、イオン注入によりＴｒのしきい値電
圧を低くするＤＭＯＳインプラにより、選択されたＮＴ
ｒ５〜ＮＴｒ８のしきい値電圧を低くすることによって
読み出し制御のためのデータの設定を行なっている。

【００６７】以下、図１３の前段について説明する。Ｎ
Ｔｒ５のしきい値電圧をＮＴｒ６のしきい値電圧よりも
低くした場合、ＮＴｒ５がＮＴｒ６より先にＯＮとなる
ため、Ｙ５の電圧が“Ｌ”となり、Ｙ６の電圧が“Ｈ”
となる。これにより、Ｎ５、Ｐ５がＯＮとなり、Ｎ６、
Ｐ６がＯＦＦとなる。従って、図１４の上２段に示すよ
うに、入力ｉＮがそのまま出力Ｙ９として出力される。

【００６８】逆にＮＴｒ６のしきい値電圧をＮＴｒ５の
しきい値電圧よりも低くした場合、ＮＴｒ６がＮＴｒ５
より先にＯＮとなるため、Ｙ６の電圧が“Ｌ”となり、
Ｙ５の電圧が“Ｈ”となる。これにより、Ｎ５、Ｐ５が
ＯＦＦとなり、Ｎ６、Ｐ６がＯＮとなる。従って、図１
４の下２段に示すように、インバータ２１により反転さ
れた入力ｉＮの値が出力Ｙ９として出力される。

【００６９】以上の動作は、図１２に示されているプロ
グラムコンパレータ１０’（１１’）と同じである。従
って、このマスクＲＯＭでは、上述の第３の実施形態と
同様な効果を有する。

【００７０】ところで、ＮＡＮＤ型マスクＲＯＭにおい
ては、ＤＭＯＳインプラによりメモリセルにデータを記
録することが一般的である。このようなＮＡＮＤ型マス
クＲＯＭでは、メモリセルにデータを記録するＤＭＯＳ
インプラと同時に上述のＮＴｒ５〜ＮＴｒ８のしきい値
の制御のためのＤＭＯＳインプラを行なうことにより、
製造工程を増加させずに、読み出し制御のためのデータ
の設定を行なうことができる。

【００７１】本発明の第５の実施形態に係るマスクＲＯ
Ｍは、上述の図１及び図４と同様に構成されている。こ
のマスクＲＯＭでは、上述の図５に示すプログラムコン
パレータ１０（１１）の代わりに、図１５に示すプログ
ラムコンパレータ１０ａ（１１ａ）が用いられている。
これらのプログラムコンパレータ１０ａ、１１ａは、図
５中のスイッチ１８の代わりに電源電圧ＶＣＣとの接続
を切り替えるスイッチ１８’が用いられている点でのみ
プログラムコンパレータ１０（１１）と異なる。

【００７２】このスイッチ１８’は、図５中のスイッチ
１８と同様にマスクパターンによって、ＰＴｒ１、ＮＴ
ｒ１のゲートあるいはＰＴｒ２、ＮＴｒ２のゲートのい
ずれかをＶＣＣに接続する。

【００７３】（ａ）ＰＴｒ１、ＮＴｒ１のゲートがＶＣ
Ｃに接続された場合 この場合には、電源投入に伴い、ＮＴｒ１、ＰＴｒ２が
ＯＮ、ＰＴｒ１、ＮＴｒ２がＯＦＦとなり、Ｙ１の電圧
が“Ｌ”、Ｙ２の電圧が“Ｈ”となる。これにより、Ｎ
１、Ｐ１がＯＮ、Ｎ２、Ｐ２がＯＦＦとなって入力ｉＮ
がそのまま出力される。従って、入力ｉＮが“Ｌ”であ
るときは出力ＯＵＴが“Ｌ”となり、入力ｉＮが“Ｈ”
であるときは出力ＯＵＴが“Ｈ”となる。

【００７４】（ｂ）ＰＴｒ２、ＮＴｒ２のゲートがＶＣ
Ｃに接続された場合 この場合には、電源投入に伴い、ＰＴｒ１、ＮＴｒ２が
ＯＮ、ＮＴｒ１、ＰＴｒ２がＯＦＦとなり、Ｙ１の電圧
が“Ｈ”、Ｙ２の電圧が“Ｌ”となる。これにより、Ｎ
１、Ｐ１がＯＦＦ、Ｎ２、Ｐ２がＯＮとなってインバー
タ１９により反転された入力ｉＮが出力される。従っ
て、入力ｉＮが“Ｌ”であるときは出力ＯＵＴが“Ｈ”
となり、入力ｉＮが“Ｈ”であるときは出力ＯＵＴが
“Ｌ”となる。

【００７５】上述のように、このマスクＲＯＭは、上述
の第１の実施形態と同様な効果を有する。

【００７６】本発明の第６の実施形態に係るマスクＲＯ
Ｍは、図１６に示すように構成されている。この図１６
中において、上述の図１と同様の構成要素は、図１と同
一の符号で示されている。図１のマスクＲＯＭでは、読
み出し制御部８の出力ＣＳＢをセンスアンプ６、出力バ
ッファ７に供給し、センスアンプ６、出力バッファ７の
動作をＣＳＢに基づいて制御していたが、この図１６に
示すマスクＲＯＭでは、読み出し制御部８の出力ＣＳＢ
をＸデコーダ３側のプリデコーダ２ａ’（メモリセル選
択手段）に供給し、プリデコーダ２ａ’の動作をＣＳＢ
に基づいて制御するようになっている。

【００７７】上述したように、Ｘデコーダ３は、メモリ
セルアレイ１のセグメントに対応した部分毎に選択的に
駆動することができるようになっている。具体的には、
図１７に示すように、Ｘデコーダ３は、アドレスの２ビ
ット（ＡＮ１ｉＮ、ＡＮ２ｉＮ）に応じたプリデコーダ
２ｂの４つのデコード出力に基づいて４つの選択出力を
出力するデコーダ３（０）〜３（７）を備えている。こ
れらのデコーダ３（０）〜３（７）は、プリデコーダ２
ｂからの４つのデコード出力がそれぞれ供給される４つ
のデコーダを備えている。プリデコーダ２ａ’は、アド
レスＡＮ３ｉＮ〜ＡＮ５ｉＮに応じたアドレスバッファ
９の出力に基づいて各々デコーダ３（０）〜３（７）を
選択する選択出力を出力するデコーダ２（０）〜２
（７）を備えている。

【００７８】以下、デコーダ２（７）について説明す
る。このプリデコーダ２（７）は、図１８に示すよう
に、ＣＳＢがゲート信号として供給されるＮＴｒ１０、
ＰＴｒ１０と、アドレスバッファ９からアドレス入力Ａ
Ｎ３ｉＮの非反転出力ＯＵＴ（３）がゲート信号として
供給されるＮＴｒ１１、ＰＴｒ１１と、アドレスバッフ
ァ９からアドレス入力ＡＮ４ｉＮの非反転出力ＯＵＴ
（４）がゲート信号として供給されるＮＴｒ１２、ＰＴ
ｒ１２と、アドレスバッファ９からアドレス入力ＡＮ５
ｉＮの非反転出力ＯＵＴ（５）がゲート信号として供給
されるＮＴｒ１３、ＰＴｒ１３とを備えている。 ＰＴ
ｒ１０〜ＰＴｒ１３は並列に接続されており、これらの
ソース又はドレインには電源電圧ＶＣＣが供給されてい
る。また、ＮＴｒ１０〜ＮＴｒ１３は直列に接続されて
おり、これらの一端のＮＴｒ１０のドレイン又はソース
は接地電位に接続されている。他端のＮＴｒ１３のソー
ス又はドレインは、並列に接続されたＰＴｒ１０〜ＰＴ
ｒ１３の一端のドレイン又はソースに接続されている。
この接続点の電圧は、インバータ２３により反転されて
Ｘデコーダ３（７）に供給されている。

【００７９】このように構成されたデコーダ２（７）で
は、アドレス入力ＡＮ３ｉＮ〜ＡＮ５ｉＮの非反転出力
ＯＵＴ（３）、ＯＵＴ（４）、ＯＵＴ（５）、ＣＳＢが
全て“Ｈ”であるときのみ、Ｙ１０の電圧が接地電位付
近（“Ｌ”）となり、それ以外は、Ｙ１０の電圧は電源
電圧ＶＣＣ付近（“Ｈ”）となる。Ｘデコーダ（すなわ
ちワード線）３は、インバータ２３の出力が“Ｈ”すな
わち、Ｙ１０の電圧が“Ｌ”であるときに選択されるよ
うになっている。従って、アドレス入力ＡＮ３ｉＮ〜Ａ
Ｎ５ｉＮの非反転出力ＯＵＴ（３）、ＯＵＴ（４）、Ｏ
ＵＴ（５）が全て“Ｈ”であってもＣＳＢが“Ｌ”であ
るときはＸデコーダ３（７）が選択されず、データの読
み出しを行なうことができない。

【００８０】他のデコーダ２（０）〜２（６）には、選
択出力を有効（“Ｈ”）とする際に“Ｌ”であるアドレ
ス入力ＡＮ３ｉＮ〜ＡＮ５ｉＮに対応するアドレス入力
ＡＮ３ｉＮ〜ＡＮ５ｉＮの反転出力ＯＵＴ（３）バー、
ＯＵＴ（４）バー、ＯＵＴ（５）バーが、上述のアドレ
ス入力ＡＮ３ｉＮ〜ＡＮ５ｉＮの非反転出力ＯＵＴ
（３）、ＯＵＴ（４）、ＯＵＴ（５）の代わりに、対応
するＮＴｒ１１〜ＮＴｒ１３、ＰＴｒ１１〜ＰＴｒ１３
に供給されている。具体的には、デコーダ２（０）に
は、アドレス入力ＡＮ３ｉＮ〜ＡＮ５ｉＮの反転出力Ｏ
ＵＴ（３）バー、ＯＵＴ（４）バー、ＯＵＴ（５）バー
が供給されており、デコーダ２（１）には、アドレス入
力ＡＮ３ｉＮの非反転出力ＯＵＴ（３）とアドレス入力
ＡＮ４ｉＮ，ＡＮ５ｉＮの反転出力ＯＵＴ（４）バー、
ＯＵＴ（５）バーが供給されている。また、デコーダ２
（６）には、アドレス入力ＡＮ３ｉＮの反転出力ＯＵＴ
（３）バーとアドレス入力ＡＮ４ｉＮ，ＡＮ５ｉＮの非
反転出力ＯＵＴ（４）、ＯＵＴ（５）が供給されてい
る。

【００８１】これらのデコーダ２（０）〜２（６）は、
それぞれ供給されたアドレスＡＮ３ｉＮ〜ＡＮ５ｉＮが
０００（“Ｌ”、“Ｌ”、“Ｌ”）〜０１１（“Ｌ”、
“Ｈ、”、“Ｈ”）であってＣＳＢが“Ｈ”である場合
に、デコーダ３（０）〜３（６）を選択する。

【００８２】このマスクＲＯＭでは、データの読み出し
に先立って上述のように読み出し制御を行なってＣＳＢ
を“Ｈ”としておかなければ、アドレスＡＮ３ｉＮ〜Ａ
Ｎ５ｉＮによらず、デコーダ３（０）〜３（７）の選択
が行なわれず、データの読み出しを行なうことができな
い。従って、このマスクＲＯＭでは、データの読み出し
を制御することができる。

【００８３】上述の図１に示すマスクＲＯＭでは、読み
出し制御部８は、センスアンプ６及びバッファ７を駆動
する必要があり、読み出し制御部８の駆動負荷が比較的
大きい。これに対し、この図１６に示すマスクＲＯＭで
は、上述の図１８に示すように、読み出し制御部８は、
（各プリデコーダ２（０）〜２（７）の）ＮＴｒ１０、
ＰＴｒ１０のゲートを駆動するだけで済むため、読み出
し制御部８の駆動負荷が低減されている。

【００８４】また、このマスクＲＯＭでは、読み出し制
御部８からのＣＳＢはＸ側のプリデコーダ２ａ’に供給
するだけで足り、上述の図１に比較してＣＳＢを供給す
るための経路が短くて済み、さらに、図１８に示すよう
に、ゲート数が少なくて済むため、チップ上の占有面積
の低減に寄与することができる。さらに、ＣＳＢが
“Ｈ”とならない限り、メモリセルアレイ１に対するア
クセスが行われないため、予め書き込まれたデータが破
壊される可能性が低くなる。

【００８５】本発明の第７の実施形態に係るマスクＲＯ
Ｍは、図１９に示すように構成されている。上述の図１
６のマスクＲＯＭでは、読み出し制御部８の出力ＣＳＢ
をＸデコーダ３側のプリデコーダ２ａ’に供給し、プリ
デコーダ２ａ’の動作をＣＳＢに基づいて制御していた
が、この図１９に示すマスクＲＯＭでは、読み出し制御
部８の出力ＣＳＢをＹデコーダ５側のプリデコーダ４
ａ’（メモリセル選択手段）に供給し、プリデコーダ４
ａ’の動作をＣＳＢに基づいて制御するようになってい
る。

【００８６】Ｙデコーダ５は、上述のＸデコーダと同様
にセグメント毎に駆動可能となっており、図２０に示す
ように、セグメントに対応した４つのデコーダ５（０）
〜５（３）を備えている。これらのデコーダ５（０）〜
５（３）は、プリデコーダ４ｂからの４つのデコード出
力がそれぞれ供給される４つのデコーダを備えている。
プリデコーダ４ａ’は、アドレスの２ビット（ＡＮｎｉ
Ｎ、ＡＮｎ−１ｉＮ）に応じたアドレスバッファ９の出
力に基づいて各々デコーダ５（０）〜５（３）を選択す
るデコーダ４（０）〜４（３）を備えている。

【００８７】以下、デコーダ４（３）について説明す
る。このプリデコーダ４（３）は、図２１に示すよう
に、アドレスバッファ９からアドレス入力ＡＮｎ−１ｉ
Ｎの非反転出力ＯＵＴ（ｎ−１）がゲート信号として供
給されるＮＴｒ１４、ＰＴｒ１４と、アドレスバッファ
９からアドレス入力ＡＮｎｉＮの非反転出力ＯＵＴ
（ｎ）がゲート信号として供給されるＮＴｒ１５、ＰＴ
ｒ１５と、ＣＳＢがゲート信号として供給されるＮＴｒ
１６、ＰＴｒ１６とを備えている。

【００８８】ＰＴｒ１４〜ＰＴｒ１６は並列に接続され
ており、これらのソース又はドレインには電源電圧が供
給されている。また、ＮＴｒ１４、ＮＴｒ１５、ＮＴｒ
１６は直列に接続されており、これらの一端のＮＴｒ１
６のドレイン又はソースは接地電位に接続されている。
他端のＮＴｒ１５のソース又はドレインは、並列に接続
されたＰＴｒ１４〜ＰＴｒ１６の一端のドレイン又はソ
ースに接続されている。この接続点の電圧は、インバー
タ２４により反転されてＹデコーダ５（３）に供給され
ている。

【００８９】このように構成されたデコーダ４（３）で
は、アドレス入力ＡＮｎ−１ｉＮ、ＡＮｎｉＮの非反転
出力ＯＵＴ（ｎ−１）、ＯＵＴ（ｎ）、ＣＳＢが全て
“Ｈ”であるときのみ、Ｙ１１の電圧が“Ｌ”となり、
それ以外は、Ｙ１１の電圧は“Ｈ”となる。Ｙデコーダ
（すなわちビット線）５は、インバータ２４の出力が
“Ｈ”すなわち、Ｙ１１の電圧が“Ｌ”であるときに選
択されるようになっている。従って、アドレス入力ＡＮ
ｎ−１ｉＮ、ＡＮｎｉＮの非反転出力ＯＵＴ（ｎ−
１）、ＯＵＴ（ｎ）が共に“Ｈ”であってもＣＳＢが
“Ｌ”であるときはＹデコーダ５（３）が選択されず、
データの読み出しを行なうことができない。

【００９０】他のデコーダ４（０）〜４（２）には、選
択出力を有効（“Ｈ”）とする際に“Ｌ”であるアドレ
ス入力ＡＮｎ−１ｉＮ、ＡＮｎｉＮに対応するアドレス
ＡＮｎ−１ｉＮ、ＡＮｎｉＮの反転出力ＯＵＴ（ｎ−
１）バー、ＯＵＴ（ｎ）バーが、上述のアドレス入力Ａ
Ｎｎ−１ｉＮ、ＡＮｎｉＮの非反転出力ＯＵＴ（ｎ−
１）、ＯＵＴ（ｎ）の代わりに、対応するＮＴｒ１４、
ＮＴｒ１５に供給されている。

【００９１】これらのデコーダ４（０）〜４（２）は、
それぞれ供給されたアドレスＡＮｎ−１ｉＮ〜ＡＮｎｉ
Ｎが００（“Ｌ”、“Ｌ”）〜０１（“Ｌ”、“Ｈ”）
であってＣＳＢが“Ｈ”である場合に、デコーダ５
（０）〜５（２）を選択する。

【００９２】このマスクＲＯＭでは、データの読み出し
に先立って上述のように読み出し制御を行なってＣＳＢ
を“Ｈ”としておかなければ、アドレスＡＮｎ−１ｉ
Ｎ、ＡＮｎｉＮによらず、デコーダ５（０）〜５（３）
の選択が行なわれず、データの読み出しを行なうことが
できない。従って、このマスクＲＯＭでは、上述の第６
の実施の形態と同様に、データの読み出しを制御するこ
とができる。

【００９３】また、Ｙ側のアドレス数がＸ側より少ない
場合には、読み出し制御部８の出力負荷をさらに低減す
ることができる。この場合、ＣＳＢを供給するための経
路を短縮し、チップ上の占有面積の低減に寄与すること
ができる。

【００９４】図２２は本発明の第８の実施形態に係るＯ
ＴＰの構成を示すの構成を示すブロック図である。この
ＯＴＰは、上述の図１に示すマスクＲＯＭと同様に構成
されており、図１中のマスクＲＯＭのメモリセルから構
成されたメモリセルアレイ１の代わりにＯＴＰのメモリ
セルから構成されたメモリセル１’を備えている。ま
た、図１中のセンスアンプ６、出力バッファ７、読み出
し制御部８の代わりにセンスアンプ６’、入出力バッフ
ァ７’、読み出し制御部８’を備えており、図１の構成
に加えて、入力データをラッチするラッチ１７を備えて
いる。

【００９５】メモリセルアレイ１’は、所定の領域（セ
グメント）ごとに管理されており、上述の図１中のメモ
リセルアレイ１と同様に、デコーダ３、Ｙデコーダ５は
読み出しと書き込みに必要なセグメントに対応する部分
のみを選択して駆動できるようになっている。Ｘ側のプ
リデコーダ２ａ、２ｂは、アドレスバッファ９、１５、
１６から出力されるアドレスに基づいて、読み出しと書
き込みに係るセグメントに対応するＸデコーダ３の一部
を選択する。また、Ｙ側のプリデコーダ４ａ、４ｂは、
アドレスバッファ９から出力されるアドレスに基づいて
Ｙデコーダの一部を選択する。

【００９６】センスアンプ６’は、上述のように、読み
出し制御部８からの制御信号（ＣＳＢ）が“Ｈ”である
ときのみ動作し、ＣＳＢ“Ｌ”であるときには動作しな
いように構成されている。

【００９７】読み出し制御部８’は、図２３に示すよう
に構成されており、予め設定するセキュリティコードを
保持するプログラム用メモリセルＭ１、Ｍ２と、これら
にＭ１、Ｍ２にデータを書き込む書き込み系回路３３、
３４と、予めプログラムされた値を読み出すセンスアン
プ３１、３２と、予め設定された値と上述のアドレスの
２ビット（ＡＮ１ｉＮ、ＡＮ２ｉＮ）とを比較するプロ
グラムコンパレータ４０、４１と、これらのプログラム
コンパレータ４０、４１の出力が供給されるＮＡＮＤゲ
ート（ＮＡＮＤ１）１２と、ＮＡＮＤゲート１２の出力
を反転させるインバータ（ＩＮＶ１）１３と、インバー
タ１３の出力を保持するラッチ１４（状態保持手段）と
を備えている。この読み出し制御部８’には、上述のＳ
ＥＣ（識別情報）信号の代わりにＡＰＷＥ（識別情報）
信号が供給される。

【００９８】予め設定するコードをプログラムするプロ
グラム用メモリセルＭ１、Ｍ２は、外部から供給される
ＡＰＷＥ（識別情報）信号に応じて、プログラムすると
きと読み出すときのみに動作する。これらのメモリセル
Ｍ１、Ｍ２に設定されたコードは、ＡＰＷＥ信号に応じ
てコード用センスアンプ３１、３２により読み出し、内
部識別信号Ｄ０ＡＰ、Ｄ１ＡＰとして、プログラムコン
パレータ４０、４１に供給されている。

【００９９】外部からのアドレス入力であるＡＮ１ｉ
Ｎ、ＡＮ２ｉＮは、上述の図４と同様に、アドレスバッ
ファ１５、１６を介してプログラムコンパレータ４０、
４１に供給されている。これらのプログラムコンパレー
タ４０、４１の出力はＮＡＮＤゲート１２に供給されて
いる。このＮＡＮＤゲート１２の出力はインバータ１３
により反転されてラッチ１４に供給されている。従っ
て、ラッチ１４にはプログラムコンパレータ４０、４１
の出力の論理積が供給されている。このラッチ１４は、
外部から供給されるＡＰＷＥ信号及びＡＰＷＥＢ（反転
したＡＰＷＥ）信号に応じてインバータ１３の出力をラ
ッチする。このラッチ１４の出力はＣＳＢ信号として上
述の図１中のセンスアンプ６に供給される。ラッチ１４
の出力は、電源の供給を停止するまで、あるいは新たに
ＡＰＷＥ信号を立ち上げて後述の読み出し制御を実行す
るまでは一定の値に保持される。

【０１００】プログラムコンパレータ４０、４１は、図
２４に示すように、各々ソースあるいはドレインの両方
が共通に接続されたＰチャネルトランジスタ（Ｐ１
１）、Ｎチャネルトランジスタ（Ｎ１１）と、Ｐチャネ
ルトランジスタ（Ｐ１２）、Ｎチャネルトランジスタ
（Ｎ１２）を備えている。また、これらのプログラムコ
ンパレータ４０、４１は、アドレス入力ＡＮｉＮを反転
させるインバータ（ＩＮＶ１１）と、内部識別信号Ｄ０
ＡＰを反転させるインバータ（ＩＮＶ１２）と、トラン
ジスタＰ１１とＮ１１からなるトランスファーゲートあ
るいはトランジスタＰ１２とＮ１２からなるトランスフ
ァーゲートの出力を反転させて出力端子（ＡＮＯＵＴ）
から出力するインバータ（ＩＮＶ１３）とを備えてい
る。

【０１０１】Ｐ１１、Ｎ１１のソース又はドレインの一
方は共に入力端子（ＡＮｉＮ）に接続されており、他の
ドレイン又はソースは共にＩＮＶ１３の入力に接続され
ている。また、Ｐ１２、Ｎ１２のソース又はドレインの
一方には共にＩＮＶ１１によって反転された入力端子
（ＡＮｉＮ）からの信号が供給されており、他のドレイ
ン又はソースは共にＩＮＶ１３の入力に接続されてい
る。Ｐ１１、Ｎ１２のゲートには内部識別信号Ｄ０ＡＰ
が供給されており、Ｐ１２、Ｎ１１のゲートにはＩＮＶ
１２によって反転された内部識別信号Ｄ０ＡＰが供給さ
れている。

【０１０２】プログラムコンパレータ４０（４１）は上
述の予めプログラムされたプログラム用メモリセルＭ１
（Ｍ２）からの内部識別信号Ｄ０ＡＰ（Ｄ１ＡＰ）によ
り、以下のように動作する。

【０１０３】（ａ）予めプログラムされたデータが
“Ｌ”で、Ｄ０ＡＰに“Ｌ”が供給されている場合（セ
キュリティデータとして“Ｌ”が設定された状態） この場合では、Ｐ１１、Ｎ１２のゲートが“Ｌ”、Ｎ１
１、Ｐ１２のゲートが“Ｈ”となる。従ってＰ１１、Ｎ
１１がＯＮ、Ｐ１２、Ｎ１２はＯＦＦとなり、ＩＮＶ１
３により反転された入力ＡＮｉＮが出力される。この場
合、図２５に示すように、入力ＡＮｉＮが“Ｌ”であれ
ば出力は“Ｈ”となり、入力ＡＮｉＮが“Ｈ”であれば
出力は“Ｌ”となる。

【０１０４】（ｂ）予めプログラムされたデータが
“Ｈ”で、Ｄ０ＡＰに“Ｈ”が供給されている場合（セ
キュリティデータとして“Ｈ”が設定された状態） この場合では、Ｐ１１、Ｎ１２のゲートが“Ｈ”、Ｎ１
１、Ｐ１２のゲートが“Ｌ”となる。従って、Ｐ１１、
Ｎ１１がＯＦＦ、Ｐ１２、Ｎ１２はＯＮとなり、ＩＮＶ
１１により反転後、さらにＩＮＶ１３で正転された入力
ＡＮｉＮが出力される。この場合、図２５に示すよう
に、入力ＡＮｉＮが“Ｌ”であれば出力は“Ｌ”とな
り、入力ＡＮｉＮが“Ｈ”であれば出力は“Ｈ”とな
る。

【０１０５】プログラムコンパレータ４０、４１は、以
上のように予めプログラムされた値（セキュリティデー
タ）と入力ＡＮｉＮとの比較を行い、一致している場合
には“Ｈ”を出力し、一致していない場合には“Ｌ”を
出力する。

【０１０６】センスアンプ６’は、各ビット毎に、図２
６に示すように、メモリセルアレイ１’を構成するダミ
ーセルからの出力及び本セルからの読み出し出力がゲー
ト信号として供給されるトランジスタＮＴｒ２１、ＮＴ
ｒ２２と、上述の読み出し制御部８’の出力ＣＳＢがゲ
ート信号として供給されるトランジスタＮＴｒ２３と、
ソース又はドレインがプルアップされたＰトランジスタ
ＰＴｒ２１、ＰＴｒ２２を備えている。

【０１０７】このセンスアンプ６’は、読み出し制御部
８’からのＣＳＢが“Ｈ”のときのみトランジスタＮＴ
ｒ２３がＯＮとなって動作し、ＣＳＢが“Ｌ”のときは
トランジスタＮＴｒ２３がＯＦＦとなって動作しない。
従って、ＣＳＢに基づいてデータの読み出しの制御を行
うことができる。また、このようにＣＳＢに基づいてセ
ンスアンプ６’の動作を制御することにより、ＣＳＢが
“Ｌ”のとき、すなわち読み出しを行わないときの消費
電流を低減することができる。

【０１０８】以下、上述のように構成されたＯＴＰの動
作を説明する。予め上述の図２３中のプログラム用メモ
リセルＭ１、Ｍ２にデータを書き込んでおく。この書き
込みは、例えば書き込み系回路３３、３４が外部の機器
からのＡＰＷＥ信号等に基づいて外部から供給されたデ
ータを通常のＯＴＰメモリセルにデータを書き込むため
の方法と同様にプログラム用メモリセルＭ１、Ｍ２に
“Ｈ”若しくは“Ｌ”を記憶することによって行なう。

【０１０９】このようにプログラム用メモリセルにデー
タが書き込まれたＯＴＰを用いる際、電源投入ときに
は、ラッチ１４の出力ＣＳＢが“Ｌ”となっている。こ
の状態では、センスアンプ６’は動作していない。従っ
て、この状態でアドレスを供給してもこのＯＴＰからデ
ータを読み出すことはできない。データを読み出す前に
は、後述の読み出し制御を実行し、正しいアドレス（Ａ
Ｎ１ｉＮ、ＡＮ２ｉＮ）を入力して図２３中のラッチ１
４の出力ＣＳＢを“Ｈ”にしておかなければならない。

【０１１０】読み出し制御は、所定時間ＡＰＷＥを
“Ｈ”とし、この間に、アドレス（ＡＮ１ｉＮ、ＡＮ２
ｉＮ）を入力することによって行なう。ラッチ１４は、
ＡＰＷＢが“Ｈ”である間に供給されたインバータ１３
の出力を保持する。インバータ１３の出力は、プログラ
ムコンパレータ１０、１１の出力の論理積となっている
ため、アドレスＡＮ１ｉＮ、ＡＮ２ｉＮのいずれもがプ
ログラムコンパレータ４０、４１において設定された値
（セキュリティデータの設定値）に一致していなけれ
ば、インバータ１３の出力は“Ｈ”とはならない。従っ
て、読み出し制御によってラッチ１４に保持される値
は、正しいアドレスＡＮｌｉＮ、ＡＮ２ｉＮが入力され
たか否かによって異なる。

【０１１１】（ａ）正しいアドレスが入力された場合 プログラムコンパレータ４０、４１において設定された
値（セキュリティデータの設定値）と供給されたアドレ
スＡＮ１ｉＮ、ＡＮ２ｉＮが一致しているためインバー
タ１３の出力が“Ｈ”となり、この値（“Ｈ”）がラッ
チ１４に保持される。これにより、ＣＳＢが“Ｈ”とな
って、センスアンプ６’が動作可能な状態となり、アド
レスによって指定されたデータの読み出しが可能な状態
となる。

【０１１２】（ｂ）間違ったアドレスが入力された場合 プログラムコンパレータ４０、４１において設定された
値（セキュリティデータの設定値）と供給されたアドレ
スＡＮ１ｉＮ、ＡＮ２ｉＮのいずれか一方又は両方が一
致していないためインバータ１３の出力が“Ｌ”とな
り、この値（“Ｌ）”がラッチ１４に保持される。この
ため、ＣＳＢは依然として“Ｌ”のままであり、センス
アンプ６’が動作していないため、アドレスを供給して
もデータの読み出しを行うことはできない。

【０１１３】上述のように、このＯＴＰでは、読み出し
制御を行って、正しいアドレスを入力してＣＳＢを
“Ｈ”としなければ、データの読み出しを行うことがで
きない。

【０１１４】このため、このＯＴＰは、例えば記録した
データの保護（セキュリティ）の実現、共通のバスに接
続された複数のＯＴＰから読み出しを行うべき一つのＯ
ＴＰを選択するため等に用いることができる。

【０１１５】詳細には、記録したデータの保護を実現す
る場合には、プログラム用メモリセルＭ１、Ｍ２に予め
書き込むデータとして、セキュリティのためのデータ
（セキュリティデータ）を設定しておく。そして、読み
出しを行う前に、上述のように、読み出し制御を行って
外部からセキュリティ解除のためのデータをアドレスＡ
Ｎ１ｉＮ、ＡＮ２ｉＮとして入力する。入力されたデー
タが設定されたセキュリティデータと同一であればＣＳ
Ｂが“Ｈ”となってデータの読み出しが可能となる。

【０１１６】また、複数のＯＴＰから読み出しを行うべ
き１つのＯＴＰを選択するために用いる場合では、例え
ば図２７に示すように、上述の図２２と同様に構成され
たｓ個のＯＴＰ（Ｚ１’〜Ｚｓ’）を、アドレスバスＡ
１〜Ａｎ、データバスＤ１〜Ｄｍ、ＡＰＷＥ、ＡＰＷＥ
Ｂを共通として接続する。これらのＯＴＰ（Ｚ１’、Ｚ
２’、・・・・Ｚｓ’）には、上述のＭ１、Ｍ２と上述
のプログラムコンパレータの設定により各々異なる値
（例えば００、０１、１０、１１・・・・）が設定され
ているものとする。

【０１１７】これらのＯＴＰからデータの読み出しを行
う機器は、データの読み出しに先立って上述のように読
み出し制御を行う。この読み出し制御において供給され
たアドレスがいずれかのＯＴＰの設定値と同一であれ
ば、当該ＯＴＰのみが読み出し可能な状態となり、他の
ＯＴＰは読み出しが不可能な状態となる。従って、この
ようなＯＴＰを用い、各々異なる値を設定することによ
り、複数のＯＴＰから読み出しを行うべき１つのＯＴＰ
を選択することができる。また、上述のように読み出し
が不可能な状態にあるＯＴＰは、例えば上述のようにセ
ンスアンプ６’の電力消費が低下しているため、機器全
体としての消費電力を低減することができる。

【０１１８】なお、上述の実施形態では、プログラム用
メモリセルＭ１、Ｍ２、アドレスＡＮ１ｉＮ、ＡＮ２ｉ
Ｎの２ビットのみを読み出し制御用のデータとして用い
たが、さらに多くのビットを用いて読み出し制御を行う
こともできる。この場合、用いるビットの数だけ読み出
し制御部８’にプログラム用メモリセルとプログラムコ
ンパレータを設け、これらのメモリセルとプログラムコ
ンパレータの出力の論理積により、データの読み出しを
制御する。このように用いるビット数を増加させること
により、データの保護の確実性を高めることができる。
また、共通のバスに接続するＯＴＰの数が増加しても対
応することができる。

【０１１９】本発明の第９の実施形態に係るＯＴＰは、
上述の図２２と同様に構成されている。上述の図２３に
示す読み出し構成部８’では、１つのプログラムコンパ
レータに対して１つのプログラム用メモリセルを備えて
いたのに対し、このＯＴＰでは、図２８に示すように、
２つのプログラム用メモリＭ１、Ｍ８を備えており、上
述の図２４中のプログラムコンパレータ４０、４１の代
わりに、図２９に示す構成のプログラムコンパレータ４
０’、４１’を備えている。

【０１２０】同図中に示すように、これらのプログラム
コンパレータ４０’、４１’は、図２４に示す構成に加
えて、各々ソースあるいはドレインの両方が共通に接続
されたＰチャネルトランジスタ（Ｐ１３）、Ｎチャネル
トランジスタ（Ｎ１３）とＰチャネルトランジスタ（Ｐ
１４）、Ｎチャネルトランジスタ（Ｎ１４）を備えてい
る。また、これらのプログラムコンパレータ４０’、４
１’は、内部識別信号Ｄ８ＡＰを反転させるインバータ
（ＩＮＶ１４）と、トランジスタＰ１３とＮ１３からな
るトランスファーゲートあるいはトランジスタＰ１４と
Ｎ１４からなるトランスファーゲートの出力を反転させ
て出力端子（ＡＮＯＵＴ）から出力するインバータ（Ｉ
ＮＶ１５）とを備えている。Ｎ１３、Ｐ１４のゲートに
は内部識別信号Ｄ８ＡＰが供給されており、Ｐ１３、Ｎ
１４のゲートにはＩＮＶ１４によって反転された内部識
別信号Ｄ８ＡＰが供給されている。

【０１２１】プログラムコンパレータ４０’（４１’）
は、上述の予めプログラムされたプログラム用メモリセ
ルＭ１（Ｍ８）からの内部識別信号Ｄ０ＡＰ、Ｄ８ＡＰ
により、以下のように動作する。

【０１２２】（ａ）予め、プログラムされたデータが
“Ｈ”、“Ｈ”で、Ｄ０ＡＰに“Ｈ”、Ｄ８ＡＰに
“Ｈ”が供給されている場合 この場合では、Ｐ１１、Ｎ１２、Ｎ１３、Ｐ１４のゲー
トが“Ｈ”、Ｎ１１、Ｐ１２、Ｐ１３、Ｎ１４のゲート
が“Ｌ”となる。従って、Ｐ１２、Ｎ１２、Ｐ１３、Ｎ
１３がＯＮ、Ｐ１１、Ｎ１１、Ｐ１４、Ｎ１４はＯＦＦ
となり、ＩＮＶ１１により反転された入力ＡＮｉＮがＩ
ＮＶ１３によりさらに反転されて正転され、再度ＩＮＶ
１５により反転されてＡＮＯＵＴから出力される。この
場合、図３０に示すように、入力ＡＮｉＮが“Ｈ”であ
るとき出力は“Ｌ”となり、入力ＡＮｉＮが“Ｌ”であ
るとき出力は“Ｈ”となる。

【０１２３】（ｂ）予めプログラムされたデータが
“Ｌ”、“Ｈ”で、Ｄ０ＡＰに“Ｌ”、Ｄ８ＡＰに
“Ｈ”が供給されている場合 この場合では、Ｐ１１、Ｎ１２、Ｐ１３、Ｎ１４のゲー
トが“Ｌ”、Ｎ１１、Ｐ１２、Ｎ１３、Ｐ１４のゲート
が“Ｈ”となる。従って、Ｐ１１、Ｎ１１、Ｐ１３、Ｎ
１３がＯＮ、Ｐ１２、Ｎ１２、Ｐ１４、Ｎ１４がＯＦＦ
となり、ＩＮＶ１３により反転、ＩＮＶ１５によりさら
に反転されて正転されたＡＮｉＮがＡＮＯＵＴから出力
される。この場合、図３０に示すように、入力ＡＮｉＮ
が“Ｈ”であるとき出力は“Ｈ”となり、入力ＡＮｉＮ
が“Ｌ”であるとき出力は“Ｌ”となる。

【０１２４】（ｃ）予めプログラムされたデータが
“Ｈ”、“Ｌ”で、Ｄ０ＡＰに“Ｈ”、Ｄ８ＡＰに
“Ｌ”が供給されている場合 この場合では、Ｎ１３、Ｐ１４のゲートが“Ｌ”、Ｐ１
３、Ｎ１４のゲートが“Ｈ”となり、Ｄ０ＡＰが“Ｈ”
であってもＰ１３、Ｎ１３がＯＦＦ、Ｐ１４、Ｎ１４が
ＯＮとなっているため、ＧＮＤレベルがＩＮＶ１５に入
力され、出力は“Ｈ”となる。

【０１２５】（ｄ）予めプログラムされたデータが
“Ｌ”、“Ｌ”で、Ｄ０ＡＰに“Ｌ”、Ｄ８ＡＰに
“Ｌ”が供給されている場合 この場合も上述の（ｃ）の場合と同様に、Ｄ０ＡＰが
“Ｌ”であってもＰ１３、Ｎ１３がＯＦＦ、Ｐ１４、Ｎ
１４がＯＮとなっているため、ＧＮＤレベルがＩＮＶ１
５に入力され、出力は“Ｈ”となる。

【０１２６】このように構成されたＯＴＰでは、読み出
し制御のためのデータを設定しない場合には、上述第８
の実施形態と同様にプログラム用メモリセルＭ８、Ｍ９
に“Ｌ”を設定する。これにより、プログラムコンパレ
ータはＰ１３、Ｎ１３がＯＦＦ、Ｐ１４、Ｎ１４がＯＮ
となって常に“Ｈ”を出力する。この結果、ＣＳＢも常
に“Ｈ”となる。また、読み出し制御のためのデータを
設定する場合には、プログラム用メモリセルＭ８、Ｍ９
に“Ｈ”を設定し、さらに、プログラム用メモリセルＭ
１、Ｍ２の設定を行う。

【０１２７】上述のように、このＯＴＰでは、上述の第
８の実施形態の効果に加えてプログラム用メモリセルＭ
８、Ｍ９の設定により、読み出し制御のためのデータ設
定の有無を選択することができる。このため、読み出し
制御のためのデータの設定が必要なＯＴＰとそうでない
ものとで動作を切り換えることができる。

【０１２８】本発明の第１０の実施形態に係るＯＴＰ
は、上述の図２２と同様に構成されている。このＯＴＰ
では、読み出し制御部により出力されたＣＳＢを上述の
図７に示すセンスアンプ６’ではなく、図３１に示す入
出力バッファ７’に入力する。

【０１２９】この入出力バッファ７’は、同図中に示す
ように、図８に示す出力バッファ７と同様に、ＣＳＢの
反転値（ＣＳＢバー）とセンスアンプ６の出力が供給さ
れるＮＯＲゲート７ａと、ＣＳＢとセンスアンプ６の出
力が供給されるＮＡＮＤゲート７ｂと、ＮＯＲゲート７
ａの出力がゲート信号として供給されるＮチャネルＴｒ
（７ｃ）と、ＮＡＮＤゲート７ｂの出力がゲート信号と
して供給されるＰチャネルＴｒ（７ｄ）とを備えてお
り、さらに、外部から供給される信号Ｒ／Ｗに基づいて
入出力を切り換える入出力切り換え部７ｅとを備えてい
る。

【０１３０】ＮチャネルＴｒ（７ｃ）のドレイン又はソ
ースは接地されており、ＰチャネルＴｒ（７ｄ）のソー
ス又はドレインはプルアップされている。また、Ｎチャ
ネルＴｒ（７ｃ）のソース又はドレインとＰチャネルＴ
ｒ（７ｄ）のドレイン又はソースは接続されており、こ
の位置の電圧は読み出し時に入出力切り換え部７ｅを介
してＤＯＵＴとして出力される。また、書き込み時に
は、外部からのデータＤｉＮは、プログラム用メモリセ
ルと本セルにデータを書き込むために入出力切り換え部
７ｅを介してラッチ１７に供給される。

【０１３１】この入出力バッファ７’では、図３２に示
すように、ＣＳＢが“Ｌ”のときは、ＮチャネルＴｒ
（７ｃ）とＰチャネルＴｒ（７ｄ）が共にＯＦＦとな
り、出力ＤＯＵＴがハイインピーダンス“ＨｉＺ”とな
る。また、同図中に示すように、ＣＳＢが“Ｈ”のとき
は、センスアンプ６の出力に応じて出力ＤＯＵＴが変化
する。従って、ＣＳＢに基づいてデータの読み出しの制
御を行うことができる。

【０１３２】また、この入出力バッファ７’は、読み出
しを行うことができない状態（ＣＳＢが“Ｌ”のとき）
では、出力ＤＯＵＴがハイインピーダンス“ＨｉＺ”と
なり、読み出しを行うことができる状態では、出力ＤＯ
ＵＴは読み出されたデータに応じて“Ｌ”又は“Ｈ”と
なる。従って、出力ＤＯＵＴがハイインピーダンス“Ｈ
ｉＺ”であるか否かを検出することにより、当該ＯＴＰ
が読み出し可能な状態であるか否かを外部から確認する
ことができる。

【０１３３】センスアンプ６’を制御するか、入出力バ
ッファ７’を制御するか、又は両方を制御するかは、チ
ップサイズ及びチップレイアウト、ＣＳＢを供給するた
めの配線長、ゲート負荷、消費電流等を考慮し、最良の
制御方法を選択する。

【０１３４】本発明の第１１の実施形態に係るＯＴＰ
は、図３３に示すように構成されている。このＯＴＰで
は、上述の図２２に示すＯＴＰにおけるメモリセルアレ
イ１’の代わりにプログラム用メモリセル３８を備えた
メモリセルアレイ１”を設け、このプログラム用メモリ
セル３８のデータを読み出すセンスアンプをセルのデー
タを詰み出すセンスアンプ６’と共用とし、プログラム
用メモリセル３８にデータを書き込むときに必要なラッ
チを本セル（メモリセルアレイ１”内の通常のデータを
保持する領域）用ラッチ１７と共用とし、さらに、上述
の図３１に示す入出力バッファ７’を備えている。ま
た、このＯＴＰでは、読み出し制御部８”は、プログラ
ム用メモリセルから読み出したセキュリティデータとア
ドレス入力（ＡＮ１ｉＮ、ＡＮ２ｉＮ）の比較を行うた
めの、上述のプログラムコンパレータ４０、４１、ＮＡ
ＮＤ１（１３）、ＩＮＶ１（１４）、ラッチ１４等を備
えている。

【０１３５】外部からＡＰＷＥ信号が供給されると、読
み出し制御部８”は、プログラム用メモリセル３８のデ
ータをセンスアンプ６’を介して読み出し、上述のプロ
グラムコンパレータ４０、４１等によってアドレス入力
との比較を行い、これに基づいて上述のＣＳＢを出力す
る。入出力バッファ７’は、上述の第１０の実施形態と
同様に、読み出し制御部８”の出力ＣＳＢに基づいて入
出力バッファ７’の動作を制御する。これにより、この
ＯＴＰでは、上述の第８、第１０の実施形態と同様の効
果を実現することができる。

【０１３６】また、このＯＴＰでは、プログラム用メモ
リセル３８を本セルアレイ１”内に設けたことにより、
ウエハープロセス上で最も重要なメモリセルの均一化を
図ることができる。また、メモリアレイ１”周辺に余計
な回路を設ける必要がないため、チップサイズの縮小化
を図ることができる。

【０１３７】また、センスアンプ６’とラッチ１７を共
用とすることにより、さらなるチップサイズの縮小化を
図ることができる。

【０１３８】本発明の第１２の実施形態に係るＯＴＰ
は、図３４に示すように構成されている。上述の図２２
に示すＯＴＰでは、読み出し制御部８’の出力ＣＳＢを
センスアンプ６’に供給し、センスアンプ６’の動作を
ＣＳＢに基づいて制御していたが、この図３４に示すＯ
ＴＰでは、上述の第６の実施形態と同様に、読み出し制
御部８’の出力ＣＳＢをＸデコーダ３側のプリデコーダ
２ａ’（メモリセル選択手段）に供給し、プリデコーダ
２ａ’の動作をＣＳＢに基づいて制御するようになって
いる。 以下、プリデコーダ２ａ’について説明する。
このプリデコーダ２ａ’は、図３５に示すように、ＣＳ
Ｂがゲート信号として供給されるＮＴｒ１０、ＰＴｒ１
０と、アドレスバッファ９からアドレス入力ＡＮ３ｉＮ
の出力ＯＵＴ３がゲート信号として供給されるＮＴｒ１
１、ＰＴｒ１１と、アドレスバッファ９からアドレス入
力ＡＮ４ｉＮの出力ＯＵＴ４がゲート信号として供給さ
れるＮＴｒ１２、ＰＴｒ１２と、アドレスバッファ９か
らアドレス入力ＡＮ５ｉＮの出力ＯＵＴ５がゲート信号
として供給されるＮＴｒ１３、ＰＴｒ１３とを備えてい
る。

【０１３９】ＰＴｒ１０〜ＰＴｒ１３は並列に接続され
ており、これらのソース又はドレインには電源電圧ＶＣ
Ｃが供給されている。また、ＮＴｒ１０〜ＮＴｒ１３は
直列に接続されており、これらの一端のＮＴｒ１０のド
レイン又はソースは接地電位に接続されている。他端の
ＮＴｒ１３のソース又はドレインは、並列に接続された
ＰＴｒ１０〜ＰＴｒ１３の一端のドレイン又はソースに
接続されている。この接続点の電圧は、インバータ２３
により反転されてＸデコーダ３（７）に供給されてい
る。

【０１４０】このように構成されたプリデコーダ２ａ’
では、アドレス入力ＡＮ３ｉＮ〜ＡＮ５ｉＮの出力ＯＵ
Ｔ３、ＯＵＴ４、ＯＵＴ５、ＣＳＢがすべて“Ｈ”であ
るときのみ、出力が接地電位付近（“Ｌ”）となり、そ
れ以外は電源電圧付近（“Ｈ）”となる。

【０１４１】Ｘデコーダ（すなわちワード線）３（７）
は、インバータ２３の出力が“Ｈ”すなわち、プリデコ
ーダ２ａ’の出力が“Ｌ”であるときに選択されるよう
になっている。従って、アドレス入力ＡＮ３ｉＮ〜ＡＮ
５ｉＮの出力ＯＵＴ３、ＯＵＴ４、ＯＵＴ５、がすべて
“Ｈ”であってもＣＳＢが“Ｌ”であるときはＸデコー
ダ３（７）は選択されず、データの読み出しを行うこと
ができない。

【０１４２】このＯＴＰでは、データの読み出しに先立
って上述のように、読み出し制御を行ってＣＳＢを
“Ｈ”としておかなければ、アドレス入力（ＡＮ３ｉＮ
〜ＡＮ５ｉＮ）によらず、Ｘデコーダ３の選択が行われ
ず、データの読み出しを行うことができない。従って、
このＯＴＰでは、データの読み出しを制御することがで
きる。

【０１４３】上述の図２２に示すＯＴＰでは、読み出し
制御部８’は、各ビットごとにまとめられたセンスアン
プ６’を駆動する必要があり、読み出し制御部８’の駆
動負荷が比較的大きい。これに対し、この図３４に示す
ＯＴＰでは、上述の図３５に示すように、読み出し制御
部８’は、ＮＴｒ１０、ＰＴｒ１０のゲートを駆動する
だけで済むため、読み出し制御部８’の駆動負荷が低減
されている。

【０１４４】また、このＯＴＰでは、読み出し制御部
８’からのＣＳＢはＸ側のプリデコーダ２ａ’に供給す
るだけで足り、上述の図２２に示すＯＴＰに比較してＣ
ＳＢを供給するための経路が短くて済み、さらに、図３
５に示すように、ゲート数が少なくて済むため、チップ
上の占有面積の低減に寄与することができる。さらに、
ＣＳＢが“Ｈ”とならない限り、メモリセルアレイ１’
に対するアクセスが行われないことから、データを読み
出すことも、書き込むこともできないため、予め書き込
まれたデータが破壊される可能性が低くなる。

【０１４５】本発明の第１３の実施形態に係るＯＴＰ
は、図３６に示すように構成されている。

【０１４６】上述の図３４のＯＴＰでは、読み出し制御
部８’の出力ＣＳＢをＸデコーダ３側のプリデコーダ２
ａ’に供給し、プリデコーダ２ａ’の動作をＣＳＢに基
づいて制御していたが、この図３６に示すＯＴＰでは、
読み出し制御部８’の出力ＣＳＢをＹデコーダ５側のプ
リデコーダ４ａ’（メモリセル選択手段）に供給し、プ
リデコーダ４ａ’の動作をＣＳＢに基づいて制御するよ
うになっている。 以下、プリデコーダ４ａ’について
説明する。このプリデコーダ４ａ’は、図３７に示すよ
うに、アドレスバッファ９からアドレス入力ＡＮｎ−１
ｉＮの出力ＯＵＴｎ−１がゲート信号として供給される
ＮＴｒ１４、ＰＴｒ１４と、アドレスバッファ９からア
ドレス入力ＡＮｎｉＮの出力ＯＵＴｎがゲート信号とし
て供給されるＮＴｒ１５、ＰＴｒ１５と、ＣＳＢがゲー
ト信号として供給されるＮＴｒ１６、ＰＴｒ１６とを備
えている。

【０１４７】ＰＴｒ１４〜ＰＴｒ１６は並列に接続され
ており、これらのソース又はドレインには電源電圧ＶＣ
Ｃが供給されている。また、ＮＴｒ１４〜ＮＴｒ１６は
直列に接続されており、これらの一端のＮＴｒ１６のド
レイン又はソースは接地電位に接続されている。他端の
ＮＴｒ１５のソース又はドレインは、並列に接続された
ＰＴｒ１４〜ＰＴｒ１６の一端のドレイン又はソースに
接続されている。この接続点の電圧は、インバータ２４
により反転されてＹデコーダ５（３）に供給されてい
る。

【０１４８】このように構成されたプリデコーダ４ａ’
では、アドレス入力ＡＮｎ−１ｉＮ、ＡＮｎｉＮの出力
ＯＵＴｎ−１、ＯＵＴｎ、ＣＳＢがすべて“Ｈ”である
ときのみ、出力が接地電位付近（“Ｌ”）となり、それ
以外は電源電圧付近（“Ｈ”）となる。Ｙデコーダ（す
なわちビット線）５（３）は、インバータ２４の出力が
“Ｈ”すなわち、プリデコーダ４ａ’の出力が“Ｌ”で
あるときに選択されるようになっている。

【０１４９】従って、アドレス入力ＡＮｎ−１ｉＮ、Ａ
ＮｎｉＮの出力ＯＵＴｎ−１、ＯＵＴｎが共に“Ｈ”で
あってもＣＳＢが“Ｌ”であるときはＹデコーダ５
（３）が選択されず、データの読み出しを行うことがで
きない。

【０１５０】このＯＴＰでは、データの読み出しに先立
って上述のように読み出し制御を行ってＣＳＢを“Ｈ”
としておかなければ、アドレス入力（ＡＮｎ−１ｉＮ、
ＡＮｎｉＮ）によらず、Ｙデコーダ５の選択が行われ
ず、データの読み出しを行うことができない。従って、
このＯＴＰでは、上述の第１２の実施の形態と同様の効
果を得ることができ、データの読み出しを制御すること
ができる。

【０１５１】また、Ｙ側のアドレス数がＸ側より少ない
場合には、読み出し制御部８の出力負荷をさらに低減す
ることができる。この場合、ＣＳＢを供給するための経
路を短縮し、チップ上の占有面積の低減に寄与すること
ができる。

【０１５２】ところで、上述の図８に示す出力バッファ
及び図３１に示す入出力バッファ７’では、ＣＳＢ（及
びその反転信号）とセンスアンプ＆（６’）の出力をＮ
ＯＲゲート７ａ、ＮＡＮＤゲート７ｂに供給していた
が、図３８に示すように、これらのゲート７ａ、７ｂに
外部から供給される出力イネーブル信号をさらに供給し
てもよい。このような構成とすることにより、例えば複
数のマスクＲＯＭ（ＯＴＰ）を用い、各々のチップに供
給するＯＥによって読み出し、書き込みを行なうチップ
を選択することができる。

【０１５３】なお、上述の説明は、本発明をマスクＲＯ
ＭあるいはＯＴＰに適用した場合について説明したが、
本発明の適用対象はこれに限定されず、例えばＰＲＯ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ等の
他のメモリ装置にも適用することができる。

【０１５４】

【発明の効果】本発明に係るメモリ装置では、比較手段
が入力手段により入力された制御コードと予め設定され
たコードとを比較し、読み出し制御手段が比較結果に基
づいてメモリセルからのデータの読み出しを制御する。
従って、このメモリ装置は、制御コードを供給すること
により、データの読み出しを制御することができる。こ
のため、記録したデータのセキュリティの実現、複数の
メモリ装置から特定のメモリ装置の選択等を実現するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態に係るマスクＲＯＭ
の構成を示すブロック図である。

【図２】 従来のマスクＲＯＭの構成を示すブロック図
である。

【図３】 従来のＯＴＰの構成を示すブロック図であ
る。

【図４】 本発明の第１の実施形態に係るマスクＲＯＭ
を構成する読み出し制御部の構成を示すブロック図であ
る。

【図５】 読み出し制御部を構成するプログラムコンパ
レータの構成を示す回路図である。

【図６】 プログラムコンパレータの動作を示す真理値
表である。

【図７】 マスクＲＯＭを構成するセンスアンプの構成
を示す回路図である。

【図８】 マスクＲＯＭを構成する出力バッファの構成
を示す回路図である。

【図９】 バッファの動作を示す真理値表である。

【図１０】 マスクＲＯＭの使用態様の一例を示す図で
ある。

【図１１】 本発明の第２の実施形態に係るマスクＲＯ
Ｍを構成するプログラムコンパレータの構成を示す回路
図である。

【図１２】 プログラムコンパレータの動作を示す真理
値表である。

【図１３】 本発明の第３の実施形態に係るマスクＲＯ
Ｍを構成するプログラムコンパレータの構成を示す図で
ある。

【図１４】 本発明の第４の実施形態に係るプログラム
コンパレータの動作を示す真理値表である。

【図１５】 本発明の第５の実施形態に係るマスクＲＯ
Ｍを構成するプログラムコンパレータの構成を示す図で
ある。

【図１６】 本発明の第６の実施形態に係るマスクＲＯ
Ｍの構成を示すブロック図である。

【図１７】 マスクＲＯＭを構成するＸデコーダ、Ｘ線
プリデコーダ及びアドレスバッファの構成を示す図であ
る。

【図１８】 マスクＲＯＭを構成するプリデコーダの構
成を示す図である。

【図１９】 本発明の第７の実施形態に係るマスクＲＯ
Ｍの構成を示すブロック図である。

【図２０】 マスクＲＯＭを構成するＹデコーダ、Ｙ線
プリデコーダ及びアドレスバッファの構成を示す図であ
る。

【図２１】 マスクＲＯＭを構成するプリデコーダの構
成を示す図である。

【図２２】 本発明の第８の実施形態に係るＯＴＰの構
成を示すブロック図である。

【図２３】 ＯＴＰを構成する読み出し制御部の構成を
示すブロック図である。

【図２４】 読み出し制御部を構成するプログラムコン
パレータの構成を示す回路図である。

【図２５】 プログラムコンパレータの動作を示す真理
値表である。

【図２６】 ＯＴＰを構成するセンスアンプの構成を示
す回路図である。

【図２７】 ＯＴＰの使用態様の一例を示す図である。

【図２８】 本発明の第９の実施形態に係るＯＴＰを構
成する読み出し制御部の構成を示すブロック図である。

【図２９】 読み出し制御部を構成するプログラムコン
パレータの構成を示す回路図である。

【図３０】 プログラムコンパレータの動作を示す真理
値表である。

【図３１】 本発明の第１０の実施形態に係るＯＴＰを
構成する入出力バッファの構成を示すブロック図であ
る。

【図３２】 入出力バッファの動作を示す真理値表であ
る。

【図３３】 本発明の第１１の実施形態に係るＯＴＰの
構成を示すブロック図である。

【図３４】 本発明の第１２の実施形態に係るＯＴＰの
構成を示すブロック図である。

【図３５】 ＯＴＰを構成するプリデコーダの構成を示
す図である。

【図３６】 本発明の第１３の実施形態に係るＯＴＰの
構成を示すブロック図である。

【図３７】 ＯＴＰを構成するプリデコーダの構成を示
す図である。

【図３８】 マスクＲＯＭ、ＯＴＰを構成する出力バッ
ファ、入出力バッファの他の構成例を示す図である。

【符号の説明】

１、１’、１” メモリセルアレイ、２ａ、２ｂ、４
a、４ｂ プリデコーダ、３ Ｘデコーダ、５ Ｙデコ
ーダ、８、８’、８” 読み出し制御部

Claims (12)

【特許請求の範囲】
1. 【請求項１】 データを保持するメモリセルと、 外部から読み出し制御のための制御コードを入力する入
   力手段と、 該入力手段により入力された制御コードと予め設定され
   たコードとを比較する比較手段と、 該比較手段の比較結果に基づいて前記メモリセルからの
   データの読み出しを制御する読み出し制御手段とを備え
   ることを特徴とするメモリ装置。
2. 【請求項２】 外部からアドレスを入力するアドレス入
   力手段を備え、 前記入力手段は、アドレス入力手段の少なくとも一部か
   らなり、 前記アドレス入力手段に対する入力が前記アドレスであ
   るか前記制御コードであるかを示す識別情報を入力する
   識別情報入力手段を備え、 前記読み出し制御手段は、前記識別情報に基づいてアド
   レス入力手段による入力が前記制御コードであるとき
   に、入力された制御コードに基づいて読み出しの制御を
   行なうことを特徴とする請求項１記載のメモリ装置。
3. 【請求項３】 前記読み出し制御手段は、前記入力され
   たコードが前記予め設定されたコードと同一であるとき
   に、前記メモリセルからのデータの読み出しを許可し、
   入力されたコードが予め設定されたコードと異なるとき
   に、メモリセルからの読み出しを禁止することを特徴と
   する請求項１又は２に記載のメモリ装置。
4. 【請求項４】 前記読み出し制御手段は、 前記読み出し制御の状態を示す情報を保持する状態保持
   手段を備え、 前記識別情報が前記アドレス入力手段からの入力が前記
   制御コードであることを示しているときに、前記状態保
   持手段に保持されている情報を変化させ、状態保持手段
   に保持されている情報に基づいて読み出し制御を行なう
   ことを特徴とする請求項２記載のメモリ装置。
5. 【請求項５】 前記メモリセルからデータを読み出すセ
   ンスアンプを備え、 前記読み出し制御手段は、前記制御コードに基づいて前
   記センスアンプの動作を制御することを特徴とする請求
   項１又は２に記載のメモリ装置。
6. 【請求項６】 前記メモリセルから読み出されたデータ
   を出力するためのバッファを備え、 前記読み出し制御手段は、前記制御コードに基づいて前
   記バッファの動作を制御することを特徴とする請求項１
   又は２に記載のメモリ装置。
7. 【請求項７】 前記アドレス入力手段により入力された
   アドレスに基づいて複数のメモリセルからいずれかを選
   択するメモリセル選択手段を備え、 前記読み出し制御手段は、前記制御コードに基づいて前
   記メモリセル選択手段の動作を制御することを特徴とす
   る請求項２記載のメモリ装置。
8. 【請求項８】 前記メモリセルは、書き込み可能であ
   り、 前記比較手段の比較結果に基づいて前記メモリセルに対
   するデータの書き込みを制御する書き込み制御手段を備
   えることを特徴とする請求項１記載のメモリ装置。
9. 【請求項９】 前記コードを設定するコード設定手段を
   備えることを特徴とする請求項１記載のメモリ装置。
10. 【請求項１０】 前記コード設定手段は、データの読み
    出しの制御が必要なときに前記コードを設定し、データ
    の読み出しの制御が必要でないときに前記コードを無効
    とし、 前記読み出し制御手段は、前記コードが無効とされてい
    るときには、前記比較手段の比較結果によらず、データ
    の読み出しを可能とすることを特徴とする請求項９記載
    のメモリ装置。
11. 【請求項１１】 前記メモリセル内に、前記コードを保
    持するコード保持領域を有し、 前記コード設定手段は、設定した前記コードをコード保
    持領域に保持することを特徴とする請求項９記載のメモ
    リ装置。
12. 【請求項１２】 前記メモリセルからデータを読み出す
    センスアンプを備え、 該センスアンプを前記コード保持領域に保持されたコー
    ドの読み出しにも用いることを特徴とする請求項１１記
    載のメモリ装置。