JP2003283370A

JP2003283370A - 相関器

Info

Publication number: JP2003283370A
Application number: JP2002084665A
Authority: JP
Inventors: Kaname Teranishi; 要寺西
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2002-03-26
Filing date: 2002-03-26
Publication date: 2003-10-03
Anticipated expiration: 2022-03-26
Also published as: JP3855815B2

Abstract

(57)【要約】【課題】Ｗ−ＣＤＭＡ送受信機に使用するディジタルべ
ースバンドチップのようにマッチドフィルタ及び複数の
スライディング相関器を必要とする半導体チップに搭載
する場合には、かかる半導体チップの小型化によるコス
トの低減化を図ることができる相関器を提供する。【解決手段】セレクタ１８−１〜１８−４、２３−２〜
２３−４を制御することによって、スライディング相関
器１９−１〜１９−４を４タップ・マッチドフィルタと
しても、４個のスライディング相関器としても使用でき
る構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、Ｗ−ＣＤＭＡ（Wi
deband-Code Division Multiple Access）送受信機のセ
ルサーチ部などに使用して好適な相関器に関する。

【０００２】

【従来の技術】図１３はＷ−ＣＤＭＡ送受信機の受信機
部分の一部分を示す回路図である。図１３中、１はアン
テナ、２はアンテナ１で受信したＲＦ受信信号をベース
バンド信号に変換するＲＦ部、３はＲＦ部２から出力す
るベースバンド信号をデジタル化するＡ／Ｄ変換器、４
はＡ／Ｄ変換器３の出力からスクランブリングコードを
検出することによりセルサーチを行うセルサーチ部、５
は送信データ系列を再生する復調部、６はチャネルデコ
ーディング部である。

【０００３】図１４はセルサーチ部４の一部分を示す回
路図である。図１４中、７はＰＳＣ（Primary Synchron
ization Code）の検出を行うＰＳＣ相関部であり、８は
Ａ／Ｄ変換器３から出力されるデータ系列をシフトする
１６段構成の直列入力並列出力型のシフトレジスタ、９
はシフトレジスタ８の並列出力を入力データ系列とする
１６タップ・マッチドフィルタ、１０は１６タップ・マ
ッチドフィルタ９の出力を格納するためのメモリ、１１
はメモリ１０に格納された１６タップ・マッチドフィル
タ９の出力を入力データ系列とする１６タップ・マッチ
ドフィルタである。このＰＳＣ相関部７は、２個の１６
タップ・マッチドフィルタ９、１１を使用して２５６チ
ップ長のＰＳＣを検出するというものである。

【０００４】１２はＳＳＣ（Secondary Synchronizatio
n Code）を検出するＳＳＣ相関部である。１３−１、１
３−２、１３−１６はスライディング相関器であり、ス
ライディング相関器１３−３〜１３−１５は図示を省略
している。このＳＳＣ相関器１２は、１６個のスライデ
ィング相関器１３−１〜１３−１６を使用して１６種類
あるＳＳＣの中から移動局（Ｗ−ＣＤＭＡ送受信機）が
在圏する基地局が使用するＳＳＣを検出するというもの
である。また、１４はＰＳＣ相関部７及びＳＳＣ相関部
１２から出力される相関結果を格納する相関結果メモリ
である。

【０００５】

【発明が解決しようとする課題】Ｗ−ＣＤＭＡ送受信機
では、ＰＳＣ相関部７及びＳＳＣ相関部１２は、半導体
チップであるディジタルベースバンドチップに搭載され
るが、ディジタルベースバンドチップには、コストの観
点から小型化が要請されている。

【０００６】本発明は、かかる点に鑑み、マッチドフィ
ルタ及び複数のスライディング相関器を必要とする半導
体チップに搭載する場合には、かかる半導体チップの小
型化によるコストの低減化を図ることができるようにし
た相関器を提供することを目的とする。

【０００７】

【課題を解決するための手段】本発明の相関器は、入力
データ系列と所定コードとの乗算を行う乗算器を有する
第１、第２、…、第Ｎ（但し、Ｎは２以上の整数）のス
ライディング相関器を有し、第２、…、第Ｎのスライデ
ィング相関器は、第１、第２、…、第Ｎのスライディン
グ相関器の乗算器の乗算結果の加算を行う回路構成に切
り換えるための回路構成切換手段を有しているというも
のである。

【０００８】本発明の相関器によれば、回路構成切換手
段によって回路構成を切り換えることにより、Ｎタップ
・マッチドフィルタとしても、Ｎ個のスライディング相
関器としても動作させることができる。

【０００９】

【発明の実施の形態】以下、図１〜図１２を参照して、
本発明の第１実施形態〜第３実施形態について説明す
る。

【００１０】（第１実施形態・・図１〜図５）図１は本
発明の第１実施形態を示す回路図である。本発明の第１
実施形態は、回路構成切換制御によって、４タップ・マ
ッチドフィルタとしても、４個のスライディング相関器
としても使用することができるように構成したものであ
る。

【００１１】図１中、１５、１６は入力端子、ＤＡは入
力端子１５から入力する入力データ系列、ＤＢは入力端
子１６から入力する入力データ系列、１７は入力データ
系列ＤＡをシフトする４段構成の直列入力並列出力型の
シフトレジスタ、Ｑ１〜Ｑ４はシフトレジスタ１７から
並列出力されるデータである。

【００１２】１８−１はシフトレジスタ１７の出力Ｑ１
又は入力データ系列ＤＢを選択して出力するセレクタ、
１８−２はシフトレジスタ１７の出力Ｑ２又は入力デー
タ系列ＤＢを選択して出力するセレクタ、１８−３はシ
フトレジスタ１７の出力Ｑ３又は入力データ系列ＤＢを
選択して出力するセレクタ、１８−４はシフトレジスタ
１７の出力Ｑ４又は入力データ系列ＤＢを選択して出力
するセレクタである。

【００１３】１９−１〜１９−４はスライディング相関
器であり、スライディング相関器１９−１において、２
０−１はセレクタ１８−１の出力とコードＣ１との乗算
を行う乗算回路、２１−１は乗算器２０−１の乗算結果
とスライディング相関器１９−１の前回の相関結果との
加算を行う加算器、２２−１は加算器２１−１の加算結
果（スライディング相関器１９−１の相関結果）を保持
するレジスタである。

【００１４】スライディング相関器１９−２において、
２０−２はセレクタ１８−２の出力とコードＣ２との乗
算を行う乗算回路、２１−２は乗算器２０−２の乗算結
果と乗算器２０−１の乗算結果又はスライディング相関
器１９−２の前回の相関結果との加算を行う加算器、２
２−２は加算器２１−２の加算結果（スライディング相
関器１９−２の相関結果）を保持するレジスタ、２３−
２は乗算器２０−１の乗算結果又はレジスタ２２−２が
保持するスライディング相関器１９−２の前回の相関結
果を選択して出力するセレクタである。

【００１５】スライディング相関器１９−３において、
２０−３はセレクタ１８−３の出力とコードＣ３との乗
算を行う乗算回路、２１−３は乗算器２０−３の乗算結
果とスライディング相関器１９−２の相関結果又はスラ
イディング相関器１９−３の前回の相関結果との加算を
行う加算器、２２−３は加算器２１−３の加算結果（ス
ライディング相関器１９−３の相関結果）を保持するレ
ジスタ、２３−３はスライディング相関器１９−２の相
関結果又はレジスタ２２−３が保持するスライディング
相関器１９−３の前回の相関結果を選択して出力するセ
レクタである。

【００１６】スライディング相関器１９−４において、
２０−４はセレクタ１８−４の出力とコードＣ４との乗
算を行う乗算回路、２１−４は乗算器２０−４の乗算結
果とスライディング相関器１９−３の相関結果又はスラ
イディング相関器１９−４の前回の相関結果との加算を
行う加算器、２２−４は加算器２１−４の加算結果（ス
ライディング相関器１９−４の相関結果）を保持するレ
ジスタ、２３−４はスライディング相関器１９−３の相
関結果又はレジスタ２２−４が保持するスライディング
相関器１９−４の前回の相関結果を選択して出力するセ
レクタである。

【００１７】図２は本発明の第１実施形態を４タップ・
マッチドフィルタとして動作させる場合のセレクタ１８
−１〜１８−４、２３−２〜２３−４の状態を示す回路
図である。即ち、本発明の第１実施形態を４タップ・マ
ッチドフィルタとして動作させる場合には、セレクタ１
８−１〜１８−４はシフトレジスタ１７の出力Ｑ１〜Ｑ
４を選択し、セレクタ２３−２は乗算器２０−１の乗算
結果を選択して出力し、セレクタ２３−３、２３−４は
加算器２１−２、２１−３の加算結果を選択して出力す
るように制御する。

【００１８】このようにすると、シフトレジスタ１７の
出力Ｑ１〜Ｑ４は、セレクタ１８−１〜１８−４を介し
て、乗算器２０−１〜２０−４に入力し、乗算器２０−
１で［Ｑ１×Ｃ１］＝Ｍ１、乗算器２０−２で［Ｑ２×
Ｃ２］＝Ｍ２、乗算器２０−３で［Ｑ３×Ｃ３］＝Ｍ
３、乗算器２０−４で［Ｑ４×Ｃ４］＝Ｍ４なる乗算が
行われる。

【００１９】更に、加算器２１−２で［Ｍ１＋Ｍ２］＝
Ｓ２なる加算が行われ、加算器２１−３で［Ｓ２＋Ｍ
３］＝Ｓ３なる加算が行われ、加算器２１−４で［Ｓ３
＋Ｍ４］＝Ｓ４なる加算が行われ、加算結果Ｓ４がマッ
チドフィルタ出力としてスライディング相関器１９−４
から出力される。

【００２０】図３は本発明の第１実施形態を４タップ・
マッチドフィルタとして動作させた場合の具体的動作例
を示す波形図であり、コードＣ１、Ｃ２、Ｃ３、Ｃ４と
してそれぞれ“１”，“−１”，“１”，１”を使用
し、入力データ系列ＤＡとして “−１，−１，１，−
１，１，−１，１，１，１，１，−１，１”が逐次入力
された場合を例にしている。

【００２１】この例の場合には、入力データ系列ＤＡと
コードＣ１〜Ｃ４との相関値が入力データ系列ＤＡの入
力開始後、４クロックサイクル遅延後のタイミングから
逐次出力され、最大の相関値“４”を示すタイミングが
相関値出力後、５クロックサイクル目に得られている。

【００２２】図４は本発明の第１実施形態を４個のスラ
イディング相関器として動作させる場合のセレクタ１８
−１〜１８−４、２３−２〜２３−４の状態を示す回路
図である。即ち、本発明の第１実施形態を４個のスライ
ディング相関器として使用する場合には、セレクタ１８
−１〜１８−４は入力データ系列ＤＢを選択して出力
し、セレクタ２３−２〜２３−４はレジスタ２２−２〜
２２−４の保持値を選択して出力するように制御する。

【００２３】このようにすると、入力データ系列ＤＢ
は、セレクタ１８−１〜１８−４を介して、乗算器２０
−１〜２０−４に入力し、乗算器２０−１で［ＤＢ
_i（入力データ系列ＤＢのｉチップ目の値）×Ｃ１］＝
Ｍ１、乗算器２０−２で［ＤＢ_i×Ｃ２］＝Ｍ２、乗算
器２０−３で［ＤＢ_i×Ｃ３］＝Ｍ３、乗算器２０−４
で［ＤＢ_i×Ｃ４］＝Ｍ４なる乗算が行われる。

【００２４】更に、加算器２１−１で［Ｍ１＋レジスタ
２２−１の保持値（スライディング相関器１９−１の前
回の相関結果）］＝Ｓ１、加算器２１−２で［Ｍ２＋レ
ジスタ２２−２の保持値（スライディング相関器１９−
２の前回の相関結果）］＝Ｓ２、加算器２１−３で［Ｍ
３＋レジスタ２２−３の保持値（スライディング相関器
１９−３の前回の相関結果）］＝Ｓ３、加算器２１−４
で［Ｍ４＋レジスタ２２−４の保持値（スライディング
相関器１９−４の前回の相関結果）］＝Ｓ４なる加算が
行われ、これらがレジスタ２２−１〜２２−４に保持さ
れると共に、スライディング相関器１９−１〜１９−４
のスライディング相関結果Ｓ１〜Ｓ４として出力され
る。

【００２５】図５は本発明の第１実施形態を４個のスラ
イディング相関器として動作させた場合の具体的動作例
を示す波形図であり、コードＣ１、Ｃ２、Ｃ３、Ｃ４と
して“１，−１，１，１”、“−１，−１，−１，−
１”、“１，−１，−１，１”、“−１，１，１，−
１”がそれぞれ乗算器２０−１、２０−２、２０−３、
２０−４に逐次入力し、かつ、入力データ系列ＤＢとし
て“１，−１，−１，１”が逐次入力された場合を例に
している。

【００２６】この例の場合には、入力データ系列ＤＢと
４種類のコードＣ１〜Ｃ４との相関値Ｓ１〜Ｓ４が、入
力データ系列ＤＢの入力開始後、１クロックサイクル遅
延後のタイミングから逐次出力され、コードＣ３が最大
の相関値“４”を示すコードとして判明する。

【００２７】以上のように、本発明の第１実施形態によ
れば、回路構成切換手段をなすセレクタ１８−１〜１８
−４、２３−２〜２３−４の制御によって、４個のスラ
イディング相関器１９−１〜１９−４を４タップ・マッ
チドフィルタとしても、それぞれ独立した４個のスライ
ディング相関器としても使用することができる。したが
って、本発明の第１実施形態を４タップ・マッチドフィ
ルタ及び４個のスライディング相関器を必要とする半導
体チップに搭載する場合には、かかる半導体チップの小
型化によるコストの低減化を図ることができる。

【００２８】（第２実施形態・・図６、図７）図６は本
発明の第２実施形態を示す回路図である。本発明の第２
実施形態は、Ｗ−ＣＤＭＡ送受信機のセルサーチ部に使
用することができるようにしたものであり、本発明の第
１実施形態を拡張し、回路構成切換制御によって、１６
タップ・マッチドフィルタとしても、１６個のスライデ
ィング相関器としても使用することができるように構成
したものである。

【００２９】本発明の第２実施形態においては、本発明
の第１実施形態が備える４段構成の直列入力並列出力型
のシフトレジスタ１７の代わりに、１６段構成の直列入
力並列出力型のシフトレジスタ２４が設けられている。
また、シフトレジスタ２４の出力Ｑ１〜Ｑ１６又は入力
データ系列ＤＢを選択して出力する１６個のセレクタ１
８−１〜１８−１６（セレクタ１８−４〜１８−１５は
図示を省略）が設けられている。

【００３０】また、セレクタ１８−１〜１８−１６に対
応して、１６個のスライディング相関器１９−１〜１９
−１６（スライディング相関器１９−４〜１９−１５は
図示を省略）が設けられている。なお、スライディング
相関器１９−２〜１９−１６は同一の回路構成とされて
おり、図示を省略しているスライディング相関器１９−
ｗ（但し、ｗ＝４、５、…、１５）は、乗算器２０−ｗ
と、加算器２１−ｗと、レジスタ２２−ｗと、セレクタ
２３−ｗを備えている。

【００３１】本発明の第２実施形態を１６タップ・マッ
チドフィルタとして動作させる場合には、セレクタ１８
−１〜１８−１６はシフトレジスタ２４の出力Ｑ１〜Ｑ
１６を選択し、セレクタ２３−２は乗算器２０−１の乗
算結果を選択して出力し、セレクタ２３−３〜２３−１
６は加算器２１−２〜２１−１６の加算結果を選択して
出力するように制御する。

【００３２】このようにすると、シフトレジスタ２４の
出力Ｑ１〜Ｑ１６は、セレクタ１８−１〜１８−１６を
介して、乗算器２０−１〜２０−１６に入力し、乗算器
２０−ｖ（但し、ｖ＝１、２、…、１６）で［Ｑｖ×Ｃ
ｖ］＝Ｍｖなる乗算が行われ、更に、加算器２１−２〜
２１−１６が使用され、ΣＭｖ＝Ｓ１６なる加算が行わ
れ、この加算結果Ｓ１６がマッチドフィルタ出力として
スライディング相関器１９−１６から出力される。

【００３３】また、本発明の第２実施形態を１６個のス
ライディング相関器として使用する場合には、セレクタ
１８−１〜１８−１６は入力データ系列ＤＢを選択して
出力し、セレクタ２３−２〜２３−１６はレジスタ２２
−２〜２２−１６の保持値を選択して出力するように制
御する。

【００３４】このようにすると、入力データ系列ＤＢ
は、セレクタ１８−１〜１８−１６を介して、乗算器２
０−１〜２０−１６に入力し、乗算器２０−ｖで［ＤＢ
_i（入力データ系列ＤＢのｉチップ目の値）×Ｃｖ］＝
Ｍｖなる乗算が行われ、更に、加算器２１−ｖで［Ｍｖ
＋レジスタ２２−ｖの保持値（スライディング相関器１
９−ｖの前回の相関結果）］なる加算が行われ、これが
レジスタ２２−ｖに保持されると共に、スライディング
相関器１９−ｖのスライディング相関結果Ｓｖとして出
力される。

【００３５】図７は本発明の第２実施形態を使用したＷ
−ＣＤＭＡ送受信機のセルサーチ部の一部分を示す回路
図である。図７中、２５はＰＳＣの検出とＳＳＣの検出
を行うＰＳＣ／ＳＳＣ相関部であり、２６は本発明の第
２実施形態、２７はメモリ、２８は１６タップ・マッチ
ドフィルタである。また、２９は相関結果を格納する相
関結果メモリである。

【００３６】このように構成されたセルサーチ部では、
ＰＳＣを検出する第１ステップ時においては、本発明の
第２実施形態２６は、１６タップ・マッチドフィルタと
して動作するように制御され、ＳＳＣを検出する第２ス
テップ時においては、本発明の第２実施形態２６は、１
６個のスライディング相関器として動作するように制御
される。

【００３７】本発明の第２実施形態によれば、回路構成
切換手段をなすセレクタ１８−１〜１８−１６、２３−
２〜２３−１６の制御によって、１６個のスライディン
グ相関器１９−１〜１９−１６を１６タップ・マッチド
フィルタとしても、それぞれ独立した１６個のスライデ
ィング相関器としても使用することができる。したがっ
て、本発明の第２実施形態を１６タップ・マッチドフィ
ルタ及び１６個のスライディング相関器を必要とするＷ
−ＣＤＭＡ送受信機に使用するディジタルベースバンド
チップに搭載する場合には、ディジタルベースバンドチ
ップの小型化によるコストの低減化を図ることができ
る。

【００３８】なお、本発明の第１実施形態及び第２実施
形態は、同様の考え方で相関器を構成しているが、この
ような考え方で相関器を構成する場合には、スライディ
ング相関器が２個以上の場合に適用することができる。

【００３９】（第３実施形態・・図８）図８は本発明の
第３実施形態の一部分を示す回路図である。本発明の第
３実施形態は、Ｎ個（但し、Ｎは４以上の偶数）のスラ
イディング相関器１９−１〜１９−Ｎを有するものであ
り、スライディング相関器１９−（２ｋ＋１）［但し、
ｋ＝１、…、Ｎ／２−１］にセレクタ３０−（２ｋ＋
１）が追加されている。

【００４０】そして、スライディング相関器１９−２ｋ
［但し、ｋ＝１、…、Ｎ／２］内のセレクタ２３−２ｋ
は、スライディング相関器１９−（２ｋ−１）の乗算器
２０−（２ｋ−１）の乗算結果又はスライディング相関
器１９−２ｋの前回の相関結果Ｓ（２ｋ）を選択して出
力するように構成されている。

【００４１】また、スライディング相関器１９−（２ｋ
＋１）内のセレクタ２３−（２ｋ＋１）は、スライディ
ング相関器１９−ｊ（但し、ｊ＜２ｋ＋１）の相関結果
［例えば、スライディング相関器１９−２ｋの相関結果
Ｓ（２ｋ）］又はスライディング相関器１９−（２ｋ＋
１）の前回の相関結果Ｓ（２ｋ＋１）を選択して出力す
るように構成されている。

【００４２】また、スライディング相関器１９−（２ｋ
＋１）内のセレクタ３０−（２ｋ＋１）は、スライディ
ング相関器１９−ｈ（但し、ｈ＞２ｋ＋１）の相関結果
［例えば、スライディング相関器１９−（２ｋ＋２）の
相関結果Ｓ（２ｋ＋２）］又はスライディング相関器１
９−（２ｋ＋１）の乗算器２０−（２ｋ＋１）の乗算結
果を選択して出力するように構成されている。

【００４３】即ち、本発明の第３実施形態では、スライ
ディング相関器１９−２ｋは、スライディング相関器１
９−（２ｋ−１）の乗算器２０−（２ｋ−１）の乗算結
果又はスライディング相関器１９−２ｋの前回の相関結
果Ｓ（２ｋ）と、スライディング相関器１９−２ｋの乗
算器２０−２ｋの乗算結果との加算を行うように構成さ
れている。

【００４４】また、スライディング相関器１９−（２ｋ
＋１）は、スライディング相関器１９−ｊの相関結果と
スライディング相関器１９−ｈの相関結果との加算、又
は、スライディング相関器１９−（２ｋ＋１）の乗算器
２０−（２ｋ＋１）の乗算結果とスライディング相関器
１９−（２ｋ＋１）の前回の相関結果Ｓ（２ｋ＋１）と
の加算を行うように構成されている。

【００４５】このように、スライディング相関器１９−
１の乗算器２０−１及びスライディング相関器１９−２
〜１９−Ｎの加算器２２−２〜２１−Ｎを（３Ｎ／２−
２）個のセレクタを用いてツリー状に接続して、Ｎタッ
プ・マッチドフィルタとして動作させる場合には、Ｎタ
ップ・マッチドフィルタとしての出力は、スライディン
グ相関器１９−（Ｎ／２＋１）に得ることができる。

【００４６】本発明の第３実施形態によれば、回路構成
切換手段をなすセレクタを制御することにより、Ｎ個の
スライディング相関器１９−１〜１９−ＮをＮタップ・
マッチドフィルタとしても、それぞれ独立したＮ個のス
ライディング相関器としても使用することができる。し
たがって、本発明の第３実施形態をＮタップ・マッチド
フィルタ及びＮ個のスライディング相関器を必要とする
半導体チップに搭載する場合には、かかる半導体チップ
の小型化によるコストの低減化を図ることができる。

【００４７】また、本発明の第３実施形態によれば、Ｎ
タップ・マッチドフィルタとして動作させる場合、乗算
器２０−１〜２０−Ｎの乗算結果の加算段数をlog₂Ｎ段
に減らすことができ、高速動作を図ることができる。

【００４８】（本発明の第３実施形態の第１具体例・・
図９〜図１１）図９は本発明の第３実施形態の第１具体
例を示す回路図である。本発明の第３実施形態の第１具
体例は、スライディング相関器１９−３にセレクタ３０
−３を追加し、セレクタ３０−３は、乗算器２０−３の
乗算結果又は加算器２１−４の加算結果を選択して加算
器２１−３に出力するように構成すると共に、セレクタ
２３−４は、乗算器２０−３の乗算結果又はレジスタ２
２−４の保持値を選択して加算器２１−４に出力するよ
うに構成し、その他については、本発明の第１実施形態
と同様に構成したものである。

【００４９】図１０は本発明の第３実施形態の第１具体
例を４タップ・マッチドフィルタとして動作させる場合
のセレクタ１８−１〜１８−４、２３−２〜２３−４、
３０−３の状態を示す回路図である。即ち、本発明の第
３実施形態の第１具体例を４タップ・マッチドフィルタ
として動作させる場合には、セレクタ１８−１〜１８−
４はシフトレジスタ１７の出力Ｑ１〜Ｑ４を選択し、セ
レクタ２３−２は乗算器２０−１の乗算結果を選択して
出力し、セレクタ２３−３は加算器２１−２の加算結果
を選択して出力し、セレクタ２３−４は乗算器２０−３
の乗算結果を選択して出力し、セレクタ３０−３は加算
器２１−４の加算結果を選択して出力するように制御す
る。

【００５０】このようにすると、シフトレジスタ１７の
出力Ｑ１〜Ｑ４は、セレクタ１８−１〜１８−４を介し
て、乗算器２０−１〜２０−４に入力し、乗算器２０−
１で［Ｑ１×Ｃ１］＝Ｍ１、乗算器２０−２で［Ｑ２×
Ｃ２］＝Ｍ２、乗算器２０−３で［Ｑ３×Ｃ３］＝Ｍ
３、乗算器２０−４で［Ｑ４×Ｃ４］＝Ｍ４なる乗算が
行われる。

【００５１】更に、加算器２１−２で［Ｍ１＋Ｍ２］＝
Ｓ２なる加算が行われ、加算器２１−４で［Ｍ３＋Ｍ
４］＝Ｓ４、加算器２１−３で［Ｓ２＋Ｓ４］＝Ｓ３な
る加算が行われ、この加算結果Ｓ３がマッチドフィルタ
出力としてスライディング相関器１９−３（＝４（スラ
イディング相関器の個数）／２＋１）から出力される。

【００５２】図１１は本発明の第３実施形態の第１具体
例を４個のスライディング相関器として動作させる場合
のセレクタ１８−１〜１８−４、２３−２〜２３−４、
３０−３の状態を示す回路図である。即ち、本発明の第
３実施形態の第１具体例を４個のスライディング相関器
として使用する場合には、セレクタ１８−１〜１８−４
は入力データ系列ＤＢを選択して出力し、セレクタ２３
−２〜２３−４はレジスタ２２−２〜２２−４の保持値
を選択して出力し、セレクタ３０−３は乗算器２０−３
の乗算結果を選択して出力するように制御する。

【００５３】このようにすると、入力データ系列ＤＢ
は、セレクタ１８−１〜１８−４を介して、乗算器２０
−１〜２０−４に入力し、乗算器２０−１で［ＤＢ
_i（入力データ系列ＤＢのｉチップ目の値）×Ｃ１］＝
Ｍ１、乗算器２０−２で［ＤＢ_i×Ｃ２］＝Ｍ２、乗算
器２０−３で［ＤＢ_i×Ｃ３］＝Ｍ３、乗算器２０−４
で［ＤＢ_i×Ｃ４］＝Ｍ４なる乗算が行われる。

【００５４】更に、加算器２１−１で［Ｍ１＋レジスタ
２２−１の保持値（スライディング相関器１９−１の前
回の相関結果）］＝Ｓ１、加算器２１−２で［Ｍ２＋レ
ジスタ２２−２の保持値（スライディング相関器１９−
２の前回の相関結果）］＝Ｓ２、加算器２１−３で［Ｍ
３＋レジスタ２２−３の保持値（スライディング相関器
１９−３の前回の相関結果）］＝Ｓ３、加算器２１−４
で［Ｍ４＋レジスタ２２−４の保持値（スライディング
相関器１９−４の前回の相関結果）］＝Ｓ４なる加算が
行われ、これらがレジスタ２２−１〜２２−４に保持さ
れると共に、スライディング相関器１９−１〜１９−４
のスライディング相関結果Ｓ１〜Ｓ４として出力され
る。

【００５５】以上のように、本発明の第３実施形態の第
１具体例によれば、回路構成切換手段をなすセレクタ１
８−１〜１８−４、２３−２〜２３−４、３０−３の制
御によって、４個のスライディング相関器１９−１〜１
９−４を４タップ・マッチドフィルタとしても、それぞ
れ独立した４個のスライディング相関器としても使用す
ることができる。したがって、本発明の第３実施形態の
第１具体例を４タップ・マッチドフィルタ及び４個のス
ライディング相関器を必要とする半導体チップに搭載す
る場合には、かかる半導体チップの小型化によるコスト
の低減化を図ることができる。

【００５６】また、本発明の第３実施形態の第１具体例
によれば、４タップ・マッチドフィルタとして動作させ
る場合、乗算器２０−１〜２０−４の乗算結果の加算段
数を２段に減らすことができるので（加算器２１−２、
２１−４による加算が第１段、加算器２１−３による加
算が第２段）、加算段数が３段である本発明の第１実施
形態（加算器２１−２による加算が第１段、加算器２１
−３による加算が第２段、加算器２１−４による加算が
第３段）よりも動作を高速にすることができる。

【００５７】なお、図１２は本発明の第３実施形態の第
２具体例として８個のスライディング相関器１９−１〜
１９−８を設けた場合において、８タップ・マッチドフ
ィルタとして動作させる場合の加算器２１−１〜２１−
８の接続状態を示しており、この場合には、８タップ・
マッチドフィルタとしての出力は、スライディング相関
器１９−５（＝８(スライディング相関器の個数)／２＋
１）に得ることができる。

【００５８】

【発明の効果】以上のように、本発明によれば、回路構
成を切り換えることにより、マッチドフィルタとして
も、それぞれ独立した複数のスライディング相関器とし
ても動作させることができるので、マッチドフィルタ及
び複数のスライディング相関器を必要とする半導体チッ
プに搭載する場合には、かかる半導体チップの小型化に
よるコストの低減化を図ることができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態を示す回路図である。

【図２】本発明の第１実施形態を４タップ・マッチドフ
ィルタとして動作させる場合のセレクタの状態を示す回
路図である。

【図３】本発明の第１実施形態を４タップ・マッチドフ
ィルタとして動作させた場合の具体的動作例を示す波形
図である。

【図４】本発明の第１実施形態を４個のスライディング
相関器として動作させる場合のセレクタの状態を示す回
路図である。

【図５】本発明の第１実施形態を４個のスライディング
相関器として動作させた場合の具体的動作例を示す波形
図である。

【図６】本発明の第２実施形態を示す回路図である。

【図７】本発明の第２実施形態を使用したＷ−ＣＤＭＡ
送受信機のセルサーチ部の一部分を示す回路図である。

【図８】本発明の第３実施形態の一部分を示す回路図で
ある。

【図９】本発明の第３実施形態の第１具体例を示す回路
図である。

【図１０】本発明の第３実施形態の第１具体例を４タッ
プ・マッチドフィルタとして動作させる場合のセレクタ
の状態を示す回路図である。

【図１１】本発明の第３実施形態の第１具体例を４個の
スライディング相関器として動作させる場合のセレクタ
の状態を示す回路図である。

【図１２】本発明の第３実施形態の第２具体例を説明す
るための図である。

【図１３】Ｗ−ＣＤＭＡ送受信機の受信機部分の一部分
を示す回路図である。

【図１４】図１３に示すＷ−ＣＤＭＡ送受信機が備える
セルサーチ部の一部分を示す回路図である。

【符号の説明】

１５、１６入力端子１９−ｉスライディング相関器

Claims

【特許請求の範囲】

【請求項１】入力データ系列と所定コードとの乗算を行
う乗算器を有する第１、第２、…、第Ｎ（但し、Ｎは２
以上の整数）のスライディング相関器を有し、前記第２、…、第Ｎのスライディング相関器は、前記第
１、第２、…、第Ｎのスライディング相関器の乗算器の
乗算結果の加算を行う回路構成に切り換えるための回路
構成切換手段を有していることを特徴とする相関器。
【請求項２】Ｎは３以上の整数であって、前記第１のスライディング相関器は、前記第１のスライ
ディング相関器の乗算器の乗算結果と、前記第１のスラ
イディング相関器の前回の相関結果との加算を行うよう
に構成され、前記第２のスライディング相関器は、前記第２のスライ
ディング相関器の乗算器の乗算結果と、前記第１のスラ
イディング相関器の乗算器の乗算結果又は第２のスライ
ディング相関器の前回の相関結果との加算を行うように
構成され、第ｇ（但し、ｇは３以上、Ｎ以下の整数）のスライディ
ング相関器は、前記第ｇのスライディング相関器の乗算
器の乗算結果と、第ｇ−１のスライディング相関器の相
関結果又は前記第ｇのスライディング相関器の前回の相
関結果との加算を行うように構成されていることを特徴
とする請求項１記載の相関器。
【請求項３】Ｎは４以上の偶数であって、第２ｋ（但し、ｋ＝１、…、Ｎ／２）のスライディング
相関器は、前記第２ｋのスライディング相関器の乗算器
の乗算結果と、第２ｋ−１のスライディング相関器の乗
算器の乗算結果又は前記第２ｋのスライディング相関器
の前回の相関結果との加算を行うように構成され、第２ｋ＋１（但し、ｋ＝１、…、Ｎ／２−１）のスライ
ディング相関器は、第ｊ（但し、ｊ＜２ｋ＋１）のスラ
イディング相関器の相関結果と第ｈ（但し、ｈ＞２ｋ＋
１）のスライディング相関器の相関結果との加算、又
は、前記第２ｋ＋１のスライディング相関器の乗算器と
前記第２ｋ＋１のスライディング相関器の前回の相関結
果との加算を行うように構成されていることを特徴とす
る請求項１記載の相関器。
【請求項４】前記回路構成切換手段は、前記第１、第
２、…、第Ｎのスライディング相関器を前記第１、第
２、…、第Ｎのスライディング相関器の乗算器の乗算結
果の加算を行う回路構成とする場合、前記第１、第２、
…、第Ｎのスライディング相関器の乗算器の乗算結果の
加算値を第Ｎ／２＋１のスライディング相関器から出力
する回路構成とすることを特徴とする請求項３記載の相
関器。