JP2000196499A - スペクトラム拡散通信用相関回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来のスライディングコリレータは相関を得
るのに時間が掛かり、マッチドフィルタは消費電力が増
大するという問題点があったが、本発明は、構成素子数
を小規模にして、相関を得ることができるスペクトラム
拡散通信用相関回路を提供する。 【解決手段】 Ａ／Ｄ変換器１１は受信したスペクトラ
ム拡散された信号をデジタル信号に変換し、制御部１２
の制御により、Ｓ／Ｈ回路１５に１６ＭＨｚのクロック
で１シンボル分書き込み、Ｓ／Ｈ回路１５から１．６Ｇ
Ｈｚの高速クロックで１シンボル分の信号をサンプル毎
にシフトさせながら複数回高速コリレータ１６に読み出
し、高速コリレータ１６で１．６ＧＨｚのクロックで拡
散符号と積和演算を行い、読み出しと同時にＳ／Ｈ回路
１５には次の１シンボル分の信号が書き込まれるスペク
トラム拡散通信用相関回路である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、移動体通信や無線
ＬＡＮ等におけるスペクトラム拡散通信システムの受信
機側で用いられるスペクトラム拡散通信用相関器に係
り、特に、この分野で不可欠とされるデジタルＭＦ（Ma
tched Filter）に比べて大幅に論理回路規模を低減でき
るスペクトラム拡散通信用相関器に関する。

【０００２】

【従来の技術】一般に移動体通信又は無線ＬＡＮ等に用
いられるスペクトラム拡散（SpreadSpectrum:ＳＳ）通
信システムでは、送信側で送信データに対して狭帯域変
調（１次変調）を行い、更に拡散変調（２次変調）を行
う、２段階の変調を行ってデータを送信し、受信側で
は、受信データに対して逆拡散を行って１次変調に戻し
てから、通常の検波回路でベースバンド信号の再生を行
うようになっている。

【０００３】そして、従来、スぺクトラム拡散された受
信信号の相関を得るためのスペクトラム拡散通信用相関
器は、逆拡散回路、符号分割多重変調波の復調回路で構
成され、具体的に、スペクトラム拡散通信用相関器は、
同期捕捉を行い、以降検出された同期位相て相関を取る
ために、論理回路で構成されたスライディングコリレー
タ（ＳＣ）が用いられている。

【０００４】スライディングコリレータは、１ビットの
相関器を用いて局発符号系列（拡散符号）を１ビットづ
つシフトさせ、毎回受信の符号系列との相関を求めるも
のであり、符号系列長だけのビット数について相関を求
めれば、相関がピークとなる同期位相が求められ、同期
捕捉が行われるものである。

【０００５】ここで、従来の逆拡散回路の１つであるス
ライディングコリレータについて図６を用いて説明す
る。図６は、従来のスライディングコリレータの一部分
の構成ブロック図である。従来のスライディングコリレ
ータにおける相関出力を取得する部分は、Ａ／Ｄ変換器
３１と、乗算器３２と、ＰＮコードレジスタ３３と、加
算器３４と、遅延要素３５とから構成されている。

【０００６】上記従来のスライディングコリレータの各
部を説明する。Ａ／Ｄ変換器３１は、符号分割多重（Co
de Division Multiple Access：ＣＤＭＡ）変調されて
送信され、アンテナ（図示せず）で受信されたアナログ
信号を、デジタル信号に変換する高精度のアナログ／デ
ジタル変換器である。ＰＮコードレジスタ３３は、送信
側でＣＤＭＡ変調に用いられたのと同じ拡散符号である
ＰＮ（Pseudo Random Noise）符号コードを出力するレ
ジスタである。

【０００７】乗算器３２は、Ａ／Ｄ変換器３１から出力
されるデジタルの受信データに、ＰＮコードレジスタ３
３から出力されるＰＮコードを乗算する乗算器である。
加算器３４と遅延要素３５は、乗算器３２から出力され
る乗算結果を、１シンボル期間累積加算してその積分値
を相関出力として出力するものである。

【０００８】従来のスライディングコリレータの動作
は、アンテナで受信された受信データのアナログ信号
が、Ａ／Ｄ変換器３１でデジタル信号に変換され、ＰＮ
コードレジスタ３３から出力されるＰＮコードと乗算器
３２で乗算され、加算器３４と遅延要素３５で累積加算
されて、１シンボル分の加算結果が相関出力として出力
されるようになっている。そして、乗算器３２における
乗算のタイミングを１チップずらして位相を変化させな
がら乗算、累積加算が繰り返され、相関出力がピークと
なる同期位相が検出されるようになっている。

【０００９】この逆拡散回路としてスライディングコリ
レータを用いる構成は、比較的簡易でゲート数も少な
く、そのため消費電力も少ないというものであるが、同
期捕捉を行うまでの時間は一般的には、１シンボル分の
時間×１シンボル内のチップ数分だけかかるため、相関
出力を得るまでの時間がかかるという問題がある。

【００１０】相関出力を得るまでに時間がかかるという
問題点を解決するために、スライディングコリレータの
替わりに、マッチドフィルタ（整合フィル、若しくは M
atched Filter：ＭＦ）をスペクトラム拡散通信用相関
器に用いることが考えられている。マッチドフィルタ
は、位相をずらした場合の相関を一斉に取ることによ
り、１シンボル時間内に同期捕捉を行うものである。

【００１１】ここで、従来の逆拡散回路の別の例である
マッチドフィルタについて、図７を用いて説明する。図
７は、従来のマッチドフィルタの構成例を示すブロック
図である。従来のマッチドフィルタは、Ａ／Ｄ変換器４
１と、乗算器４２と、ＰＮコードレジスタ４３と、加算
器４４と、サンプルホールド（Ｓ／Ｈ）回路４５とから
構成されている。

【００１２】上記従来のマッチドフィルタの各部を説明
する。Ａ／Ｄ変換器４１は、ＣＤＭＡ変調されているア
ナログの入力信号をデジタル信号に変換する変換器であ
る。サンプルホールド（Ｓ／Ｈ）回路４５は、複数個設
けられており、Ａ／Ｄ変換器４１からのデジタル信号を
順次取り込んで保持する回路である。

【００１３】ＰＮコードレジスタ４３は、拡散符号であ
るＰＮ符号（コード）を出力するレジスタである。乗算
器４２は、各サンプルホールド回路４５で保持されたデ
ジタル信号に対してＰＮコードレジスタ４３からのＰＮ
符号を乗算する乗算器である。加算器４４は、乗算器４
２からの出力を一斉に加算する加算器である。

【００１４】従来のマッチドフィルタの動作は、Ａ／Ｄ
変換器４１でデジタル変換された入力信号が複数のＳ／
Ｈ回路４５に順次保持され、そのＳ／Ｈ回路４５からの
出力とＰＮコードレジスタ４３から出力されるＰＮ符号
とが乗算器４２で乗算され、更に乗算器４２での乗算結
果を加算器４４で一斉に加算して、加算結果が出力され
る。その加算結果から相関出力を得るようになってい
る。

【００１５】しかしながら、一般的なマッチドフィルタ
では、一斉に位相をずらした場合の相関を取るため、例
えば上記説明したスライディングコリレータに対して、
１シンボル内のチップ数倍のゲート数が必要となり、ゲ
ート規模が増大し、消費電力の増大を招き、移動端末の
受信機に用いるには事実上因難となっている。

【００１６】

【発明が解決しようとする課題】このように、従来のス
ライディングコリレータでは、相関出力が得られるまで
の時間が掛かるという問題があり、また、従来のマッチ
ドフィルタでは、ゲート数が多くなり消費電力の増大を
もたらすという問題点があった。

【００１７】本発明は上記実情に鑑みて為されたもの
で、マッチドフィルタに比べ構成素子数を小規模にして
相関出力を得ることができるスペクトラム拡散通信用相
関回路を提供することを目的とする。

【００１８】

【課題を解決するための手段】上記従来例の問題点を解
決するための請求項１記載の発明は、スペクトラム拡散
通信用相関回路において、スペクトラム拡散された受信
信号をメモリに書き込み、書き込まれたスペクトラム拡
散された信号を書き込み速度より高速に前記メモリから
読み出して拡散符号と積和演算を高速に行う処理を複数
回繰り返すことを特徴としており、マッチドフィルタに
比べ構成素子数を小規模にして相関出力を得ることがで
きる。

【００１９】上記従来例の問題点を解決するための請求
項２記載の発明は、スペクトラム拡散通信用相関回路に
おいて、スペクトラム拡散された信号を受信する１つ以
上の受信部と、前記受信したスペクトラム拡散された信
号を保持する１つ以上のメモリ部と、前記メモリ部に保
持された信号と拡散符号との乗算を行う１つ以上の乗算
部と、前記乗算結果を加算する１つ以上の加算部とを備
え、前記１つ以上の受信部から入力されるスペクトラム
拡散された信号をチップ時間或いは当該チップ時間より
短い時間で時間分割し、時間分割した信号を前記メモリ
部に少なくとも１シンボル分以上保持し、当該保持後に
前記チップ時間より短い時間より更に短い時間で高速に
読み出し、前記乗算部にて拡散符号との乗算を行い、当
該乗算結果を前記加算部で加算して相関を得ることを特
徴としており、マッチドフィルタに比べ構成素子数を小
規模にして相関出力を得ることができる。

【００２０】上記従来例の問題点を解決するための請求
項３記載の発明は、請求項２記載のスペクトラム拡散通
信用相関回路において、メモリ部は、書き込みと読み出
しが同時に、しかも異なる時間幅で行うことができる２
ポートメモリであることを特徴としている。

【００２１】上記従来例の問題点を解決するための請求
項４記載の発明は、請求項２記載のスペクトラム拡散通
信用相関回路において、乗算部は、１ビットの拡散符号
と多ビットのスペクトラム拡散された信号とを乗算する
乗算器であり、拡散符号が「１」であれば多ビットをそ
のまま出力し、拡散符号が「０」であれば多ビットの反
転を出力する論理により動作する乗算器であることを特
徴としている。

【００２２】上記従来例の問題点を解決するための請求
項５記載の発明は、請求項２記載のスペクトラム拡散通
信用相関回路において、加算部は、多ビットの加算器
と、前記加算器からの出力を入力として１刻み時間だけ
遅延させて前記加算器に戻す遅延素子とを有する累加算
器であることを特徴としている。

【００２３】上記従来例の問題点を解決するための請求
項６記載の発明は、スペクトラム拡散通信用相関回路に
おいて、請求項１記載のスペクトラム拡散通信用相関器
を２組設け、前記相関器における受信部を共通とし、前
記受信部で検波されたスペクトラム拡散された信号の直
交検波信号の同相成分（Ｉ）と直交成分（Ｑ）とを、異
なる拡散符号にて乗算し、各々の乗算結果を加算するこ
とを特徴としている。

【００２４】上記従来例の問題点を解決するための請求
項７記載の発明は、スペクトラム拡散通信用相関回路に
おいて、請求項１のスペクトラム拡散通信用相関器を４
組設け、２組をペアとして、当該ペアの相関器における
受信部を共通とし、前記受信部で検波されたスペクトラ
ム拡散された信号の直交検波信号の同相成分（Ｉ）と直
交成分（Ｑ）とを、各ペア内で第１、第２の異なる拡散
符号にて乗算し、各々の乗算結果を加算して得られた４
つの相関出力を前記第１の拡散符号で演算した結果同士
と前記第２の拡散符号で演算した結果同士とを各々加算
して合成することを特徴としている。

【００２５】上記従来例の問題点を解決するための請求
項８記載の発明は、請求項２記載のスペクトラム拡散通
信用相関回路において、メモリ部は、書き込みと読み出
しが同時にしかも異なる時間幅で行うことができる２ポ
ートメモリであり、読み出しは１シンボル分一時に多タ
ップ及び多ビットで読み出し可能なメモリであることを
特徴としている。

【００２６】上記従来例の問題点を解決するための請求
項９記載の発明は、請求項８記載のスペクトラム拡散通
信用相関回路において、乗算部は、１ビットの拡散符号
と多ビットのスペクトラム拡散された信号の多タップ数
分とを乗算する乗算器であり、拡散符号が「１」であれ
ば多ビットをそのまま出力し、拡散符号が「０」であれ
ば多ビットの反転を出力する論理より動作する複数の乗
算器であることを特徴としている。

【００２７】上記従来例の問題点を解決するための請求
項１０記載の発明は、請求項９記載のスペクトラム拡散
通信用相関回路において、加算部は、複数の多ビットの
加算器であり、乗算部で為された多タップの乗算結果を
加算する複数加算器であることを特徴としている。

【００２８】上記従来例の問題点を解決するための請求
項１１記載の発明は、スペクトラム拡散通信用相関回路
において、スペクトラム拡散されたアナログの受信信号
をデジタル信号に変換するＡ／Ｄ変換器と、デジタルに
変換された信号について少なくとも１シンボル分以上を
チップ時間或いは当該時間より短い時間で時間分割して
書き込んで保持し、前記書き込み速度より高速に前記時
間分割して保持したサンプル毎に順次読み出す複数のサ
ンプルホールド回路と、拡散符号を発生させるコード発
生器と、前記サンプルホールド回路から１シンボル分の
信号をサンプル毎に高速に順次入力し、前記コード発生
器から入力される拡散符号と高速に積和演算する高速コ
リレータと、前記複数のサンプルホールド回路に１シン
ボル分以上の信号を書き込ませ、前記サンプルホールド
回路から書き込み速度より高速にサンプル毎に前記高速
コリレータに信号の読み出しを開始させると共に、前記
複数のサンプルホールド回路に次の１シンボル分以上の
信号の書き込みを開始させる制御部とを有することを特
徴としており、構成素子数を小規模にして相関出力を得
ることができる。

【００２９】上記従来例の問題点を解決するための請求
項１２記載の発明は、スペクトラム拡散通信用相関回路
において、スペクトラム拡散されたアナログの受信信号
をデジタル信号に変換するＡ／Ｄ変換器と、デジタルに
変換された信号について少なくとも１シンボル分以上を
チップ時間或いは当該時間より短い時間で時間分割して
書き込んで保持し、前記書き込み速度より高速に前記時
間分割して保持したサンプル毎に順次読み出す２ポート
メモリと、拡散符号を発生させるコード発生器と、前記
２ポートメモリから１シンボル分の信号をサンプル毎に
高速に順次入力し、前記コード発生器から入力される拡
散符号と高速に積和演算する高速コリレータと、前記２
ポートメモリに１シンボル分以上の信号を書き込ませ、
前記２ポートメモリから書き込み速度より高速にサンプ
ル毎に前記高速コリレータに信号の読み出しを開始させ
ると共に、前記２ポートメモリに次の１シンボル分以上
の信号の書き込みを開始させる制御部とを有し、前記２
ポートメモリが、スペクトラム拡散された信号を保持す
る複数のメモリセルと、前記制御部からの指示により前
記Ａ／Ｄ変換器からの信号を該当するメモリセルに書き
込む第１のアドレスデコーダと、前記制御部からの指示
により該当するメモリセルから書き込み速度より高速に
信号を読み出す第２のアドレスデコーダと、前記第２の
アドレスデコーダからの出力を増幅するセンスアンプと
を備える２ポートメモリであることを特徴としており、
マッチドフィルタに比べ構成素子数を小規模にして相関
出力を得ることができる。

【００３０】上記従来例の問題点を解決するための請求
項１３記載の発明は、受信されたスペクトラム拡散され
た信号の直交検波信号の同相成分（Ｉ）と直交成分
（Ｑ）とに対して各々マッチドフィルタを有する干渉キ
ャンセラユニットを複数備える干渉キャンセラにおい
て、前記マッチドフィルタの前段に書き込みと読み出し
が同時に、しかも書き込み速度より高速に読み出すこと
ができるメモリを設け、前記マッチドフィルタが、前記
メモリから高速に読み出される信号を高速に演算処理す
るマッチドフィルタであることを特徴としており、構成
素子数を小規模にして干渉のキャンセルを行うことがで
きる。

【００３１】

【発明の実施の形態】本発明の実施の形態について図面
を参照しながら説明する。本発明の実施の形態に係るス
ペクトラム拡散通信用相関回路は、受信部から送出され
てくるスペクトラム拡散された信号について、通常、い
わゆるチップ時間間隔で拡散符号により処理されている
ところを、スペクトラム拡散された信号を一時的にメモ
リに記憶しておき、記憶されたスペクトラム拡散された
信号を高速に読み出し、読み出した信号と拡散符号との
積和演算を高速に行う処理を複数回繰り返すようにした
ものであり、構成素子数を小規模にして相関出力を得る
ことができるものである。

【００３２】具体的には、スペクトラム拡散された信号
を少なくとも１シンボル分メモリに貯え、それを高速で
読み出しつつ、拡散符号と高速に積和演算することで、
受信部から入力されるスペクトラム拡散された信号の時
間変換を実現するものである。

【００３３】現在ＩＭＴ２０００でＡＲＩＢ（電波産業
会）より提案されている、いわゆるＷ−ＣＤＭＡ（広帯
域ＣＤＭＡ）は、チップ速度は４Ｍ（メガ）ｃｐｓ（ch
ip per second）である。これに対し、Ｗ−ＣＤＭＡが
実用化される２００１年のＬＳＩ（大規模集積回路）の
製造プロセスを用いれば、ＣＭＯＳ（相補形ＭＯＳ）の
場合、線幅が０．１８μｍ程度となり、使用するクロッ
ク周波数は、５００ＭＨｚから２Ｇ（ギガ）Ｈｚが予想
されている。

【００３４】すなわち、入力信号の周波数に比べはるか
に高い処理が回路内において可能となる。チップ速度は
４Ｍｃｐｓであるので、信号処理上からこの４倍程度の
サンプリングで信号を刻み、拡散符号とのマッチングを
より精密に観察する必要があるが、それでも受信信号の
処理に用いられるクロックは１６ＭＨｚで処理すること
になり、他方、回路の内部処理に用いられるクロックの
クロック速度として１．６ＧＨｚが使用可能となれば、
受信信号の処理に対して内部処理が１００倍の処理能力
を備えることとなる。

【００３５】マッチドフィルタと同一の機能を達成させ
る場合は、例えば、通常行われているように１６ＭＨｚ
刻みで受信したスペクトラム拡散された信号をメモリに
蓄積し、それを例えば、１．６ＧＨｚの高速で読み出し
て、高速処理のスライディングコリレータにて高速に積
和演算を行えば１００倍の速度で処理可能である。従っ
て、チップ数（拡散率）が２５の場合であれば４倍オー
バーサンプリングで、１００サンプル存在することにな
るため、１シンボルの相関をマッチドフィルタと同一の
１シンボル時間で取ることが可能となる。

【００３６】この場合、拡散コードは１シンボル分変化
させないで、１００回繰り返し使用するものであるが、
スペクトラム拡散された信号は１サンプル刻みでスライ
ドさせる必要が有り、メモリとしては最低２シンボル分
用意しておく必要がある。

【００３７】先ず、１６ＭＨｚで１シンボル分を第１の
メモリに書き込んだら、次の１シンボル分を１サンプル
毎に第２のメモリに書き込みを行うと共に、第１及び第
２のメモリから１．６ＧＨｚで１シンボル分のデータを
１サンプルづつスライドさせて１００回読み出しを行
う。

【００３８】つまり、１シンボル分のデータが書き込ま
れた第１のメモリと１サンプル毎に書き込みが為される
第２のメモリから１シンボル分のデータを１サンプルづ
つスライドさせて１．６ＧＨｚで１００回読み出しを行
うということは、第２のメモリについては書き込みと読
み出しが同時に行われていることになり、１シンボル分
のデータを読み出す時間にちょうど次の１シンボル分の
スペクトラム拡散された信号が第２のメモリに読み込ま
れることになる。この動作を第１のメモリと第２のメモ
リとで交互に行えば、連続してスペクトラム拡散された
信号のメモリへの書き込みと読み出しの動作を行うこと
ができる。従って、マッチドフィルタと同様、常時、相
関出力を送出することが可能になる。

【００３９】上記拡散率はＷ−ＣＤＭＡの場合、物理チ
ャネルにより異なるが、最低で４チップ、最大で２５６
チップ必要となる。但し、この場合、チップ速度は４．
０９６Ｍｃｐｓで一定と考えて良い。尚、将来、可変レ
ートが想定されている１６．３８４Ｍｃｐｓまで高まる
可能性はある。従って、最大で２５６チップ必要とする
と、現実には一個の高速処理のスライディングコリレー
タ（高速ＳＣ）では処理できないことになる。その場合
には、複数の高速ＳＣを用意し、同様の演算を１サンプ
ルづつずらして行えば良い。

【００４０】具体的には、２５６チップの場合、１０２
４サンプル（２５６チップ×４オーバーサンプリング）
になるので、メモリからのデータ読み出しクロックとし
て、１．６ＧＨｚのクロックが使用可能であれは、１．
６ＧＨｚのクロックで１００倍の処理を行うため、１１
個の高速ＳＣを必要とする。１１個の高速ＳＣで１１０
０サンプル（１００サンプル×１１個）に対応可能とな
る。この場合でも１０２４タップのマッチドフィルタ
（ＭＦ）を構成するハード規模に比べればはるかに少な
いハード規模で実現できることになる。

【００４１】本発明の実施の形態に係る回路では、ハー
ド規模が１／１０程度にはなるので、Ｗ−ＣＤＭＡの復
調部の大半を占めているＭＦ部が１／１０程度になるこ
とは、ＬＳＩコストを低減する効果がある。

【００４２】尚、上記の例では、拡散符号を取り替えな
い場合を説明したが、信号の方を固定し、拡散符号を取
り替えることを行えば、短時間で拡散符号の特定を行っ
て相関出力を得ることが可能になる。

【００４３】また、高速ＳＣの代わりにＭＦ構成の積和
演算器を用意し、メモリからの読み出しをシンボル単位
の多タップで行えば、その相関出力を極めて短時間、例
えば、１ＧＨｚクロックの場合に、１ｎｓ（ナノ秒）で
出力することが可能になる。これは多数のメモリを用意
し、多数のシンボル単位の情報をそれらメモリに蓄積
し、その相関出力を得る場合に効果的である。すなわ
ち、本来であれば複数のＭＦが必要な場合でも１つのＭ
Ｆにて処理可能となる。

【００４４】尚、Ｗ−ＣＤＭＡシステムにおいてＭＦ動
作が必要なのは、初期同期の内、最初の第１止まり木の
ロングマスクシンボルを捕まえに行く時、つまり、シン
ボル同期及びスロット同期の確立時だけであり、それ以
外は間欠的な動作が許される形態になっている。初期同
期は、この第１止まり木のロングマスクシンボルを捕ま
えた後、第２止まり木のロングマスクシンボルにてロン
グコードグループを特定する。これは同一時の入力信号
を別のショートコードで復調することにより達成でき
る。更に第１止まり木のパイロットシンボルの場所にて
ロングコードを特定する。これにより初期同期は、おお
よそ達成できる。

【００４５】これらの動作を完了しなければならない時
間は、これらの動作を複数の基地局に対し行って３秒以
内とされている。この中で初期のロングマスクシンボル
を捕まえに行く時間は極めて少時間（少なくとも１秒以
内）であり、ここで消費電力が大きくなっても全体の通
話時間に対して、上記動作を行うのはスイッチをＯＮし
た時だけであることを考慮すると、電池に対する影響は
ほとんど無いといえる。すなわち、通常はＳＣ動作を間
欠的に実行するだけで良くなり、総合的に消費電力の低
減も達成することができる。

【００４６】次に、本発明の実施の形態に係るスペクト
ラム拡散通信用相関回路について図１を用いて説明す
る。図１は、本発明の実施の形態に係るスペクトラム拡
散通信用相関回路の構成ブロック図である。尚、ここで
は、先ず比較的動作が単純な、シンボル同期、無線スロ
ット同期、フレーム同期が確立した後の動作（通常通信
時）について説明する。本実施の形態のスペクトラム拡
散通信用相関回路（本回路）は、図１に示すように、時
系列のＰＮ符号（ＰＮコード）を発生するコード発生器
１３と、ＰＮ符号により変調されたスペクトラム拡散信
号を入力し、そのアナログ信号をデジタル信号に変換す
るＡ／Ｄ変換器１１、そのデジタル信号を保持するメモ
リ部としての複数のサンプルホールド（Ｓ／Ｈ）回路１
５と、複数のＳ／Ｈ回路１５からの出力とコード発生器
１３から出力されるＰＮコードとを高速に積和演算処理
する高速コリレータ１６と、Ｓ／Ｈ回路１５及びコード
発生器１３及び高速コリレータ１６へのデータ等の入出
力を制御する制御部１２とから構成されている。

【００４７】通常通信時における本回路の動作を説明す
る。サンプルホールド（Ｓ／Ｈ）回路１５は、入力され
るデジタル信号を一時的に保持するメモリ部の役割を果
たし、１シンボル分のデータが保持できるようにＳ／Ｈ
回路１５を複数直列に接続したＳ／Ｈストリングを複数
列備えている。そして、制御部１２の指示により、信号
の１シンボル分のデータを先頭サンプルから順次シフト
させながら各Ｓ／Ｈ回路１５に取り込む。ここでは、シ
ンボル同期、無線スロット同期、フレーム同期が確立し
ていることを前提にしているので、どの位相に特定のシ
ンボルの先頭サンプルが存在するかは分かっているもの
である。

【００４８】１シンボル分の信号をＳ／Ｈストリングに
取り込む。例えば、拡散率１２８の場合、４倍オーバー
サンプリングであれば、総数５１２個のＳ／Ｈ回路の直
列接続に取り込む。すると、制御部１２は、Ｓ／Ｈ回路
１５に対し、今までの取り込み速度、すなわちサンプル
速度（通常の４倍オーバーサンプリングであれば約１６
ＭＨｚ、正確には４．０９６ＭＨｚの４倍）に対して、
充分速い速度例えば１．６ＧＨｚで読み出しを行わせ
る。

【００４９】その出力を受けて高速コリレータ１６は、
１．６ＧＨｚの高速のクロックで積和演算を行う。この
時、コード発生器１３より拡散符号（ＰＮコード）を順
次１．６ＧＨｚのクロックで受け取る。ここで、コード
発生器１３はコードレジスタであっても構わない。この
符号の発生及び読み出しも同じ制御部１２よって制御さ
れる。尚、高速コリレータ１６で為される乗算演算は、
拡散符号が「１」であればメモリ部からのデータ（多ビ
ット）をそのまま出力し、拡散符号が「０」であれば多
ビットの反転を出力するものである。

【００５０】この結果、１シンボルの書き込みに用した
時間の１／１００の時間内にＳ／Ｈ回路１５からのデー
タ読み出し及び高速コリレータ１６での積和演算処理が
完了する。従ってメモリ部の他のＳ／Ｈストリングに別
のシンボルを格納しておけば、順次その相関も高速コリ
レータ１６にて得ることができる。

【００５１】現実的には、同時刻に処理すべきシンボル
は結構多く、受信信号としてシンボル単位でメモリ部に
格納しなければならない信号は、アンテナ数が２本であ
るとすると、複素変調信号（Ｉ／Ｑ）、遅延波成分で計
６本、更に、制御、トラフィックの複数チャネルを考慮
すると合計２４〜４８本である。

【００５２】尚、ＤＨＯ（タイバーシテイハンドオフ）
時には他の基地局を同時期に捕らえなければならなくな
るので、その１〜２倍になる。１倍とは、現在通信を実
行中の当該基地局の信号再生の１部を割愛して、例えば
パス数を低減するとか等を実施することによりハードを
増加させないでＤＨＯを実行するものである。

【００５３】また、拡散コードも複素変調化してあり、
さらに拡散コードを変えて同時刻に送信されてくるマル
チコードの場合や、第１止まり木と第２止まり木のロン
グコードマスクシンボルの場合には、入力信号を同じに
してコードのみ変えて相関出力を得る動作を行う必要が
ある。

【００５４】従って、通常のＳＣを使用して相関を得よ
うとすると、ＳＣの本数は少なくとも９６本からその４
〜５倍の５００本程度必要になる。更に、この他に、同
期を得るためのサーチャが必要であるが、通常サーチャ
にはマッチドフィルタ（ＭＦ）方式が使用されており、
ハード規模はＳＣに比べ１００から３００倍程度とな
る。

【００５５】具体的には、ＳＣのゲート数は約２００ゲ
ート程度、同し演算精度のＭＦのゲート数は約６０ｋゲ
ート程度必要である。但し、サーチャの動作ではＷ−Ｃ
ＤＭＡのデータ復調のための演算精度は必要としないの
で、１０ｋゲート程度で足りることになる。また、アン
テナ毎にサーチャは必要であり、ＤＨＯ時に対応するた
めには、もう１つ必要となる場合もある。

【００５６】上記の状況において、本回路を使用すれ
ば、メモリ部は新設しなければならないが、高速コリレ
ータの本数は１桁にすることが可能になり、大幅なハー
ド規模の低減が可能である。更に後述するように、同期
捕捉のためのサーチャも不要となるので更に大幅なハー
ド規模の低減がもたらされる。

【００５７】尚、ここでメモリ部としてＳ／Ｈ回路を説
明したが、勿論次の条件を満たすメモリなら何であって
も良い。第１の条件として、データの書き込み速度と読
み出し速度が可変にできる。第２の条件として、データ
の読み出しと書き込みが同時に実行できる。第３の条件
として、１サンプル当たりのビット長は１ビット以上で
あり、できれば４〜６ビットであり、サンプル単位に同
時書き込み読み出しが可能なこと。更に、以下は望まし
い条件（第４の条件）として、読み出しはシンボル単位
でも可能なこと（これは後述するマッチドフィルタ方式
に対応するためである）。

【００５８】よって、２ポートのＤＲＡＭ（Dynamic Ra
ndom Access Memory）等が十分使用可能であり、デジタ
ルのＦ／Ｆ（Flip-Flop）で組んだＳ／Ｈ回路に比べれ
ば大幅なチップ占有面積の低減や消費電力の低威が可能
となる。

【００５９】本発明の実施の形態に係るスペクトラム拡
散通信用相関回路において、Ｓ／Ｈ回路の替わりに２ポ
ートメモリのメモリセルを用いた例について図２を使っ
て説明する。図２は、本発明の実施の形態に係るスペク
トラム拡散通信用回路の別の例の構成ブロック図であ
る。図２に示すように、当該回路は、Ａ／Ｄ変換器２１
と、制御部２２と、コード発生器２３と、２ポートメモ
リ２０と、高速コリレータ２６とから構成されており、
２ポートメモリ２０は、アドレスデコーダ２４と、複数
のメモリセル２５と、アドレスデコーダ２７と、センス
アンプ２８とから構成されている。

【００６０】ここで、Ａ／Ｄ変換器２１と、コード発生
器２３と、高速コリレータ２６は、図１に示したＡ／Ｄ
変換器１１と、コード発生器１３と、高速コリレータ１
６と同様の構成となっている。図１の回路と相違する構
成は、２ポートメモリ２０と制御部２２である。以下、
これらについて説明する。

【００６１】２ポートメモリ２０におけるメモリセル２
５は、Ｓ／Ｈ回路１５と同様にＡ／Ｄ変換器２１からデ
ジタルの入力信号をアドレスデコーダ２４を介して１サ
ンプルづつ１シンボル分書き込まれて保持し、アドレス
デコーダ２７によって１シンボル分の信号を１サンプル
毎に読み出されるものである。

【００６２】アドレスデコーダ２４は、Ａ／Ｄ変換器２
１から入力されるデジタル信号を制御部２２から入力さ
れるアドレスに従ってメモリセル２５に１６ＭＨｚのク
ロックにて書き込むものである。また、アドレスデコー
ダ２７は、制御部２２から入力されるアドレスに従って
メモリセル２５からデータを１．６ＧＨｚのクロックで
読み出してセンスアンプ２８に出力するものである。セ
ンスアンプ２８は、アドレスデコーダ２７から入力され
るデータを基準値と比較してクロックタイミングでＨ
（High）又はＬ（Low）に増幅して高速コリレータ２６
に出力するものである。

【００６３】制御部２２は、コード発生器２３を制御し
て拡散符号（ＰＮコード）を高速コリレータ２６に出力
させると共に、アドレスデコーダ２４，２７に書き込み
又は読み出しのアクセスするメモリセル２５のアドレス
を出力するものである。

【００６４】図２における回路の動作を説明すると、受
信信号がＡ／Ｄ変換器２１でデジタル信号に変換され、
制御部２２で指定されたアドレスにアドレスデコーダ２
４が変換されたデジタル信号をメモリセル２５に１６Ｍ
Ｈｚのクロックで１シンボル分書き込む。１シンボル分
書き込むと、続けて次の１シンボル分の書き込みを開始
するが、アドレスデコーダ２７では制御部２２から指定
されたアドレスに従ってメモリセル２５から既に書き込
まれた１シンボル分のデータを１．６ＧＨｚのクロック
で１サンプルづつシフトさせながら読み出してセンスア
ンプ２８に出力する。センスアンプ２８では入力信号を
増幅して高速コリレータ２６に出力し、高速コリレータ
２６で１．６ＧＨｚのクロックで高速に積和演算を行っ
て相関を得て出力するものである。

【００６５】以上では、シンボル同期、無線スロット同
期、フレーム同期が確立した後の動作（通常通信時）に
ついて説明したが、次に、これらの同期が確立していな
い、初期同期時について説明する。初期同期時には、移
動機の電源スイッチをＯＮした状態で、未だシンボル同
期、無線スロット同期、フレーム同期が確立しておら
ず、その状態で同期を特定しなければならないものであ
る。ＡＲＩＢの仕様では、以下の様にして、初期同期の
確立を行う。

【００６６】第１ステップとして、チップ同期、シンボ
ル同期、無線スロット同期の確立を行う。まず、第１止
まり木のロングコードマスクシンボルを検出して、チッ
プ同期、シンボル同期及び無線スロット同期を確立す
る。以下、説明の条件として、第１止まり木のチップレ
ートは４Ｍｃｐｓ、拡散率は２５６、とし、Ａ／Ｄ変換
器１１からの信号入力を４倍オーバーサンプリング（１
６Ｍｃｐｓ）、６ビットとする。

【００６７】そして、初期同期時の構成及び動作を以下
の（Ａ）〜（Ｎ）に説明する。尚、図１の例を基にして
説明するが、各部の具体的構成及びデータの読み出し速
度の精度等は、上述の図１のものとは異なり、高機能、
高精度のものとなっている。

【００６８】（Ａ）メモリ部は、１０２４タップ（６ビ
ットが１０２４個横に並んているイメージ）＋α（数タ
ップ）とする。 （Ｂ）このメモリ部にＡ／Ｄ変換器１１からの出力を順
次書き込んで行く。書き込み速度は１６ＭＨｚのクロッ
クを使用する。 （Ｃ）ちょうど１０２４タップ（ちょうど止まり木チャ
ンネルの１シンボル分）書き込んだら、最初の１タップ
から順次１６．３８４ＧＨｚ（１６ＭＨｚの１０２４
倍）の速度で読み出し、高速コリレータ１６に入力す
る。１６ＭＨｚでの書き込みは継続して進める。

【００６９】（Ｄ）高速コリレータ１６は、１６ＧＨｚ
のクロックで積和演算を遂行する。この時の拡散コード
は共通のショートコードである。 （Ｅ）高速コリレータ１６の速度は、サンプル速度の１
０２４倍で動作するので、１サンプル分の相関を取得し
終わった時に、丁度１サンプル時間掛かることになる。
この終了時点で、１６ＭＨｚの速度で書き込みをしてい
るので、１サンプル分の新たな入力データが取り込まれ
ている。

【００７０】（Ｆ）次に．１サンプル分ずらして、上記
（Ｃ）の段階で１番目（最初の１タップ）から読み出し
を開始したので、今度は２番目のタップから読み出しを
開始し、１０２５番目のタップまでの１シンボル分のデ
ータを１６ＧＨｚで読み出し、高速コリレータ１６にて
積和演算を行う。高速コリレータ１６の加算回路は、
（Ｄ）段階での最終結果をクリアしてから、演算を行
う。 （Ｇ）このようにして、最初から順次演算を行い１０２
４回繰り返すと、１シンボル分の相関出力を得ることが
できる。 （Ｈ）上記（Ｇ）段階が終了する時間は、丁度１シンボ
ル時間に相当するのて、これを順次繰り返せは次のシン
ボルについても相関出力を得ることができる。

【００７１】（Ｉ）ショートコードで拡散されているロ
ングコードシンボルは、１０シンボルに１回だけ挿入さ
れているので、１番近い基地局を探し出すには少なくと
も１０シンボル分繰り返さなければならない（０．６２
５ｍｓ／１０シンボル）。尚、この所要時間は通常のＭ
Ｆを使用する場合と変わらない。 （Ｊ）尚、メモリ部は、１０２４タップ有れば原理的に
充分であるが、信号処理遅延の関係で消去してはいけな
い場合が有るため、余裕を設けている。１０２５タップ
書き終えれば最初の１タップ目に帰って更新をして行け
ば良い。

【００７２】（Ｋ）このようにして、少なくとも１０シ
ンボル分見れば、隣接基地局も含め在籍基地局のチップ
同期とシンボル同期及びロングコードマスクシンボルの
位置から無線スロット同期を取ることが可能である。ク
ロックが１６ＧＨｚであれば１つの高速コリレータにて
実時間内に処理可能となる。この処理はプロファイラに
より行われ、一番強い相関出力を比較して検出する論理
と、その時間を特定する。勿論、通信状況が悪ければ、
この１０シンボル分（１無線スロットに相当）のデータ
だけで判断できない場合は次の１０シンボル分を合わせ
て判断する。プロファイラ内では１無線スロット内の同
位相のサンプル刻みでの結果を加算等して判断するよう
にしている。いずれにせよ上記演算処理を連続して繰り
返せば良い。

【００７３】（Ｌ）クロックが１６ＧＨｚであれば、高
速コリレータは１個で良いが、それほど速いものが得ら
れない場合には、高速コリレータを複数用意することに
なる。例えば、１ＧＨｚ程度のクロックでしか動作でき
ない場合には、合計で１６個の高速コリレータが必要に
なる。 （Ｎ）この場合、メモリ部からの読み出しの仕方と、複
数の高速コリレータへの取り込み方法にいくつかの案が
考えられる。以下、（ｉ）〜（iv）に説明する。

【００７４】（ｉ）．１６ＧＨｚと同様に、１シンボル
分（１０２４タップ）の１タップ（１サンプル）づつ１
〜１６番目の高速コリレータから順次読み出しを行い、
１７番目のサンプル以降も１〜１６番目の高速コリレー
タから順次読み出しを行い、最終的には１シンボル分の
読み出しを行う。

【００７５】高速コリレータへの取り込みを具体的に説
明すると、１番目の高速コリレータは最初のサンプルか
ら、２番目の高速コリレータは２サンプル目から行う。
３番目以降も同様に実行する。１６番目の高速コリレー
タは１６サンプル目から取り込みを開始する。１６個の
高速コリレータへ入力される符号は同一（位相を含め
て）で良い。

【００７６】この場合の問題点は、１番目以外の高速コ
リレータは、１シンボル分全部の相関を取れないことに
なる。例えば、２番目は１０２３サンプル分の相関を取
り、１６番目は１０２４−１５＝１００９サンプル分の
相関を取ることになる。いわゆる部分相関であるが、１
６番目も２％以下の減衰にしかならないので、初期同期
を取る目的からすると問題にするほどではない。

【００７７】（ii）．メモリ部に１０２４＋１６タップ
（サンプル）分を記憶しておき、１〜１６番目の高速コ
リレータを用いて１サンプル毎に読み出しを行う。これ
が終了すると次は１７番目のサンプルから１〜１６番目
の高速コリレータを用いて１サンプル毎に読み出しを行
い、同様の処理を繰り返して１０４０タップ分の読み出
しを行う。このようにすれば、全ての１６個の高速コリ
レータは１０２４サンプル分、すなわち１シンボル分の
相関を得ることができる。

【００７８】具体的な取り込みの仕方は、（ｉ）の場合
と同様に、１番目の高速コリレータは最初から１０２４
サンプルまで、２番目の高速コリレータは２サンプル目
から１０２５サンプルまで行う。但しこの場合、メモリ
部からの読み出し速度と高速コリレータにおける演算速
度は１６タップ分だけ速くする必要がある。また、最初
にメモリ部に蓄積すべきタップ数も１シンボル分より１
６サンプル多く蓄積しておく必要があり、メモリ容量が
僅かに増加する。上記の場合も各高速コリレータに与え
る拡散符号は、位相も含め同一である。

【００７９】（iii）．メモリ部からの読み出しは
（ｉ）と同様に行う。全ての高速コリレータへの取り込
みも同じサンプルを同時刻に取り込む。但し、各高速コ
リレータへの拡散符号は１サンプル時間だけ位相を変化
させて与えている。すなわち、１番目の高速コリレータ
には１番目（１サンプル目と同じ）の符号から順次供給
し、２番目の高速コリレータには２サンプル目の符号か
ら順次供給し、最後は戻って１サンプル目で終了する。
３番目の高速コリレータ以降も同様に符号を供給する。

【００８０】この場合の問題点は、シンボルをまたいで
相関を２番目の高速コリレータ以降は取ってしまうこと
になるが、ロングコードマスクシンボルでは、このシン
ボルのみショートコードで拡散されているため、他のシ
ンボルをたとえまたいでも、そのまたいだ部分は単に雑
音となるだけであり、また、その量も２％以下と極めて
低いので、初期同期を取る目的からすると問題にするほ
どではない。

【００８１】（iv）．上記方式ではメモリを１面しか用
意していない場合を記述したが、メモリが多面必要なこ
とは既に述べた通りであり、その数は少なくとも２４面
以上必要である。メモリを２２面用意し、先ず、１０シ
ンボル分（１無線スロット）を前半の１１面に蓄積す
る。蓄積が完了したら例えばサンプル速度の１００倍の
速度（１．６ＧＨｚ）で１シンボルの先頭からシンボル
毎に１０シンボルの読み出しを開始する。この１０シン
ボルの出力を１０個の高速コリレータで受ける。この場
合、同一の拡散符号を使用する。

【００８２】１シンボル分の読み出し及び高速コリレー
タにおける演算が終了したら、次のサンプルからまた１
シンボル分の処理を繰り返す。この動作が１０２４回完
了して１シンボル分の相関出力を１０シンボル分得るこ
とになる。後半の１１面のメモリマットにも、この時、
次の１無線スロット分（１０シンボル分）の情報が貯え
られている。

【００８３】ここで、前半の１１面のメモリマットの内
の１番目の情報と後半の１１面のメモリマットの１番目
の情報内容は同じとする。したがって、両者のメモリに
は同時書き込みが行われており、この１番目のメモリマ
ットの情報は、常に１無線スロットにおける１番目の情
報を構成していることになる。このことはメモリマット
が合計２１面有れば、順次読み出しが完了したメモリマ
ットに新たな情報を書き込んで行けば良いことにもな
る。１無線スロットの処理が完了したら、２番目の無線
スロットについて、同じ高速コリレータを使用して新し
い情報の蓄積されている１１面のメモリからの情報を用
いて同じ動作を繰り返せば次の無線スロットの相関が得
られる。

【００８４】ＭＦのハード規模は復調部の半分を占めて
いるので、これが従来のハード規模に比べて１／１０に
なることはＬＳＩの価格低減に極めて有効である。

【００８５】次に、第２ステップとして、ロングコード
グループの特定について説明する。無線スロットの同期
が確立できれば、第２止まり木のロングコードマスクシ
ンボルがどこに存在するかは分かるのでその情報をメモ
リに取り込む。実際には、第１止まり木のロングコード
マスクシンボルと同じ位置に存在するので、取得する情
報は同一位置にて得られることになる。

【００８６】そして、メモリに取り込んだ情報を、例え
ば、１ＧＨｚ若しくは１６ＧＨｚのクロックを用いて高
速に読み出す。具体的には、１サンプル目から１０２４
サンプル目まで順次読み出す。この場合、シンボル同期
が確立しているので、１サンプル目が必ずシンボルの先
頭になっている。メモリから読み出された情報を高速コ
リレータを用いて１６種類の拡散符号を取り替えて処理
をすればどれかで相関が得られるので、ロングコードグ
ループの特定を行うことができる。このロングコードク
ループの特定には、１ＧＨｚのクロックで動作させたと
しても１つの高速コリレータにて僅か１６μｓで完了で
きる。尚、１シンボル時間は６２．５μｓである。

【００８７】次に、第３ステップとして、ロングコード
の特定及びフレーム同期の確立について説明する。無線
スロットの同期が確立できれば、第１止まり木のパイロ
ットシンボルがどこに存在するかは分かるので、その情
報をメモリに取り込む。今度は２シンボル分情報を取り
込んでもよいし、遊んでいるメモリがあるのなら全パイ
ロットシンボルの４シンボル分取り込むようにしてもよ
い。

【００８８】情報の取り込みが完了したら、第２ステッ
プの場合と同様に高速に読み出しを行う。位相差を含む
ロングコードの種類は１ロングコードクループ内に全部
で３２通り、位相は１６無線スロットの繰り返しになる
ので１６通り存在するから、１つのコリレータでロング
コードを取り替えて行っても３２（３２種類）×１６
（１６位相）×４（４シンボル分のパイロット）×１
（１μｓ：１ＧＨｚクロック使用の場合１シンボル分
［１０２４サンプル］の相関を得るための時間）＝２０
４８μｓ（約２ｍｓ）で特定できることになる。

【００８９】通常のコリレータを用いて実時間でロング
コードの特定を実行すると、１シンボル時間（６４μ
ｓ）×３２（３２種類）×１６（１６位相）＝３２７６
８μｓ（約３３ｍｓ）に、パイロットシンボルが１０シ
ンボルに４回しか存在しないため、２．５（１０／４）
倍、すなわち８０ｍｓ以上（約３３ｍｓ×２．５）はか
かることになるので、従来のコリレータと比較して本回
路を用いれば、大幅な時間短縮が可能である。

【００９０】以上説明したように、高速で処理しなけれ
ばならないのは、実は第１ステップのみであることが判
る。現実問題として２００１年に実用化できるプロセス
（ＣＭＯＳ ０．１８μｍ）を使用しても１６ＧＨｚの
クロックを生成することは因難である。そこで、上述し
たように高速コリレータを複数用いれば達成可能である
が、その他の方法として、第１ステップの動作を時間的
に間引いて、ロングコードマスクシンボルを見出すまで
の時間を延ばして実行する方法が考えられる。

【００９１】以下、理想状態でのそれぞれのステップで
の所要時間を表記する。条件は１ＧＨｚクロックが使用
可能な場合とする。 第１ステップ：０．６２５ｍｓ（従来の方式と同一） 第２ステップ：０．０１６ｍｓ（従来の方式では１無線
スロット０．６２５ｍｓ） 第３ステップ：２ｍｓ（従来では８０ｍｓ）

【００９２】現実的には、１つの処理に１無線スロット
は必然であるので、無線スロット単位で表記する。 第１ステップ：１（従来の方式と同一） 第２ステップ：１（従来の方式と同一） 第３ステップ：４（従来では３２×１６＝５１２（５１
２無線スロット×０．６２５ｍｓ＝３２０ｍｓ）とな
り、更に正確に処理するためにはこの４から５倍は掛か
ることになる。） いずれにせよ、第３ステップの時間が主であり、本回路
では第３ステップの時間を大幅に短縮しているので、第
１ステップの時間をたとえ１桁上げても従来の方式に比
べればなお勝っていることになる。

【００９３】次に、第１ステップの時間を１桁上げて、
例えば、１０倍の時間を掛けて処理する場合の例につい
て説明する。メモリ部には１０シンボル分のデータが取
り込み可能となっており、通常の速度１６ＭＨｚのクロ
ックにてまず２シンボル分のデータを取り込む。読み出
しのクロックは１．６ＧＨｚとする。尚、高速コリレー
タの数を例えば１０個に増やせば、読み出しのクロック
は１６０ＭＨｚで可能なのは前述した方式を用いれば良
い。

【００９４】メモリ部からの情報を１個の高速コリレー
タで１．６ＧＨｚのクロックで受け取り、１．６ＧＨｚ
のクロックで１シンボル分（１０２４サンプル）の演算
を行う。次に、１サンプルずらして同様の処理を行う。
これを１０２４回行い、１シンボル分の相関を取得す
る。また、メモリ部には上記２シンボル分（第１，２シ
ンボル）のデータに続いて次の２シンボル分（第３，４
シンボル）のデータを取り込む。そして、第２シンボル
と第３シンボルのデータを用いて第２シンボルの相関を
演算する。以降同様として第３〜１０のシンボルについ
て相関を得る。

【００９５】そして、上記１０シンボル分の処理時間に
おいて、９シンボル分の処理が終了した段階で、１無線
スロットにおける次の１０シンボル分の情報の内、２シ
ンボル目の情報をメモリに書き込み始め、最初の１０シ
ンボル目の情報の読み出しが完了する時点で書き込みを
終了する。これを１０回繰り返せば１０シンボル分の全
ての相関を取得するのに、１００シンボル分の時間、す
なわち１０倍の時間かけて完了できる。これでも第１〜
第３ステップの合計は２０無線スロット以下に収まるの
で、大幅な改善になる。

【００９６】結局、現状のプロセスでも可能なクロック
１６０ＭＨｚでも、高速コリレータを１０個、メモリを
２面用意すれば、初期同期時間を１／１０以上の大幅な
改善が可能となる。更にメモリ部のマット数を増加すれ
ば上述の方式と（iv）の方式を合わせて行うことがで
き、更なる改善が可能である。特に、第３ステップの時
間改善に寄与する。

【００９７】次に、ＤＨＯ（ダイバーシティハンドオー
バー或いはダイバーシティハンドオフ）時の動作につい
て説明する。現在通信を行っている基地局（現基地局）
との通信環境が悪化した場合（多くの場合が通信を行っ
ている基地局から遠ざかって近接する基地局（近接基地
局）に近づいた状況となった場合）で、近接基地局との
通信をした方が良い通信環境が得られる場合に、先ず近
接基地局を探し出し、その近接基地局との交信を始める
が、現基地局からの情報と同じ情報を近接基地局から送
ってもらい、両者を受信する。すなわちセルダイバーシ
ティ受信を行い、両受信信号のレベルが所定値以上にな
るまで継続し、その後、現基地局との通信を切り、新し
い隣接基地局との交信状態に移行する。これをソフトハ
ンドオーバーとかソフトハンドオフと呼び、切れ目の無
い交信を可能とするものである。このように、セルダイ
バーシティ受信を行ってソフトハンドオーバー若しくは
ソフトハンドオフを行うことがＤＨＯである。

【００９８】ＡＲＩＢの仕様では、全ての基地局は非同
期で動作している。そのため隣接基地局のチップ同期、
シンボル同期、無線スロット同期を確立する過程は、上
記初期同期の場合と同様の処理が必要になる。従って、
通常ＤＨＯ用に新たにハードを増設することが行われて
いる。具体的には、別に１アンテナ分を使用し、それを
近接基地局に向けるとかの対策が取られている。ここで
は、ハードの空時間を利用し、ＤＨＯを行う方式を述べ
る。

【００９９】尚、本ＤＨＯに対応していないハード構成
であっても、前述したように、多数のメモリとその情報
を逆変換（復調）する多数のスライディングコリレータ
とを設置してある。これらの数の最大は、移動機がスイ
ッチＯＮした時に止まり木チャネルを捕捉する時であ
り、その動作が完了すればメモリもスライディングコリ
レータも多くは休止状態でよくなる。それをＤＨＯ時に
使用すれば、問題なくハンドオーバー先の基地局からの
情報を復調することができるものである。

【０１００】次に、本回路を干渉キャンセラとして用い
る場合について図３、図４を用いて説明する。図３は、
本発明の実施の形態に係る相関回路を干渉キャンセラユ
ニットに用いた構成ブロック図である。図４は、本実施
の形態に係る干渉キャンセラユニットを用いた干渉キャ
ンセラの構成ブロック図である。干渉キャンセラユニッ
ト（ＩＣＵ）は、図３にその構成を示すようにＭＦを備
え、更に干渉キャンセラは、図４に示すように、多数の
ＩＣＵから構成されているため、ＬＳＩ規模の増大、Ｌ
ＳＩ個数の増大をもたらしている。

【０１０１】具体的には、ユーザ数×ステージ数×整数
倍のＭＦが必要であり、ユーザ数は３００又は６００、
ステージ数は少なくとも３、整数は少なくとも４又は
８、従って３０００から１００００のＭＦが必要とな
る。本実施の形態においては、上記ＭＦ部に高速演算処
理可能な本回路を実施し、ＭＦの数を大幅に低減するも
のである。

【０１０２】また、図４に示すように、受信部（ＲＸ）
と２つの加算器（＋）の後段にメモリ部を設け、受信部
及と遅延回路（Delay）又は複数のＩＣＵとの間、加算
器と遅延回路又は複数のＩＣＵとの間、加算器と複数の
ＩＣＵとの間で処理速度の時間変換を行うようになって
いる。従って、図３に示すマッチドフィルタ（ＭＦ）
は、通常のＭＦと比べて高速積和演算の処理を行うもの
である。

【０１０３】尚、本特許の基本概念はメモリによる時間
変換を使用した相関器にあり、以下の概念を取り込んで
もその効果に変わりはない。 （１）高速コリレータを用いた高速読み出し及び演算の
際の多層クロックによる、クロック速度の低減。この場
合、高速コリレータの本数は増加するので、消費電力の
低減には直接結びつかない。 （２）オーバーサンプリングの倍数の可変。初期状態
は、２倍て実施し、概略確定した後、４倍にするなど。 （３）高速コリレータ及びＭＦ（積和演算器）構成を複
素型にする場合。複素高速コリレータ（複素型高速Ｓ
Ｃ）は、図８のように、原理的に４つの高速コリレータ
により構成されるが、工夫することにより、ハード規模
は４倍より少なくなり、約２倍の規模で構成可能であ
る。尚、図８は、本発明の実施の形態に係るスペクトラ
ム拡散通信回路における高速コリレータを複素型とした
場合の回路構成ブロック図である。但し、図８において
は、１つの複素型高速ＳＣ内に、コリレータは２個とな
っているのは、これはコリレータの前段で、拡散コード
を乗算したＩ，Ｑ信号の加減算を行うようにしているた
め、４つのＩ，Ｑ信号について４つのコリレータを用い
る必要がなくなり、２個のコリレータで処理可能となっ
たものである。

【０１０４】つまり、複素乗算の場合、以下の式に示す
ような、時間加算を行うものである。 （Ａ_I ＋ｊＡ_Q ）（Ｃ_I ＋ｊＣ_Q ） ＝Ａ_I Ｃ_I −Ａ_Q Ｃ_Q ＋ｊ（Ａ_I Ｃ_Q ＋Ａ_Q Ｃ_I ） 複素でない場合の１つのコリレータでは、ＡＣの時間加
算を行っているが、複素の場合、本来、４つのコリレー
タを用い、Ａ_I Ｃ_I 、Ａ_Q Ｃ_Q、Ａ_I Ｃ_Q 、Ａ_QＣ_Iの時
間加算を行ってから加減算を行うようにすると、理論的
には４つのコリレータを必要とするが、図８に示す例で
は、Ａ_I Ｃ_I −Ａ_Q Ｃ_QとＡ_I Ｃ_Q ＋Ａ_QＣ_I を演算して
から、時間加算を行えば、ハード規模を減少可能とする
ものである。

【０１０５】尚、図８の内容を説明すると、複素型の場
合の構成は、スペクトラム拡散信号を入力し、アナログ
信号をデジタル信号に変換する６ｂｉｔＡ／Ｄ変換器８
１がＩ相信号とＱ相信号とに対応して設けられ、この６
ｂｉｔＡ／Ｄ変換器８１から出力されるデジタル信号を
保持し、高速に出力するメモリ部８２がそれぞれ設けら
れ、更に複素型ＳＣ８０ａ，８０ｂ，８０ｃに入力され
るデータ及びコードその他の信号のタイミングをクロッ
ク（ＣＬＫ）によって調整するラッチ回路８３が複数設
けられている。

【０１０６】本発明の実施の形態に係るスペクトラム拡
散通信用相関回路によれば、スペクトラム拡散された受
信信号を１６ＭＨｚのクロックでＡ／Ｄ変換してメモリ
部に１シンボル分書き込み、１００〜１０００倍の１．
６ＧＨｚ〜１６ＧＨｚのクロックで１シンボル分のデー
タを複数回読み出すと共に、次の１シンボル分のデータ
をメモリ部に書き込みつつ、読み出した１シンボル分の
データを高速コリレータで高速演算処理を行うようにし
ているので、構成素子数を小規模にして相関出力を得る
ことができる効果がある。

【０１０７】

【実施例】次に、本回路を用いた復調部の具体的且つ基
本的な回路構成について図５を用いて説明する。図５
は、本発明の実施例に係るスペクトラム拡散通信用相関
回路の復調部の具体的構成ブロック図である。本実施例
の復調部は、図５に示すように、アンテナ５１と、ＲＦ
部５２と、Ａ／Ｄ変換器５３と、メモリ部５４と、第１
の高速コリレータ５５と、拡散符号発生器５６と、プロ
ファイラ５７と、第２の高速コリレータ５８と、ＲＡＫ
Ｅ合成器５９と、データ及び音声処理部６０と、制御部
６１と、フィンガメモリ６２とから基本的に構成されて
いる。

【０１０８】次に、図５に示した復調部の各部について
具体的に説明する。アンテナ５１は、通常２本用意さ
れ、ダイバーシティ受信を行う。ダイバーシティ受信と
は、２本のアンテナで同一送信信号を受信し、復調した
結果を合成し受信感度の向上を図るものである。

【０１０９】ＲＦ（Radio Frequency：無線周波数）部
５２は、ベースバンド（ＢＢ）信号を作成（復調）する
ものであり、直交検波を行いＩ成分（同相成分）とＱ成
分（直交成分）に分離する。

【０１１０】Ａ／Ｄ変換器５３は、ＲＦ部５２からのＢ
Ｂアナログ信号をデジタル信号に変換する。変換ビット
数は４〜６ビット必要である。変換周波数は、４倍オー
バーサンプリングであればＷ−ＣＤＭＡ（広帯域ＣＤＭ
Ａ）の場合には１６ＭＨｚとなる。Ｉ／Ｑ信号、アンテ
ナ毎に対し、それぞれ１個のＡ／Ｄ変換器が必要になる
が、高速処理が可能であれば、時分割処理を行わせるこ
とで１個のＡ／Ｄ変換器で足りることになる。

【０１１１】メモリ部５４は、Ａ／Ｄ変換器５３で変換
されたデジタル信号を少なくとも１シンボル分以上であ
ってシンボル単位で保持し、それを高速で読み出すもの
である。書き込み速度は、チップ速度の１〜４倍程度、
読み出し速度は、その１０倍以上は必要である。この処
理で、いわゆる時間変換を行う。具体的には、少なくと
も４８シンボル〜１００シンボル分のメモリ容量が必要
である。尚、高速コリレータの替わりにＭＦ（マッチド
フィルタ）を用いる場合は、シンボル単位での一斉読み
出しが要求される。また、ＤＨＯ用として、メモリ部５
４′を備えている。

【０１１２】第１の高速コリレータ（Digital SC）５５
は、メモリ部５４に保持されているスペクトラム拡散さ
れた信号と拡散符号発生器５６からの拡散符号を取り込
み、その積和演算を１シンボル単位に行う。チップレー
トに比べ高速動作が行われる。また、第２の高速コリレ
ータ（Digital SC）５８も第１の高速コリレータ５５と
同様の動作を行うが、第２の高速コリレータの演算結果
はプロファイラ５７に出力されるようになっている。
尚、第２の高速コリレータ５８の替わりにマッチドフィ
ルタ（ＭＦ）を用いるようにしても構わない。また、Ｄ
ＨＯ用として、高速コリレータ５８′を備えている。

【０１１３】拡散符号発生器５６は、制御部６１からの
指示により、指定された拡散符号を指定された位相で送
出する。尚、拡散符号発生器の替わりに拡散符号を格納
するレジスタであってもよい。

【０１１４】プロファイラ５７は、第２の高速コリレー
タ５８（若しくはＭＦ）からの出力を取り込み演算を行
い、パスを特定する。これにより初期同期の段階では、
チップ同期、シンボル同期、無線スロット同期、フレー
ム同期を取ることができ、基地局の特定が可能になる。
また、接続先基地局が決まった通信状態においては、パ
スの検出を行う。これらの情報は制御部６１に送られ、
制御部６１から第１の高速コリレータ５５、メモリ部５
４、拡散符号発生器５６に指示が出力される。また、Ｄ
ＨＯ用として、プロファイラ５７′を備え、ＤＨＯ時に
は、隣接基地局の特定とそのパスの特定を行う。

【０１１５】第２の高速コリレータ５８の替わりに用い
られるＭＦは、スペクトラム拡散された信号と拡散符号
を取り込み、その積和演算を１シンボル単位に行う。チ
ップレートに比べ高速動作が行われる。高速動作をする
ことにより複数のメモリからの情報を極めて高速に処理
できるようになるので、干渉キャンセラへの応用が可能
になる。

【０１１６】ＲＡＫＥ合成部５９は、フィンガメモリ６
２に取り込まれた第１の高速コリレータ５５からの相関
出力を、パイロットシンボルを用いた位相補正を実施
し、その後、複数パスの合成（ＲＡＫＥ合成）を行うも
のである。また、ＲＡＫＥ合成部５９には、この他、受
信信号と周波数を合わせる為のＡＦＣ、受信信号と雑音
（他信号からの干渉を含む）の割合か現在どうなってい
るかを測定するＳＩＲ測定部などか含まれる。

【０１１７】データ及び音声処理部６０は、誤り訂正を
行うため送信側で実施した各種信号処理の逆変換（復
調）を行う。これにはデインタリーブ、ビタビ復号、Ｃ
ＲＣデコーダ、リードソロモン複号（又はターボ復
号）、音声ＣＯＤＥＣなとが存在する。

【０１１８】以上、詳細に説明した通り、本発明の実施
の形態に係るスペクトラム拡散通信用相関回路によれ
ば、少ないゲート規模でＣＤＭＡの復調回路を構成で
き、近い将来に、小規模で相関が得られる移動体端末用
のＬＳＩを開発することができる効果がある。

【０１１９】

【発明の効果】本発明によれば、受信されたスペクトラ
ム拡散された信号を書き込みと読み出しが同時に行うこ
とができ、しかも書き込み速度より高速に読み出すこと
ができるメモリ部を備え、当該メモリ部から高速に信号
を取り込んで高速コリレータにて高速に積和演算を行う
スペクトラム拡散通信用相関回路としているので、構成
素子を小規模にして相関を得ることができる効果があ
る。

【図面の簡単な説明】

【図１】本発明の実施の形態に係るスペクトラム拡散通
信用相関回路の構成ブロック図である。

【図２】本発明の実施の形態に係る別のスペクトラム拡
散通信用相関回路の構成ブロック図である。

【図３】本回路を干渉キャンセラユニットに用いた場合
の構成ブロック図である。

【図４】本回路を干渉キャンセラに用いた場合の構成ブ
ロック図である。

【図５】本発明の実施の形態に係るスペクトラム拡散通
信用回路の具体的一実施例を示す構成ブロック図であ
る。

【図６】従来のスライディングコリレータの一部分の構
成ブロック図である。

【図７】従来のマッチドフィルタの構成ブロック図であ
る。

【図８】本発明の実施の形態に係るスペクトラム拡散通
信回路における高速コリレータを複素型とした場合の回
路構成ブロック図である。

【符号の説明】

１１，２１，３１，４１…Ａ／Ｄ変換器、 １２，２２
…制御部、 １３，２３…コード発生器、 １５，２５
…サンプルホールド（Ｓ／Ｈ）回路、 １６，２６…高
速コリレータ、 ２０…２ポートメモリ、 ２４，２７
…アドレスデコーダ、 ２８…センスアンプ、 ３２，
４２…乗算器、 ３３，４３…ＰＮコードレジスタ、
３４，４４…加算器、 ３５…遅延回路、 ４５…サン
プルホールド（Ｓ／Ｈ）回路、 ５１…アンテナ、 ５
２…ＲＦ部、 ５３…Ａ／Ｄ変換器、 ５４…メモリ
部、 ５５…第１の高速コリレータ、 ５６…拡散符号
発生器、 ５７…プロファイラ、 ５８…第２の高速コ
リレータ、 ５９…ＲＡＫＥ合成部、 ６０…データ及
び音声処理部、 ６１…制御部、 ６２…フィンガメモ
リ、 ８１…６ｂｉｔＡ／Ｄ変換器、 ８２…メモリ
部、 ８３…ラッチ回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 安成 健次郎 東京都中野区東中野三丁目14番20号 国際 電気株式会社内 Ｆターム(参考） 5K022 EE02 EE33 EE36 5K047 AA02 BB01 GG34 HH15 MM24 MM33 MM36 MM38 MM45

Claims (13)

【特許請求の範囲】
1. 【請求項１】 スペクトラム拡散された受信信号をメモ
   リに書き込み、書き込まれたスペクトラム拡散された信
   号を書き込み速度より高速に前記メモリから読み出して
   拡散符号と積和演算を高速に行う処理を複数回繰り返す
   ことを特徴とするスペクトラム拡散通信用相関回路。
2. 【請求項２】 スペクトラム拡散された信号を受信する
   １つ以上の受信部と、前記受信したスペクトラム拡散さ
   れた信号を保持する１つ以上のメモリ部と、前記メモリ
   部に保持された信号と拡散符号との乗算を行う１つ以上
   の乗算部と、前記乗算結果を加算する１つ以上の加算部
   とを備え、 前記１つ以上の受信部から入力されるスペクトラム拡散
   された信号をチップ時間或いは当該チップ時間より短い
   時間で時間分割し、時間分割した信号を前記メモリ部に
   少なくとも１シンボル分以上保持し、当該保持後に前記
   チップ時間より短い時間より更に短い時間で高速に読み
   出し、前記乗算部にて拡散符号との乗算を行い、当該乗
   算結果を前記加算部で加算して相関を得ることを特徴と
   するスペクトラム拡散通信用相関器。
3. 【請求項３】 メモリ部は、書き込みと読み出しが同時
   に、しかも異なる時間幅で行うことができる２ポートメ
   モリであることを特徴とする請求項２記載のスペクトラ
   ム拡散通信用相関器。
4. 【請求項４】 乗算部は、１ビットの拡散符号と多ビッ
   トのスペクトラム拡散された信号とを乗算する乗算器で
   あり、拡散符号が「１」であれば多ビットをそのまま出
   力し、拡散符号が「０」であれば多ビットの反転を出力
   する論理により動作する乗算器であることを特徴とする
   請求項２記載のスペクトラム拡散通信用相関器。
5. 【請求項５】 加算部は、多ビットの加算器と、前記加
   算器からの出力を入力として１刻み時間だけ遅延させて
   前記加算器に戻す遅延素子とを有する累加算器であるこ
   とを特徴とする請求項２記載のスペクトラム拡散通信用
   相関器。
6. 【請求項６】 請求項１記載のスペクトラム拡散通信用
   相関器を２組設け、前記相関器における受信部を共通と
   し、前記受信部で検波されたスペクトラム拡散された信
   号の直交検波信号の同相成分（Ｉ）と直交成分（Ｑ）と
   を、異なる拡散符号にて乗算し、各々の乗算結果を加算
   することを特徴とするスペクトラム拡散通信用相関器。
7. 【請求項７】 請求項１のスペクトラム拡散通信用相関
   器を４組設け、２組をペアとして、当該ペアの相関器に
   おける受信部を共通とし、前記受信部で検波されたスペ
   クトラム拡散された信号の直交検波信号の同相成分
   （Ｉ）と直交成分（Ｑ）とを、各ペア内で第１、第２の
   異なる拡散符号にて乗算し、各々の乗算結果を加算して
   得られた４つの相関出力を前記第１の拡散符号で演算し
   た結果同士と前記第２の拡散符号で演算した結果同士と
   を各々加算して合成することを特徴とするスペクトラム
   拡散通信用相関器。
8. 【請求項８】 メモリ部は、書き込みと読み出しが同時
   にしかも異なる時間幅で行うことができる２ポートメモ
   リであり、読み出しは１シンボル分一時に多タップ及び
   多ビットで読み出し可能なメモリであることを特徴とす
   る請求項２記載のスペクトラム拡散通信用相関器。
9. 【請求項９】 乗算部は、１ビットの拡散符号と多ビッ
   トのスペクトラム拡散された信号の多タップ数分とを乗
   算する乗算器であり、拡散符号が「１」であれば多ビッ
   トをそのまま出力し、拡散符号が「０」であれば多ビッ
   トの反転を出力する論理より動作する複数の乗算器であ
   ることを特徴とする請求項８記載のスペクトラム拡散通
   信用相関器。
10. 【請求項１０】 加算部は、複数の多ビットの加算器で
    あり、乗算部で為された多タップの乗算結果を加算する
    複数加算器であることを特徴とする請求項９記載のスペ
    クトラム拡散通信用相関器。
11. 【請求項１１】 スペクトラム拡散されたアナログの受
    信信号をデジタル信号に変換するＡ／Ｄ変換器と、デジ
    タルに変換された信号について少なくとも１シンボル分
    以上をチップ時間或いは当該時間より短い時間で時間分
    割して書き込んで保持し、前記書き込み速度より高速に
    前記時間分割して保持したサンプル毎に順次読み出す複
    数のサンプルホールド回路と、拡散符号を発生させるコ
    ード発生器と、前記サンプルホールド回路から１シンボ
    ル分の信号をサンプル毎に高速に順次入力し、前記コー
    ド発生器から入力される拡散符号と高速に積和演算する
    高速コリレータと、前記複数のサンプルホールド回路に
    １シンボル分以上の信号を書き込ませ、前記サンプルホ
    ールド回路から書き込み速度より高速にサンプル毎に前
    記高速コリレータに信号の読み出しを開始させると共
    に、前記複数のサンプルホールド回路に次の１シンボル
    分以上の信号の書き込みを開始させる制御部とを有する
    ことを特徴とするスペクトラム拡散通信用相関回路。
12. 【請求項１２】 スペクトラム拡散されたアナログの受
    信信号をデジタル信号に変換するＡ／Ｄ変換器と、デジ
    タルに変換された信号について少なくとも１シンボル分
    以上をチップ時間或いは当該時間より短い時間で時間分
    割して書き込んで保持し、前記書き込み速度より高速に
    前記時間分割して保持したサンプル毎に順次読み出す２
    ポートメモリと、拡散符号を発生させるコード発生器
    と、前記２ポートメモリから１シンボル分の信号をサン
    プル毎に高速に順次入力し、前記コード発生器から入力
    される拡散符号と高速に積和演算する高速コリレータ
    と、前記２ポートメモリに１シンボル分以上の信号を書
    き込ませ、前記２ポートメモリから書き込み速度より高
    速にサンプル毎に前記高速コリレータに信号の読み出し
    を開始させると共に、前記２ポートメモリに次の１シン
    ボル分以上の信号の書き込みを開始させる制御部とを有
    し、 前記２ポートメモリが、スペクトラム拡散された信号を
    保持する複数のメモリセルと、前記制御部からの指示に
    より前記Ａ／Ｄ変換器からの信号を該当するメモリセル
    に書き込む第１のアドレスデコーダと、前記制御部から
    の指示により該当するメモリセルから書き込み速度より
    高速に信号を読み出す第２のアドレスデコーダと、前記
    第２のアドレスデコーダからの出力を増幅するセンスア
    ンプとを備える２ポートメモリであることを特徴とする
    スペクトラム拡散通信用相関回路。
13. 【請求項１３】 受信されたスペクトラム拡散された信
    号の直交検波信号の同相成分（Ｉ）と直交成分（Ｑ）と
    に対して各々マッチドフィルタを有する干渉キャンセラ
    ユニットを複数備える干渉キャンセラにおいて、前記マ
    ッチドフィルタの前段に書き込みと読み出しが同時に、
    しかも書き込み速度より高速に読み出すことができるメ
    モリを設け、前記マッチドフィルタが、前記メモリから
    高速に読み出される信号を高速に演算処理するマッチド
    フィルタであることを特徴とする干渉キャンセラ。