JP3503409B2 - スペクトル拡散受信機 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、スペクトル拡散方
式を用いた通信システムに関する。特に、スペクトル拡
散変調されて送信された信号を復調するため、同期捕捉
及び保持に使用されるディジタルマッチドフィルタによ
るスペクトル拡散受信機に関する。

【０００２】

【従来の技術】スペクトル拡散信号の受信に際しては、
受信信号の拡散符号と、逆拡散復調に用いる拡散符号を
同期させる相関受信を行う必要がある。相関受信方法に
関しては、大別して能動相関法と受動相関法に分類さ
れ、受動相関法は能動相関法に比べ、一般に初期同期捕
捉を短時間のうちに完了する長所を持つことが広く知ら
れている。受動相関法を実現する一手法として、ディジ
タルマッチドフィルタ（以下、マッチドフィルタ：Ｍ
Ｆ）が挙げられ、近年のＬＳＩ技術の発達により実用化
されつつある。

【０００３】マッチドフィルタを用いたスペクトル拡散
受信機は、入力される受信系列をｍタップにわたり保存
し、各タップの受信データと逆拡散に用いる拡散符号と
の積和演算を並列に行うので、タップ数ｍを拡散比Ｇｐ
と等しくしておくことで、１クロック毎に１シンボル分
の相関値を求めることができる。

【０００４】図１１に従来例として、ディジタル素子で
実現した一般的なＭＦの構成を示す。拡散比Ｇｐ＝６４
のスペクトル拡散通信システムにおいて、チップレート
の４倍（オーバーサンプル比ｋ＝４）でサンプリングさ
れた受信信号Ｒｘ（ｔ）をタップ数ｍ＝６４のＭＦによ
り逆拡散する例を示している。ＭＦは、２５６段の受信
系列入力遅延素子３０１、６４段の拡散符号係数レジス
タ３０２、６４段の拡散符号係数遅延素子３０３、６４
個の乗算器、及び６４タップの乗算結果を加算する加算
部３０４からなる。拡散符号係数遅延素子３０３の遅延
時間Ｔは拡散符号の１チップの時間幅、受信系列入力遅
延素子３０１の遅延時間Ｄは受信信号Ｒｘ（ｔ）をサン
プリングする１動作クロック時間である。オーバーサン
プル比ｋ＝４でサンプリングするため、Ｔ＝４×Ｄの関
係にある。図中、４Ｄと表記してあるのは、遅延時間Ｄ
の遅延素子が４段従属接続されていることを示してい
る。従属接続された受信系列入力遅延素子３０１の４段
毎に、タップ（Ｔａｐ０〜６３）が出されている。

【０００５】受信信号Ｒｘ（ｔ）は受信系列入力遅延素
子３０１に順次入力される。隣接するタップ間では４段
の遅延時間Ｄの遅延素子が従属接続されているから、Ｔ
ａｐ０，Ｔａｐ１，…，Ｔａｐ６３は、１チップ（時間
幅＝Ｔ）毎にサンプリングされた受信信号系列を出力す
る。一方、拡散符号係数レジスタ３０２には拡散符号系
列Ｃ０，Ｃ１，Ｃ２，…，Ｃ６３が入力されている。ス
ペクトル拡散通信システムにおける拡散符号系列の周期
が６４チップの場合は、係数レジスタ３０２の内容を固
定する。しかし、一般に符号間の相互干渉を防止するた
めには長い拡散符号長の拡散符号系列により拡散させる
ことが望ましい。複数シンボル（１シンボル＝６４チッ
プ）にまたがる拡散符号長の拡散符号を用いて連続した
受信信号系列の逆拡散を行う場合には、係数レジスタ３
０２の内容は６４チップ（２５６動作クロック）毎に更
新する。

【０００６】具体的には、６４段の拡散符号係数遅延素
子３０３は４動作クロックごとにその内容を次段の遅延
素子にシフトさせる。２５６動作クロック経過した時点
で、６４段の拡散符号係数遅延素子３０３に保持された
拡散符号系列は次シンボルの拡散符号系列に更新され、
ロードタイミング信号Ｗｃの入力を受けて、６４段の拡
散符号係数レジスタ３０２に一斉に読み込まれる。

【０００７】各タップ出力と対応する拡散符号系列は乗
算され、各乗算結果は加算部３０４で加算されて、相関
値Ｃｏｒｒ（ｔ）が出力される。これらの処理は次式で
表される。

【０００８】Ｃｏｒｒ（ｔ）＝Ｔａｐ０×Ｃ０＋Ｔａｐ
１×Ｃ１＋…＋Ｔａｐ６３×Ｃ６３ このように、ＭＦによるスペクトル拡散受信機は、各タ
ップの受信データと拡散符号との積和演算、すなわち逆
拡散処理を瞬時に行うので、初期同期捕捉が高速で行う
ことが可能である。また、伝送路におけるマルチパス成
分をサンプリングレートの分解能で分離した出力を得ら
れるため、ＲＡＫＥ受信のためのパス検索を有効に行え
るという利点がある。

【０００９】しかしながら、ＭＦをディジタル素子で実
現する場合、前述の通り、ディジタル遅延素子、乗算
器、加算器など非常に多くのゲート数が必要であり、回
路規模が大きいという問題があった。また、遅延素子３
０１に入力された受信信号Ｒｘは順次次段の遅延素子に
シフトされる構成となっているため、１クロックごとに
全ての入力系列係数遅延素子３０１及び乗算器３０５、
加算部３０４を構成するゲートが動作することになり、
消費電力も非常に大きくなるという問題があった。

【００１０】

【発明が解決しようとする課題】近年、米国、香港、韓
国などでスペクトル拡散を適用したセルラ移動通信シス
テム（ＩＳ−９５）が実用化されているが、初期同期捕
捉の高速性、ＲＡＫＥ受信用パス検索等の柔軟性などの
利点からＭＦによるスペクトル拡散受信機の適用が期待
されている。ＭＦによるスペクトル拡散受信機をセルラ
移動通信システムとして実用化するには、低消費電力
化、小回路規模化、低価格化が強く望まれる。

【００１１】しかしながら、前述の通り、ＭＦを用いた
逆拡散器は回路規模が大きく、消費電力も大きくなると
いう短所があった。

【００１２】この原因は、大きく分けて次の二点が考え
られる。第一は、従来のＭＦにおいては、１タップ当た
りｋ段（ｋはチップレートに対するオーバーサンプル
比）の入力系列用遅延素子、１個の拡散符号係数レジス
タ、１個の乗算器が必要である。そのため、タップ数に
ほぼ比例して回路規模は増大していた。第二は、入力系
列ｎ段（ｎ＝ｋ（オーバーサンプル比）×ｍ（タップ
数））の遅延処理から入力系列と拡散符号系列の積和演
算までを１クロックで一括して処理するため、１クロッ
ク毎に多数のゲートが動作する。そのため、消費電力の
増大を招いていた。

【００１３】本発明の第一の目的は、動作するゲート数
を減少させることで、低消費電力のＭＦによるスペクト
ル拡散受信機を提供することにある。

【００１４】また、本発明の第二の目的は、ＭＦを構成
するタップ数を少なくし、回路規模の小さいＭＦによる
スペクトル拡散受信機を提供することにある。

【００１５】

【課題を解決するための手段】上記第一の目的である低
消費電力化を達成する為に、本発明によるスペクトル拡
散受信機は、従来のマッチドフィルタに使用されていた
ｎ段の受信信号用シフトレジスタに替えて書込み信号に
より制御されるレジスタをｎ段用い、各レジスタ内容の
書き換えの回数を従来方式の１／ｎとすることを特徴と
する。従って、本発明のスペクトル拡散受信機では、書
込み信号により制御されるｎ段のレジスタと、拡散符号
をチップレート毎にスライドさせるレジスタとして機能
する手段と、レジスタのタップからの出力と拡散符号の
乗算処理を行う手段と、各乗算結果を加算する手段を有
する。

【００１６】また、前述の第二の目的である回路規模縮
小化を実現する為に、本発明によるスペクトル拡散受信
機は、マッチドフィルタのタップ数、拡散符号の係数レ
ジスタ、乗算器をｍ’（但しｍ’＜ｍ）とし、積和演算
結果として得られた部分相関値をＧｐ／ｍ’回巡回累算
することによって１シンボル分の相関値を得ることを特
徴とする。従って、本発明の第二の目的を達成するスペ
クトル拡散受信機では、上記の構成に加えて積和演算結
果をｋ×ｍ’クロック毎にＧｐ／ｍ’回の巡回累算を行
う手段を有する。

【００１７】

【発明の実施の形態】以下、本発明を拡散比Ｇｐ＝６４
のスペクトル拡散通信システムにおいて、チップレート
の４倍（ｋ＝４）でサンプリングされた受信信号の逆拡
散処理するスペクトル拡散受信機を例に説明する。

【００１８】図１に本発明の第一の実施例であるＭＦに
よるスペクトル拡散受信機の構成要素ブロックを示す。
ＭＦのタップ数ｍは拡散比Ｇｐと同数の６４である。本
発明の第一の実施態様であるスペクトル拡散受信機は、
入力信号系列レジスタ部１０１、係数レジスタ部１０
３、乗算部１０２、及び加算部１０４より構成される。
チップレートの４倍でオーバーサンプリングされた受信
信号Ｒｘ（ｔ）は、入力信号系列レジスタ部１０１に入
力され、拡散符号ＰＮ（ｔ）は係数レジスタ部１０３に
入力される。入力信号系列レジスタ部１０１から出力さ
れる各タップ（Ｔａｐ０〜Ｔａｐ６３）とそれに対応す
る係数レジスタ部１０３から出力される拡散係数（Ｃｏ
ｅｆ０〜Ｃｏｅｆ６３）は乗算部１０２により乗算処理
が行われた後、加算部１０４において全タップの乗算結
果の加算処理が行われ、相関値Ｃｏｒｒ（ｔ）が出力さ
れる。

【００１９】図２に入力信号系列レジスタ部１０１の構
成を示す。入力信号系列レジスタ部１０１は各タップ毎
のサブレジスタブロック１１１に分けられ、各サブレジ
スタブロック１１１はｋ（＝４）個のレジスタ１１２と
該レジスタを選択してタップに出力するセレクタ１１４
からなる。レジスタＲ０〜Ｒ２５５は、各レジスタ毎に
定められたラッチタイミング信号ＷＲ０〜２５５に応じ
て受信信号Ｒｘの内容を読み込む。レジスタＲｉ（ｉ＝
０〜２５５）はラッチタイミング信号ＷＲｉの入力を受
けると、受信信号Ｒｘ（ｔ）を読み込み、次のタイミン
グ信号ＷＲｉの入力を受けるまでそのまま保持する。ラ
ッチタイミング信号発生器１１５は、２５６動作クロッ
クに１回、ラッチタイミング信号ＷＲ０を発生させる。

【００２０】図５は、サブレジスタブロック０の動作タ
イミングを示した図である。図５を用いて入力信号系列
レジスタ部１０１の動作を説明する。受信信号Ｒｘ
（ｔ）は周期Ｄの動作クロックでサンプリングされ、入
力信号系列レジスタ部１０１に入力される。時刻０に、
ラッチタイミング信号発生器１１５により発生されたラ
ッチタイミング信号ＷＲ０がレジスタＲ０に入力され、
レジスタＲ０には受信信号Ｒｘ（０）が読み込まれる。
時刻１では、ＷＲ０を遅延素子１１３によりクロック周
期Ｄだけ遅延させたラッチ動作タイミング信号ＷＲ１が
レジスタＲ１に入力され、レジスタＲ１には受信信号Ｒ
ｘ（１）が読み込まれる。

【００２１】このように、ラッチタイミング信号ＷＲ０
〜ＷＲ２５５は、それぞれ２５６クロックに１回、受信
信号の読込み許可を発するもので、隣合うレジスタ同士
ではお互いに、１動作クロックずつずれたものが与えら
れる。したがって、レジスタ（Ｒ０〜２５５）１１２に
は、１クロックずつずれた受信信号系列が記憶される。
セレクタ１１４は４進カウンタ１１６により発生される
タップ出力制御信号Ｔｏｕｔにより、動作クロック毎に
巡回的に（サブレジスタブロック０では、例えば、Ｒ
０，Ｒ１，Ｒ２，Ｒ３，Ｒ０，Ｒ１，…の順序で）接続
されているレジスタを選択し、その内容をタップ出力と
して乗算部１０２に送る。

【００２２】すなわち、Ｔａｐ０の出力は、１シンボル
に相当する時刻ｔ＝０〜２５５の期間においては、Ｒｘ
（０），Ｒｘ（１），Ｒｘ（２），Ｒｘ（３）が巡回し
て出力される。ｔ＝２５６〜２５９でレジスタＲ０〜Ｒ
４の内容が順次更新され、ｔ＝２５６〜５１１ではＲｘ
（２５６），Ｒｘ（２５７），Ｒｘ（２５８），Ｒｘ
（２５９）が巡回して出力されることとなる。

【００２３】図３は入力信号系列レジスタ部１０１の別
の構成を示したものである。図２に示した第１の構成例
においては、各レジスタ用のラッチタイミング信号ＷＲ
は、ラッチタイミング信号発生器１１５で生成されたラ
ッチタイミング信号ＷＲ０を、動作クロック時間Ｄの遅
延時間の遅延素子１１３によりさせて生成している。本
構成においては、ラッチタイミング信号ＷＲをｎ進カウ
ンタ（２５６進）とアドレスデコーダを用いて生成する
ことも可能である。アドレスデコーダ出力（ＷＲ０〜Ｗ
Ｒｎ（ｎ＝２５６））は直接各々レジスタ（Ｒ０〜Ｒｎ
（ｎ＝２５６））に接続され、ｎ進カウンタの値に対応
するラッチタイミング信号が発生されることにより、受
信信号Ｒｘ（ｔ）が順次レジスタに読み込まれる。

【００２４】図４に係数レジスタ部１０３の構成を示
す。係数レジスタ部１０３は、６４段の拡散符号係数レ
ジスタ１２２、拡散符号係数Ｃｏｅｆ０〜Ｃｏｅｆ６３
を出力する６４段の係数出力遅延素子（シフトレジス
タ）１２１から構成される。拡散符号系列ＰＮ（ｔ）
は、ラッチタイミング信号ＷＣＲ０〜ＷＣＲ６３に従っ
て、拡散符号係数レジスタＣ０〜Ｃ６３に順次読み込ま
れる。

【００２５】ラッチタイミング発生器１２４は、ｎ（＝
２５６）動作クロックに１回、ラッチタイミング信号Ｗ
ＣＲ０を発生させ、チップ周期Ｔの遅延素子１２５をｘ
段（ｘ＝０〜６３）通ることにより、ラッチタイミング
信号ＷＣＲ０〜ＷＣＲ６３が得られる。４倍のオーバー
サンプリングをしている場合においては、Ｔ＝４Ｄの関
係にあるから、拡散符号係数は４動作クロックごとに次
段の拡散符号係数レジスタの内容が更新される。

【００２６】なお、図４の係数レジスタ部１０３におい
て、ロードタイミング信号発生器１２３、ラッチタイミ
ング信号発生器１２４は独立に設ける必要はなく、ロー
ドタイミングＷｃには受信信号系列レジスタ部１０１で
発生されるラッチタイミング信号ＷＲ０を、ラッチタイ
ミング信号ＷＣＲ０〜ＷＣＲ６３にはそれぞれ受信信号
系列レジスタ部１０１で発生されるラッチタイミング信
号ＷＲ（４ｉ）（ｉ＝０〜６３）を共用することができ
る。

【００２７】その結果、拡散符号係数レジスタＣ０〜Ｃ
６３の内容はｎ動作クロック毎に全てが更新され、ｎ＝
ｋ×ｍ＝Ｇｐの場合は１シンボル時間（ｎ＝２５６動作
クロック）に１回ロードタイミング発生器１２３より発
生されるロードタイミング信号ＷＣを合図に、係数出力
遅延素子（シフトレジスタ）１２１にロードされる。

【００２８】各係数出力遅延素子（シフトレジスタ）１
２１の内容は、それぞれチップレートのタイミング（Ｔ
＝４Ｄ）で次段の係数出力遅延素子１２１へ帰還シフト
する。受信信号Ｒｘとの乗算のため、動作クロックに従
って、Ｃｏｅｆ０〜Ｃｏｅｆ６３を出力する。したがっ
て、図６より把握されるように、Ｃｏｅｆ０の出力は、
１チップの時間幅ごとに更新される。例えば、時刻ｔ＝
２５２〜２５５のときにＰＮ（０）、ｔ＝２５６〜２５
９のときにＰＮ（６３）、…となる。

【００２９】乗算部１０２では、前述の通りタップ出力
Ｔａｐｉ（ｉ＝０〜６３）と対応する係数レジスタの内
容Ｃｏｅｆｉ（ｉ＝０〜６３）の乗算処理を行う。図６
は、入力信号系列レジスタ部１０１の各Ｔａｐ出力と係
数レジスタ部１０３の各Ｃｏｅｆ出力の動作タイミング
を示したものである。時刻ｔ＝０においてスペクトル拡
散受信機の動作が開始されたものとする。

【００３０】このとき、ｔ＝２５２のとき入力信号系列
レジスタ部１０１のレジスタＲ２５２に受信信号Ｒｘ
（２５２）が入力され、Ｔａｐ０〜Ｔａｐ６３全てから
受信信号Ｒｘが出力される。係数レジスタ部１０３にお
いても、ｔ＝２５２のとき係数レジスタ部１０３の拡散
符号係数レジスタＣ６３にＰＮ（６３）が入力され、ロ
ードタイミングＷｃの入力を受け、最初の拡散符号系列
が係数出力遅延素子（シフトレジスタ）１２１にロード
される。それにより、Ｃｏｅｆ０〜Ｃｏｅｆ６３より最
初の拡散符号系列ＰＮ（０）〜ＰＮ（６３）が出力され
る。

【００３１】ｔ＝２５６〜２５９では、Ｔａｐ０からは
Ｒｘ（２５６）〜Ｒｘ（２５９）が順次出力される。一
方、拡散符号係数Ｃｏｅｆは帰還シフトし、Ｃｏｅｆ１
からＰＮ（０）、Ｃｏｅｆ２からＰＮ（３）、…Ｃｏｅ
ｆ０からＰＮ（６３）が出力される。その結果、１動作
クロック毎に１サンプル時間（Ｄ）だけずれて、Ｔａｐ
０〜Ｔａｐ６３より出力される受信信号系列Ｒｘ（ｔ）
〜Ｒｘ（ｔ＋２５２）（ｔ＝０，１，２…）とＣｏｅｆ
０〜Ｃｏｅｆ６３より出力されるＰＮ（０）〜ＰＮ（６
３）と比較されることとなり、加算部１０４から１動作
クロック毎に、受信系列と拡散符号系列のタイミングが
１サンプルずつずれた相関値Ｃｏｒｒが得られる。

【００３２】さらに、拡散符号系列はｎ動作クロック時
間（ｎ＝ｋ×ｍ＝Ｇｐの場合は１シンボル時間、即ち２
５６動作クロック）で次の拡散符号系列ＰＮ（６４）〜
ＰＮ（１２７）に更新される。ただし、拡散符号長がタ
ップ数ｍを超える通信システムにおいて、初期同期捕捉
をとる場合には１シンボル時間で同期をとることができ
ない場合が生じる。この場合には、係数レジスタ部１０
３におけるロードタイミング信号Ｗｃ及びラッチタイミ
ング信号の発生を抑制し、係数出力遅延素子１２１の内
容を拡散符号系列ＰＮ（０）〜ＰＮ（６３）に、係数レ
ジスタ１２２の内容を拡散符号系列ＰＮ（６４）〜ＰＮ
（１２７）で固定する。同期がとれた次のシンボル時間
で、係数出力遅延素子１２１の内容を次の拡散符号系列
に更新するように制御する。

【００３３】本発明のＭＦによるスペクトル拡散受信機
の第一の実施態様における消費電力について、従来例で
ある図１１のＭＦによるスペクトル拡散受信機と対比し
ながら説明する。入力信号系列レジスタ部２０１におい
ては、各レジスタはｎ＝２５６クロック毎にしか内容が
書き換わらないので、従来のシフトレジスタを用いた方
式（図１１）に比べ、入力信号系列レジスタの部分の消
費電力を約１／２５６に削減できる。但し、入力信号系
列レジスタ部２０１では、セレクタ１１４に要する消費
電力が必要である。しかし、セレクタは入力信号系列レ
ジスタの約１／２のゲートで構成できるため、結果的に
入力系列レジスタ部２０１の消費電力は、従来方式の約
１／２に削減できる。

【００３４】他の構成要素の消費電力に関しては、乗算
器については従来方式と同一である。係数レジスタ部２
０３では、図１１と比較すると、ロードタイミング発生
器１２３、ラッチタイミング信号発生器１２４が増えて
いるが、これらのタイミング信号は入力係数レジスタ部
と共有する事が出来るため、付加回路は不必要であり、
消費電力の増加もない。

【００３５】この結果、第一の実施態様のＭＦによるス
ペクトル拡散受信機は、図１１に示す従来方式よりも、
全体としての消費電力を約３０％削減することができ
る。

【００３６】次に、本発明の第二の実施態様として、回
路規模を小さくしたＭＦによるスペクトル拡散受信機に
ついて説明する。本実施態様におけるＭＦのタップ数
ｍ’＝１６であり、巡回累算部はＧｐ／ｍ’＝４（６４
／１６）回の累算処理を行う。

【００３７】図７に本発明の第二の実施態様であるＭＦ
によるスペクトル拡散受信機の構成要素ブロックを示
す。本発明の第二の実施態様であるスペクトル拡散受信
機は、入力信号系列レジスタ部２０１、係数レジスタ部
２０３、乗算部２０２、加算部２０４、及び巡回累算部
２０５より構成される。チップレートの４倍でオーバー
サンプリングされた受信信号Ｒｘ（ｔ）は、入力信号系
列レジスタ部２０１に入力され、拡散符号ＰＮ（ｔ）は
係数レジスタ部２０３に入力される。入力信号系列レジ
スタ部２０１から出力される各タップ（Ｔａｐ０〜Ｔａ
ｐ１５）と、対応する各係数レジスタ（Ｃｏｅｆ０〜Ｃ
ｏｅｆ１５）の内容は乗算部により乗算処理が行われた
後、加算部において全タップの乗算結果の加算処理が行
われ、部分相関値Ｓｕｂ＿Ｃｏｒｒ（ｔ）が出力され
る。巡回累算部２０５では、部分相関値Ｓｕｂ＿Ｃｏｒ
ｒ（ｔ）に対してＧｐ／ｍ’＝４回の累算処理が施さ
れ、１シンボル分の相関値Ｃｏｒｒ（ｔ）が出力され
る。

【００３８】入力信号系列レジスタ部２０１、係数レジ
スタ部２０３、乗算部２０２、加算部２０４のそれぞれ
の構成は、タップ数を除いて先に述べた本発明による第
一の実施態様と同一に構成することができる。ただし、
入力信号系列レジスタ部２０１のラッチタイミング信号
ＷＲ０は６４動作クロックに１回、同様に係数レジスタ
部２０３のロードタイミング信号Ｗｃもまた６４動作ク
ロックに１回になる。また、図１１の方式のように、入
力信号系列レジスタ部２０１を従属接続した遅延素子に
より、係数レジスタ部２０３を係数レジスタと遅延素子
とによって構成することも可能である。

【００３９】図８に巡回累算部２０５の構成を示す。巡
回累算部２０５は、加算器２１１と、ｎ段（ｎ＝ｋ×
ｍ’＝６４）の累算レジスタ２１２と、累算レジスタ２
１２の読込みを指示するラッチタイミング信号Ｗｒ０〜
６３を発生させるラッチタイミング信号発生器２１５
と、累算に用いる累算レジスタ２１２を決定するｎ進カ
ウンタ（ｎ＝６４）２１６と、巡回累算部出力を制御す
る出力切換スイッチ２１７と、出力切換スイッチ２１７
を制御するシンボルタイミング発生器２１８とを備え
る。

【００４０】各レジスタｒ０〜ｒ６３は、入力系列レジ
スタ部２０１内のレジスタと同様の動作をする。すなわ
ち、ラッチタイミング信号Ｗｒ０〜Ｗｒ６３に従って巡
回累算結果Ａ＿Ｃｏｒｒ（ｔ）を読み込む。ラッチタイ
ミング信号Ｗｒ０〜Ｗｒ６３はそれぞれ６４クロックに
１回、巡回累算結果Ａ＿Ｃｏｒｒ（ｔ）の読込み許可を
発するもので、隣合うレジスタ同士ではお互いに、１ク
ロックずつずれたものが与えられる。従って、隣合うレ
ジスタは、１クロックずつずれた受信信号系列の巡回累
算結果を記憶する。セレクタ２１４は６４進カウンタ２
１６により、クロック毎に巡回的に（ｒ０，ｒ１，ｒ
２，…，ｒ６３，ｒ０，ｒ１，…の順序で）レジスタを
選択する。

【００４１】レジスタからの出力と加算部２０４からの
部分相関値Ｓｕｂ＿Ｃｏｒｒ（ｔ）は加算器２１１で累
算され、１シンボル分即ちＧｐ／ｍ’＝４回の累算後、
相関値Ｃｏｒｒ（ｔ）として出力される。相関値Ｃｏｒ
ｒ（ｔ）の出力は切換スイッチ２１７によって制御さ
れ、巡回累算結果出力期間には、各レジスタｒ０〜ｒ６
３の内容は０にリセットされる。

【００４２】図５に示したような受信信号Ｒｘ（ｔ）が
第２の実施態様におけるＭＦに入力されたものとして、
巡回累算部２０５の動作を説明する。時刻ｔ＝６０に、
レジスタｒ０に受信信号系列Ｒｘ（０），Ｒｘ（４），
Ｒｘ（８），…，Ｒｘ（６０）と部分拡散符号系列ＰＮ
（０）〜ＰＮ（１５）との部分相関値Ｓｕｂ＿Ｃｏｒｒ
が入力される。同様に時刻ｔ＝６１に、レジスタｒ１に
受信信号系列Ｒｘ（１），Ｒｘ（５），Ｒｘ（９），
…，Ｒｘ（６１）と部分拡散符号系列ＰＮ（０）〜ＰＮ
（１５）とのＳｕｂ＿Ｃｏｒｒが入力される。このよう
に、各累算レジスタ２１２には、１サンプルずつずれた
Ｓｕｂ＿Ｃｏｒｒが記憶される。

【００４３】時刻ｔ＝１２４で、係数レジスタ部２０３
において係数出力遅延素子の保持する部分拡散符号系列
は、次の部分拡散符号系列ＰＮ（１６）〜ＰＮ（３１）
に切り換えられ、Ｒｘ（６４），Ｒｘ（６８），Ｒｘ
（７２），…，Ｒｘ（１２４）と部分拡散符号系列ＰＮ
（１６）〜ＰＮ（３１）とのＳｕｂ＿Ｃｏｒｒが算出さ
れ、加算器２１１によりセレクタ２１４が選択した累算
レジスタｒ０の内容と足し合わされる。これによりＲｘ
（０），Ｒｘ（４），Ｒｘ（８），…，Ｒｘ（１２４）
とＰＮ（０）〜ＰＮ（３１）とのＳｕｂ＿Ｃｏｒｒに等
しいものを得る。

【００４４】また、シンボルタイミング発生器２１８
は、ｔ＝０からｔ＝１８７まで切り換えスイッチ２１７
をＡ＿Ｃｏｒｒを累算レジスタ２１２側に、ｔ＝１８８
からｔ＝２５１にはＡ＿ＣｏｒｒをＣｏｒｒ（ｔ）とし
て出力する。

【００４５】その結果、巡回累算部２０５におけるＳｕ
ｂ＿Ｃｏｒｒ（ｔ）及びＡ＿Ｃｏｒｒ（ｔ）の波形は図
９のようになる。加算部出力単位ごとに同期のとれた場
所に部分相関値のピークが現れる（図９（ａ））。これ
らのピークが加算され、巡回累算結果出力区間（上の例
ではｔ＝１８８からｔ＝２５１、すなわち１シンボル期
間のうち最後の部分加算を実行している期間）に大きな
ピークが現れる（図９（ｂ））。

【００４６】なお、このような累算により同期をとるた
めには、初期同期捕捉がとられていなければならない。
初期同期捕捉のためには、部分相関値Ｓｕｂ＿Ｃｏｒｒ
についてピークが観測できるまで部分拡散符号系列の値
を固定し、観測できれば次のサイクルから部分拡散符号
系列を更新するように制御すればよい。

【００４７】また、ラッチタイミング信号Ｗｒ０〜６３
は入力信号系列レジスタ部２０１に使用されるＷＲ０〜
６３を共有することができる。

【００４８】本発明のＭＦによるスペクトル拡散受信機
の第二の実施態様における消費電力について、従来例で
ある図１１のＭＦによるスペクトル拡散受信機と対比し
ながら説明する。入力系列用レジスタ部２０１の消費電
力は、タップ数削減の効果により約１／８となる。乗算
部２０２、係数レジスタ部２０３については、共にタッ
プ数削減の効果により約ｍ’／Ｇｐ＝１／４となる。ま
た、第二の実施例において付加される巡回累算部２０５
による電力消費量は図１１に示される従来の加算部に対
して約２ｍ’／Ｇｐ＝１／２である。この結果、スペク
トル拡散受信機全体の消費電力は、本発明による第二の
実施例は従来方式より約６０％削減できる。

【００４９】回路規模については、入力系列レジスタ部
２０１は従来方式に対して約２ｍ’／Ｇｐ、乗算部２０
２、係数レジスタ部２０３は約ｍ’／Ｇｐの削減効果が
ある。しかし、巡回累算部２０５は、ｍ’の値に拘らず
全体の約２／３を占めるほど回路規模が大きく、この部
分が全体の規模を左右する。実際には、先に説明した
ｍ’＝１６の第二の実施態様における全体の回路規模が
従来方式より約１０％縮小でき、さらにｍ’＝８、４の
場合はそれぞれ約５０％、７５％の縮小効果がある。従
って、拡散比Ｇｐ＝６４のシステムにおいては、ｍ’≦
１６の値を選択することにより、全体の回路規模縮小が
可能となる。

【００５０】以上、本発明の２つの実施態様として、受
信信号のサンプリングレートをチップレートの４倍（ｋ
＝４）とする場合について説明したが、ｋ＝１の場合は
入力系列レジスタ部内のレジスタ数はタップ数と等しく
なる（ｍ＝ｎ）ため、図１０に示すように入力系列レジ
スタ部においてタップ出力制御信号を出力するカウンタ
１１６及びセレクタ１１４などが不要となる。なお、こ
の場合、サンプリング時間Ｄ＝Ｔ（１チップの時間幅）
となる。

【００５１】

【発明の効果】本発明によれば、入力信号系列レジスタ
部において各レジスタをｎクロックに１回だけ受信信号
を読み込む構成とすることにより、動作ゲート数を減少
させることができるので、消費電力を低く抑えるスペク
トル拡散受信機が実現できる。

【００５２】このように構成することは、一般的に拡散
符号の同期捕捉及び保持の精度を高めるためにオーバー
サンプリングを行うが、その場合、特に効果が大きい。
従来技術のように入力信号系列レジスタ部をシフトレジ
スタにより構成すれば、オーバーサンプルしたシフトレ
ジスタ分の電力消費が余計に生じる。また、同期捕捉及
び保持の精度を高めるためには受信信号Ｒｘ（ｔ）のビ
ット数を大きくすることが効果的であるが、一方、拡散
符号系列は１ビットで表せる。本発明のように拡散符号
系列をシフトさせた方が電力消費の負荷は小さい。

【００５３】また本発明によれば、拡散比よりも少ない
タップ数のマッチドフィルタと巡回累算部により構成す
ることにより、削除したタップ数分のゲート数が巡回累
算部の付加により増加したゲート数よりも上回るように
タップ数を選択することにより、回路規模を縮小化させ
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の第一の実施態様であるマッチドフィル
タによるスペクトル拡散受信機の構成要素ブロックを示
す図である。

【図２】ＭＦによるスペクトル拡散受信機の入力系列レ
ジスタ部の第１の構成例を示す図である。

【図３】ＭＦによるスペクトル拡散受信機の入力系列レ
ジスタ部の別の構成例を示す図である。

【図４】ＭＦによるスペクトル拡散受信機の係数レジス
タ部の構成例を示す図である。

【図５】ＭＦによるスペクトル拡散受信機のＴａｐ０出
力の動作タイミングを示す図である。

【図６】第一の実施態様における入力係数レジスタ部出
力の各Ｔａｐと係数レジスタ部出力の各Ｃｏｅｆの動作
タイミングを示す図である。

【図７】本発明の第二の実施態様であるマッチドフィル
タによるスペクトル拡散受信機の構成要素ブロックを示
す図である。

【図８】ＭＦによるスペクトル拡散受信機の巡回累算部
の構成例を示す図である。

【図９】ＭＦによるスペクトル拡散受信機の巡回累算部
の信号波形と動作タイミングを示す図である。

【図１０】チップレートでサンプリングした場合の、Ｍ
Ｆによるスペクトル拡散受信機の入力系列レジスタ部の
構成例を示す図である。

【図１１】従来のマッチドフィルタによるスペクトル拡
散受信機の構成を示す図である。

【符号の説明】

１０１、２０１、１０１１…入力系列レジスタ部、１０
２、２０２…乗算部、１０３、２０３…係数レジスタ
部、１０４、２０４、３０４…加算部、１１１…サブレ
ジスタブロック、１１２、１２２、２１２、３０２…レ
ジスタ、１１３、１２５、２１３、３０１、３０３…遅
延素子、１１４、２１４…出力セレクタ、１１５、１２
４、２１５…ラッチタイミング信号発生器、１１６、２
１６…出力セレクタ用カウンタ、１１７…カウンタ、１
１８…アドレスデコーダ、１２１…シフトレジスタ、１
２３…ロードタイミング信号発生器、２０５…巡回累算
部、２１１…加算器、２１７…出力切換スイッチ、２１
８…シンボルタイミング発生器。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 土居 信数 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 石井 裕丈 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 平８−163079（ＪＰ，Ａ) 特開 平９−116522（ＪＰ，Ａ) 特開 平６−90221（ＪＰ，Ａ) 特開 平８−265216（ＪＰ，Ａ) 特開 平10−242935（ＪＰ，Ａ) 特開 平８−181634（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04J 13/00 - 13/06 H04B 1/69 - 1/713 H04L 27/22

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】拡散比Ｇｐでスペクトル拡散された受信信
   号をサンプリングレートにより時系列で記録するｎ段の
   レジスタを備え、該レジスタからｍ本のタップ（ｍ＝ｎ
   ／ｋ、但しｋはチップレートに対するオーバーサンプル
   比、ｍ＝Ｇｐ）を出力する入力系列レジスタ部と、逆拡
   散復調処理を行うための拡散符号系列をｍチップ収納す
   る係数レジスタ部と、該入力系列レジスタ部から取り出
   した各タップと対応する係数レジスタの内容とを乗算す
   る乗算部と、各タップ毎の乗算結果を加算する加算部と
   を有するディジタルマッチドフィルタによるスペクトル
   拡散受信機において、 該入力系列レジスタ部における個々のレジスタは、レジ
   スタ毎に定められたｎサンプル時間に一度だけ読込み許
   可を発するラッチタイミング信号に応じて受信信号を読
   込み、（ｎ−１）サンプル時間だけ保持し、１チップず
   つ時間のずれた受信信号を読み込んだｍ個のレジスタを
   選択し、且つサンプル時間毎に各タップの出力が１／ｋ
   チップずつ時間のずれた受信信号となるよう更新するタ
   ップ出力制御信号に従って受信信号を出力し、 該入力系列レジスタ部からは、タップ出力制御信号によ
   り選択されるｍ個のレジスタの内容がｍ本のタップとし
   て出力され、 該係数レジスタ部においては、入力される拡散符号系列
   をｍチップずつセットし、該ｍチップのセットはｎサン
   プル時間毎に更新されるが、ｎサンプル時間の間はチッ
   プレートにより順次帰還シフトすることを特徴とするス
   ペクトル拡散受信機。
2. 【請求項２】拡散比Ｇｐでスペクトル拡散された受信信
   号をサンプリングレートにより時系列で記録するｎ段の
   レジスタを備え、該レジスタからｍ’本のタップ（ｍ’
   ＝ｎ／ｋ、但しｋはチップレートに対するオーバーサン
   プル比、ｍ’＜Ｇｐ）を出力する入力系列レジスタ部
   と、逆拡散復調処理を行うための拡散符号系列をｍ’チ
   ップ収納する係数レジスタ部と、該入力系列レジスタ部
   から取り出した各タップと対応する係数レジスタの内容
   とを乗算する乗算部と、各タップ毎の乗算結果を加算す
   る加算部と、該加算結果を時系列で巡回累算を行う巡回
   累算部とを有するディジタルマッチドフィルタによるス
   ペクトル拡散受信機において、 該入力系列レジスタ部における個々のレジスタは、レジ
   スタ毎に定められたｎサンプル時間に一度だけ読込み許
   可を発するラッチタイミング信号に応じて受信信号を読
   込み、（ｎ−１）サンプル時間だけ保持し、 該入力系列レジスタ部からは、タップ出力制御信号によ
   り選択されるｍ’個のレジスタの内容がｍ’本のタップ
   として出力され、 該タップ出力制御信号は、１チップずつ時間のずれた受
   信信号を読み込んだｍ’個のレジスタの組を選択し、且
   つサンプル時間毎に各タップの出力が１／ｋチップずつ
   時間のずれた受信信号となるよう更新してｍ’本のタッ
   プ出力を、１チップずつ時間のずれた受信信号であり、
   サンプル時間毎に１／ｋチップずつ時間の進んだ受信信
   号とし、 該係数レジスタ部においては、入力される拡散符号系列
   をｍ’チップずつセットし、該ｍ’チップのセットはｎ
   サンプル時間毎に更新されるが、ｎサンプル時間の間は
   チップレートにより順次帰還シフトし、 該巡回累算部においては、ｎサンプル時間毎の積和演算
   結果をそれぞれ（Ｇｐ／ｍ’）回の巡回累算を行うこと
   により１シンボル分の逆拡散演算結果を出力することを
   特徴とするスペクトル拡散受信機。
3. 【請求項３】請求項１または２に記載のスペクトル拡散
   受信機において、 該乗算部は各タップの乗算は、係数の拡散符号が０なら
   ば入力系列レジスタからのタップの値をそのまま乗算結
   果として出力し、係数が１ならば入力系列レジスタから
   のタップの値の符号反転結果を乗算結果として出力する
   ことを特徴とするスペクトル拡散受信機。