JP3722844B2 - デジタルマッチトフィルタ - Google Patents
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Description
技術分野
本発明は、デジタルマッチトフィルタに関し、特に、携帯電話などのスペクトラム拡散信号の相関検出を行う相関検出器として用いるのに好適なデジタルマッチトフィルタに関する。
背景技術
携帯電話などで使用することが検討されている符号分割多元接続（ＣＤＭＡ）方式によるスペクトラム拡散通信では、スペクトラム拡散信号を元の狭帯域の信号に復調する際に、マッチトフィルタが用いられる（たとえば、「ディジタル携帯電話ＣＤＭＡ用ＬＳＩ，１１０ｍＷと低消費電力化」，日経エレクトロニクス，Ｎｏ．６５６，ｐｐ．１４〜１５，１９９６年２月など）。
第１図は、ＦＩＲデジタルフィルタを用いて構成された８倍拡散８タップのデジタルマッチトフィルタの従来例を示すブロック図である（たとえば、「スペクトラム拡散ハンドブック第４版」，スタンフォード・テレコム社，１９９６年）。このデジタルマッチトフィルタの伝達関数Ｈ（ｚ）は、次式で表わされる。
Ｈ（ｚ）＝Ｃ0＋Ｃ1ｚ-1＋Ｃ2ｚ-2＋Ｃ3ｚ-3
＋Ｃ4ｚ-4＋Ｃ5ｚ-5＋Ｃ6ｚ-6＋Ｃ7ｚ-7 （１）
このデジタルマッチトフィルタは、信号入力端子１と、クロック入力端子２と、第１乃至第７のフリップフロップ群１１〜１７からなるタップ付きシフトレジスタ１０と、第１乃至第８の乗算器２１〜２８と、第１乃至第７の加算器３１〜３７と、出力端子５とを含む。ここで、タップ付きシフトレジスタ１０を構成する第１乃至第７のフリップフロップ群１１〜１７はそれぞれ、互いに並列接続された６個のフリップフロップから構成されている。
信号入力端子１には、アナログ信号（たとえば、スペクトラム拡散信号）が４．０９６ＭＨｚのサンプリング周波数でサンプリングされて生成されたデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、クロック入力端子２に入力される４．０９６ＭＨｚのクロックＣＬＫに同期した６ビットの２つの補数表現のデジタル信号である。デジタル信号ＩOは、タップ付きシフトレジスタ１０の第１のフリップフロップ群１１に入力されたのち、クロックＣＬＫに同期して、第１のフリップフロップ群１１から第７のフリップフロップ群１７に向けて順次シフトされる。
第１乃至第８の乗算器２１〜２８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１の乗算器２１では、デジタル信号ＩO（６ビット）と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0のうちの逆拡散符号Ｃ0（１ビット）との乗算が行われる。第２乃至第８の乗算器２２〜２８では、第１乃至第７のフリップフロップ群１１〜１７の出力信号と逆拡散符号Ｃ1〜Ｃ7との乗算がそれぞれ行われる。
乗算器２１〜２８では、たとえば、逆拡散符号が０を示すときは、デジタル信号ＩOおよび第１乃至第７のフリップフロップ群１１〜１７の出力信号と−１との乗算がそれぞれ行われ、逆拡散符号が１を示すときは、デジタル信号ＩOおよび第１乃至第７のフリップフロップ群１１〜１７の出力信号と１との乗算がそれぞれ行われる。なお、乗算器２１〜２８における乗算の方法はこれに限られず、たとえば、逆拡散符号が０を示すときは、デジタル信号ＩOおよび第１乃至第７のフリップフロップ群１１〜１７の出力信号と１との乗算がそれぞれ行われ、逆拡散符号が１を示すときは、デジタル信号ＩOおよび第１乃至第７のフリップフロップ群１１〜１７の出力信号と−１との乗算がそれぞれ行われてもよい。
各乗算器２１〜２８における乗算の手順について、第２図を参照にして以下に説明する。
初期状態では、タップ付きシフトレジスタ１０を構成する第１乃至第７のフリップフロップ群１１〜１７の出力信号はすべて、０とされている。
第１の動作状態では、信号入力端子１にデジタル信号ＩOの１番目のサンプリングデータＤ0が入力され、このサンプリングデータＤ0と逆拡散符号Ｃ0との乗算が第１の乗算器２１で行われる。したがって、Ｄ0×Ｃ0の値を示す出力信号が、第１の乗算器２１から出力される。
第２の動作状態では、信号入力端子１にデジタル信号ＩOの２番目のサンプリングデータＤ1がクロックＣＬＫに同期して入力されるとともに、１番目のサンプリングデータＤ0が第１のフリップフロップ群１１に取り込まれる。その結果、２番目のサンプリングデータＤ1と逆拡散符号Ｃ0との乗算が第１の乗算器２１で行われるとともに、１番目のサンプリングデータＤ0と逆拡散符号Ｃ1との乗算が第２の乗算器２２で行われる。したがって、Ｄ1×Ｃ0の値を示す出力信号が第１の乗算器２１から出力されるとともに、Ｄ0×Ｃ1の値を示す出力信号が第２の乗算器２２から出力される。
第３の動作状態では、信号入力端子１にデジタル信号ＩOの３番目のサンプリングデータＤ2がクロックＣＬＫに同期して入力され、１番目のサンプリングデータＤ0が第２のフリップフロップ群１２に取り込まれ、２番目のサンプリングデータＤ1が第１のフリップフロップ群１１に取り込まれる。その結果、３番目のサンプリングデータＤ2と逆拡散符号Ｃ0との乗算が第１の乗算器２１で行われ、２番目のサンプリングデータＤ1と逆拡散符号Ｃ1との乗算が第２の乗算器２２で行われ、１番目のサンプリングデータＤ0と逆拡散符号Ｃ2との乗算が第３の乗算器２３で行われる。したがって、Ｄ2×Ｃ0の値を示す出力信号が第１の乗算器２１から出力され、Ｄ1×Ｃ1の値を示す出力信号が第２の乗算器２２から出力され、Ｄ0×Ｃ2の値を示す出力信号が第３の乗算器２３から出力される。以降、同様の動作が第７の動作状態まで繰り返される。
第８の動作状態では、信号入力端子１にデジタル信号ＩOの８番目のサンプリングデータＤ7がクロックＣＬＫに同期して入力され、１番目乃至７番目のサンプリングデータＤ0〜Ｄ6が第７乃至第１のフリップフロップ群１７〜１１にそれぞれ取り込まれる。したがって、Ｄ7×Ｃ0の値を示す出力信号が第１の乗算器２１から出力され、Ｄ6×Ｃ1の値を示す出力信号が第２の乗算器２２から出力され、Ｄ5×Ｃ2の値を示す出力信号が第３の乗算器２３から出力され、Ｄ4×Ｃ3の値を示す出力信号が第４の乗算器２４から出力され、Ｄ3×Ｃ4の値を示す出力信号が第５の乗算器２５から出力され、Ｄ2×Ｃ5の値を示す出力信号が第６の乗算器２６から出力され、Ｄ1×Ｃ6の値を示す出力信号が第７の乗算器２７から出力され、Ｄ0×Ｃ7の値を示す出力信号が第８の乗算器２８から出力される。
以上の動作により、デジタル信号ＩOの最初の８個のサンプリングデータＤ0〜Ｄ7と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。
第９の動作状態では、信号入力端子１にデジタル信号ＩOの９番目のサンプリングデータＤ8がクロックＣＬＫに同期して入力され、２番目乃至８番目のサンプリングデータＤ1〜Ｄ7が第７乃至第１のフリップフロップ群１７〜１１にそれぞれ取り込まれる。したがって、Ｄ8×Ｃ0の値を示す出力信号が第１の乗算器２１から出力され、Ｄ7×Ｃ1の値を示す出力信号が第２の乗算器２２から出力され、Ｄ6×Ｃ2の値を示す出力信号が第３の乗算器２３から出力され、Ｄ5×Ｃ3の値を示す出力信号が第４の乗算器２４から出力され、Ｄ4×Ｃ4の値を示す出力信号が第５の乗算器２５から出力され、Ｄ3×Ｃ5の値を示す出力信号が第６の乗算器２６から出力され、Ｄ2×Ｃ6の値を示す出力信号が第７の乗算器２７から出力され、Ｄ1×Ｃ7の値を示す出力信号が第８の乗算器２８から出力される。その結果、デジタル信号ＩOの最初の８個のサンプリングデータＤ0〜Ｄ7から１サンプリング後の８個のサンプリングデータＤ1〜Ｄ8と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。以降、同様の動作が繰り返される。
第１乃至第４の加算器３１〜３４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器３５，３６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器３７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器３１では、第１の乗算器２１の出力信号（６ビット）と第２の乗算器２２の出力信号（６ビット）との加算が行われる。第２の加算器３２では、第３の乗算器２３の出力信号（６ビット）と第４の乗算器２４の出力信号（６ビット）との加算が行われる。第３の加算器３３では、第５の乗算器２５の出力信号（６ビット）と第６の乗算器２６の出力信号（６ビット）との加算が行われる。第４の加算器３４では、第７の乗算器２７の出力信号（６ビット）と第８の乗算器２８の出力信号（６ビット）との加算が行われる。第５の加算器３５では、第１の加算器３１の出力信号（７ビット）と第２の加算器３２の出力信号（７ビット）との加算が行われる。第６の加算器３６では、第３の加算器３３の出力信号（７ビット）と第４の加算器３４の出力信号（７ビット）との加算が行われる。第７の加算器３７では、第５の加算器３５の出力信号（８ビット）と第６の加算器３６の出力信号（８ビット）との加算が行われる。この結果、デジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが第７の加算器３７において得られ、出力端子５を介して外部に出力される。
次に、受信信号がオーバーサンプリングされる場合に用いられるデジタルマッチトフィルタについて説明する。
携帯電話などで受信信号の相関検出を行って受信タイミングを検出する場合、受信タイミング検出の精度を向上するために、受信信号は、通常、チップレート周波数に対してｍ倍オーバーサンプリングされたのち、マッチトフィルタに入力される。受信信号が２倍オーバーサンプリングされたときのマッチトフィルタの伝達関数Ｈ（ｚ）は、次式で表わされる。
Ｈ（ｚ）＝Ｃ0＋Ｃ1ｚ-2＋Ｃ2ｚ-4＋Ｃ3ｚ-6
＋Ｃ4ｚ-8＋Ｃ5ｚ-10＋Ｃ6ｚ-12＋Ｃ7ｚ-14 （２）
第３図は、ＦＩＲ２倍補間デジタルフィルタを用いて構成された８倍拡散１６タップのデジタルマッチトフィルタの従来例を示すブロック図である。このデジタルマッチトフィルタは、信号入力端子１０１と、クロック入力端子１０２と、第１乃至第１４のフリップフロップ群１１１〜１２４からなるタップ付きシフトレジスタ１１０と、第１乃至第８の乗算器１３１〜１３８と、第１乃至第７の加算器１４１〜１４７と、出力端子１０５とを含む。ここで、タップ付きシフトレジスタ１１０を構成する第１乃至第１４のフリップフロップ群１１１〜１２４はそれぞれ、互いに並列接続された６個のフリップフロップから構成されている。
信号入力端子１０１には、アナログ信号（たとえば、スペクトラム拡散信号）が８．１９２ＭＨｚのサンプリング周波数で２倍オーバーサンプリングされて生成されたデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、クロック入力端子１０２に入力される８．１９２ＭＨｚのクロックＣＬＫに同期した６ビットの２の補数表現のデジタル信号である。デジタル信号ＩOは、タップ付きシフトレジスタ１１０の第１のフリップフロップ群１１１に入力されたのち、クロックＣＬＫに同期して、第１のフリップフロップ群１１１から第１４のフリップフロップ群１２４に向けて順次シフトされる。
第１乃至第８の乗算器１３１〜１３８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１の乗算器１３１では、デジタル信号ＩO（６ビット）と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0のうちの逆拡散符号Ｃ0（１ビット）との乗算が行われる。第２乃至第８の乗算器１３２〜１３８では、タップ付きシフトレジスタ１１０の偶数番目のフリップフロップ群１１２，１１４，１１６，１１８，１２０，１２２，１２４の出力信号と逆拡散符号Ｃ1〜Ｃ7との乗算がそれぞれ行われる。
乗算器１３１〜１３８では、たとえば、逆拡散符号が０を示すときは、デジタル信号ＩOおよび偶数番目のフリップフロップ群１１２，１１４，１１６，１１８，１２０，１２２，１２４の出力信号と−１との乗算がそれぞれ行われ、逆拡散符号が１を示すときは、デジタル信号ＩOおよび偶数番目のフリップフロップ群１１２，１１４，１１６，１１８，１２０，１２２，１２４の出力信号と１との乗算がそれぞれ行われる。なお、乗算器１３１〜１３８における乗算の方法はこれに限られず、たとえば、逆拡散符号が０を示すときは、デジタル信号ＩOおよび偶数番目のフリップフロップ群１１２，１１４，１１６，１１８，１２０，１２２，１２４の出力信号と１との乗算がそれぞれ行われ、逆拡散符号が１を示すときは、デジタル信号ＩOおよび偶数番目のフリップフロップ群１１２，１１４，１１６，１１８，１２０，１２２，１２４の出力信号と−１との乗算がそれぞれ行われてもよい。
第１乃至第４の加算器１４１〜１４４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器１４５，１４６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器１４７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器１４１では、第１の乗算器１３１の出力信号（６ビット）と第２の乗算器１３２の出力信号（６ビット）との加算が行われる。第２の加算器１４２では、第３の乗算器１３３の出力信号（６ビット）と第４の乗算器１３４の出力信号（６ビット）との加算が行われる。第３の加算器１４３では、第５の乗算器１３５の出力信号（６ビット）と第６の乗算器１３６の出力信号（６ビット）との加算が行われる。第４の加算器１４４では、第７の乗算器１３７の出力信号（６ビット）と第８の乗算器１３８の出力信号（６ビット）との加算が行われる。第５の加算器１４５では、第１の加算器１４１の出力信号（７ビット）と第２の加算器１４２の出力信号（７ビット）との加算が行われる。第６の加算器１４６では、第３の加算器１４３の出力信号（７ビット）と第４の加算器１４４の出力信号（７ビット）との加算が行われる。第７の加算器１４７では、第５の加算器１４５の出力信号（８ビット）と第６の加算器１４６の出力信号（８ビット）との加算が行われる。
このデジタルマッチトフィルタにおいても、第７の加算器１４７においてデジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子１０５を介して外部に出力される。なお、このデジタルマッチトフィルタでは、８．１９２ＭＨｚのクロックＣＬＫがクロック入力端子１０２に入力されるごとに相関値ＭＦＯＵＴを得ることができるため、第１図に示したデジタルマッチトフィルタに比べて１／２倍の時間間隔で相関値ＭＦＯＵＴを得ることができる。
しかしながら、第１図および第３図に示した従来のデジタルマッチトフィルタでは、消費電力が大きいという問題がある。すなわち、第１図に示した従来のデジタルマッチトフィルタでは、デジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴを得るために、第１乃至第７のフリップフロップ群１１〜１７からなるタップ付きシフトレジスタ１０をタップ付き遅延線部として用いている結果、タップ付きシフトレジスタ１０は４．０９６ＭＨｚのクロックＣＬＫに同期して動作するため、消費電力が大きくなる。また、第３図に示した従来のデジタルマッチトフィルタでは、デジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴを得るために、第１乃至第１４のフリップフロップ群１１１〜１２４からなるタップ付きシフトレジスタ１１０をタップ付き遅延線部として用いている結果、タップ付きシフトレジスタ１１０は８．１９２ＭＨｚのクロックＣＬＫに同期して動作するため、消費電力がさらに大きくなる。
携帯電話などのスペクトラム拡散信号の相関検出用の相関検出器では、同相チャネルおよび直交チャネルについて相関検出を行う必要があるため、上記のような従来のデジタルマッチトフィルタを２つ用いて相関検出器を構成する必要がある。その結果、第１図または第３図に示した従来のデジタルマッチトフィルタを用いて相関検出器を構成すると、相関検出器の消費電力が大きくなるという問題がある。また、デジタル信号のビット数，シフトレジスタのタップ数および補間処理数が増えるに比例して相関検出器の消費電力が大きくなるという問題がある。
相関検出器の低消費電力化を図るために、アナログ信号処理で相関検出を行うアナログ・デジタルフィルタを基本構成とした広帯域ＤＳ−ＣＤＭＡ用マッチトフィルタが開発されている（佐和橋ら，「広帯域ＤＳ−ＣＭＤＡ用低消費電力マッチトフィルタＬＳＩ」，電子情報通信学会技術研究報告（無線通信），RCS95-120，1996年1月）。しかし、この広帯域ＤＳ−ＣＤＭＡ用マッチトフィルタは、アナログ入力信号が入力される複数のサンプルホールド回路から構成されたタップ付き遅延部と、このタップ付き遅延部の各出力信号とデジタル信号である乗数との乗算を行う複数個の乗算回路とを用いている。このため、デジタル信号処理が主に行われるスペクトラム拡散通信方式の携帯電話などの用途では、デジタル回路ですべて構成されたデジタルマッチトフィルタの方がデジタル信号処理用の周辺回路との集積性がよりよい。
また、米国特許第５，３９６，４４６号には、入力信号がそれぞれ入力される複数のホールド回路と、乗数が格納された巡回型タップ付きシフトレジスタと、複数のホールド回路の各出力信号と巡回型タップ付きシフトレジスタの各出力信号とをそれぞれ乗算する複数の乗算器と、複数の乗算器の出力信号を加算する加算器とを含むデジタルフィルタ回路が開示されている。しかしながら、このデジタルフィルタ回路は、タップ付き遅延線部としてタップ付きシフトレジスタを用いる従来のデジタルマッチトフィルタに比べて低消費電力化を図る目的で考え出されたものではなく、２つの差動アンプと２つのトランジスタと２つのコンデンサとを用いてホールド回路を構成して、２つのトランジスタの導通／非導通を互いに逆位相のクロックで制御することにより、ホールドエラーを最小限に抑えることを目的として考え出されたものである。また、このデジタルフィルタ回路では、入力データは各ホールド回路のコンデンサに蓄積されて保持されるため、デジタル回路で入力データを保持する場合に比べ、入力データの保持精度が劣る。さらに、このデジタルフィルタ回路では、ホールド回路，乗算器および加算器は、コンデンサなどのアナログ素子を用いて構成されている。このため、デジタル信号処理が主に行われるスペクトラム拡散通信方式の携帯電話などの用途では、デジタル回路ですべて構成されたデジタルマッチトフィルタの方がデジタル信号処理用の周辺回路との集積性がよりよい。
本発明の目的は、低消費電力化が図れ、かつ、携帯電話などに使用した場合にもデジタル信号処理用の周辺回路とともにＬＳＩにすることが容易なデジタルマッチトフィルタを提供することにある。
発明の開示
本発明の第１のデジタルマッチトフィルタは、
クロックに同期したＮビットのデジタル信号とＭ個のデジタル符号からなるデジタル符号列との相関値を求めるためのデジタルマッチトフィルタであって、
ａ）前記Ｎビットのデジタル信号が入力される第１乃至第Ｍのデジタル信号記憶手段と、
ｂ）前記クロックに同期して前記第１乃至第Ｍのデジタル信号記憶手段を順に１個ずつ選択して、該選択したデジタル信号記憶手段に前記Ｎビットのデジタル信号を記憶させるデジタル書込み選択手段と、
ｃ）縦続接続された第１段乃至第Ｍ段の符号用フリップフロップを有し、かつ、前記クロックに同期して動作するデジタル符号列用巡回型シフトレジスタであって、
・前記Ｍ個のデジタル符号が前記第１段乃至第Ｍ段の符号用フリップフロップにそれぞれ格納され、
・前記第Ｍ段の符号用フリップフロップの出力端子が前記第１段の符号用フリップフロップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
ｄ）前記第１乃至第Ｍのデジタル信号記憶手段の出力信号と前記第１段乃至第Ｍ段の符号用フリップフロップの出力信号とをそれぞれ乗算する第１乃至第Ｍのデジタル乗算手段と、
ｅ）該第１乃至第Ｍのデジタル乗算手段の出力信号を加算するデジタル加算手段と、
を含む。
本発明の第１のデジタルマッチトフィルタは、ＦＩＲデジタルフィルタを用いて構成されたＭ倍拡散Ｍタップのデジタルマッチトフィルタにおいて、ビット数が多いデジタル信号をクロックに同期してシフトさせずにデジタル符号をクロックに同期してシフトさせて両者の相関値を求めるため、デジタル符号をクロックに同期してシフトさせずにビット数が多いデジタル信号をクロックに同期してシフトさせて両者の相関値を求める従来のデジタルマッチトフィルタと比べて、デジタル信号を記憶する際の消費電力を大幅に低減することができる。
本発明の第２のデジタルマッチトフィルタは、
第２のクロックのｍ倍の周波数を有する第１のクロックでオーバーサンプリングされたＮビットのデジタル信号とＭ個のデジタル符号からなるデジタル符号列との相関値を求めるためのデジタルマッチトフィルタであって、
ａ）前記Ｎビットのデジタル信号が入力されるｍ×Ｍ個のデジタル信号記憶手段と、
ｂ）前記第１のクロックに同期して前記ｍ×Ｍ個のデジタル信号記憶手段を順に１個ずつ選択し、該選択したデジタル信号記憶手段に前記Ｎビットのデジタル信号を記憶させるデジタル書込み選択手段と、
ｃ）前記ｍ×Ｍ個のデジタル信号記憶手段をｍ個ごとに分割して前記ｍ×Ｍ個のデジタル信号記憶手段をＭ個のブロックに分け、該Ｍ個のブロックに含まれる前記ｍ個のデジタル信号記憶手段の出力信号を前記第２のクロックの一周期内に順に選択して出力する第１乃至第Ｍのデジタル選択手段と、
ｄ）縦続接続された第１段乃至第Ｍ段の符号用フリップフロップを有し、かつ、前記第２のクロックに同期して動作するデジタル符号列用巡回型シフトレジスタであって、
・前記Ｍ個のデジタル符号が前記第１段乃至第Ｍ段の符号用フリップフロップにそれぞれ格納され、
・前記第Ｍ段の符号用フリップフロップの出力端子が前記第１段の符号用フリップフロップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
ｅ）前記第１乃至第Ｍのデジタル選択手段の出力信号と前記第１段乃至第Ｍ段の符号用フリップフロップの出力信号とをそれぞれ乗算する第１乃至第Ｍのデジタル乗算手段と、
ｆ）該第１乃至第Ｍのデジタル乗算手段の出力信号を加算するデジタル加算手段と、
を含む。
本発明の第２のデジタルマッチトフィルタは、ＦＩＲｍ倍補間デジタルフィルタを用いて構成されたＭ倍拡散（ｍ×Ｍ）タップのデジタルマッチトフィルタにおいて、ビット数が多いデジタル信号をクロックに同期してシフトさせずにデジタル符号をクロックに同期してシフトさせて両者の相関値を求めるため、デジタル符号をクロックに同期してシフトさせずにビット数が多いデジタル信号をクロックに同期してシフトさせて両者の相関値を求める従来のデジタルマッチトフィルタと比べて、デジタル信号を記憶する際の消費電力を大幅に低減することができる。
本発明の第３のデジタルマッチトフィルタは、
第２のクロックのｍ倍の周波数を有する第１のクロックでオーバーサンプリングされたＮビットのデジタル信号とＭ個のデジタル符号からなるデジタル符号列との相関値を求めるためのデジタルマッチトフィルタであって、
ａ）シリアルに入力される前記デジタル信号をシリアル／パラレル変換して第１乃至第ｍのデジタル信号をパラレルに出力するシリアル／パラレル変換手段と、
ｂ）該シリアル／パラレル変換手段から前記第１乃至第ｍのデジタル信号がそれぞれ入力され、かつ、Ｍ個の記憶ユニットをそれぞれ有する第１乃至第ｍのデジタル信号用記憶手段と、
ｃ）前記第２のクロックに同期して前記第１乃至第ｍのデジタル信号用記憶手段ごとに前記Ｍ個の記憶ユニットを順に１個ずつ選択し、該選択した記憶ユニットに前記第１乃至第Ｍのデジタル信号をそれぞれ記憶させるデジタル書込み選択手段と、
ｄ）前記第１乃至第ｍのデジタル信号用記憶手段の出力信号を前記Ｍ個の記憶ユニットごとに前記第２のクロックの一周期内に順に選択してそれぞれ出力する第１乃至第Ｍのデジタル選択手段と、
ｅ）縦続接続された第１段乃至第Ｍ段の符号用フリップフロップを有し、かつ、前記第２のクロックに同期して動作するデジタル符号列用巡回型シフトレジスタであって、
・前記Ｍ個のデジタル符号が前記第１段乃至第Ｍ段の符号用フリップフロップにそれぞれ格納され、
・前記第Ｍ段の符号用フリップフロップの出力端子が前記第１段の符号用フリップフロップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
ｆ）前記第１乃至第Ｍのデジタル選択手段の出力信号と前記第１段乃至第Ｍ段の符号用フリップフロップの出力信号とをそれぞれ乗算する第１乃至第Ｍのデジタル乗算手段と、
ｇ）該第１乃至第Ｍのデジタル乗算手段の出力信号を加算するデジタル加算手段と、
を含むデジタルマッチトフィルタ。
本発明の第３デジタルマッチトフィルタは、ＦＩＲデジタルフィルタを用いて構成されたＭ倍拡散Ｍタップのデジタルマッチトフィルタをｍ個用いて、第２のクロックのｍ倍の周波数を有する第１のクロックでオーバーサンプリングされたデジタル信号とデジタル符号との相関を求める際に、ビット数が多いデジタル信号をクロックに同期してそれぞれシフトさせずにデジタル符号をクロックに同期してシフトさせて両者の相関値を求めるため、デジタル符号をクロックに同期してシフトさせずにビット数が多いデジタル信号をクロックに同期してそれぞれシフトさせて両者の相関値を求める従来のデジタルマッチトフィルタと比べて、デジタル信号を記憶する際の消費電力を大幅に低減することができる。
【図面の簡単な説明】
第１図は、ＦＩＲデジタルフィルタを用いて構成された８倍拡散８タップのデジタルマッチトフィルタの従来例を示すブロック図である。
第２図は、第１図に示したデジタルマッチトフィルタにおける乗算の手順を説明するための図である。
第３図は、ＦＩＲ２倍補間デジタルフィルタを用いて構成された８倍拡散１６タップのデジタルマッチトフィルタの従来例を示すブロック図である。
第４図は、本発明の第１の実施態様によるデジタルマッチトフィルタを示すブロック図である。
第５図は、第４図に示したデジタルマッチトフィルタにおける乗算の手順を説明するための図である。
第６図は、本発明の第２の実施態様によるデジタルマッチトフィルタが備える書込み選択回路を示すブロック図である。
第７図は、第６図に示した書込み選択回路の動作を説明するためのタイミング図である。
第８図は、本発明の第３の実施態様によるデジタルマッチトフィルタを示すブロック図である。
第９図は、本発明の第４の実施態様によるデジタルマッチトフィルタを示すブロック図である。
第１０図は、本発明の第５の実施態様によるデジタルマッチトフィルタを示すブロック図である。
発明を実施するための最良の形態
（第１の実施態様）
本発明の第１の実施態様によるデジタルマッチトフィルタは、ＦＩＲデジタルフィルタを用いて構成された８倍拡散８タップのデジタルマッチトフィルタであって、第４図に示すように、信号入力端子２０１と、クロック入力端子２０２と、第１乃至第８のフリップフロップ群２１１〜２１８からなる記憶部２１０と、第１乃至第８の書込み選択用フリップフロップ２２１〜２２８からなる巡回型タップ付きシフトレジスタを用いて構成された書込み選択回路２２０と、第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８からなる巡回型タップ付きシフトレジスタを用いて構成された逆拡散符号列用シフトレジスタ２３０と、第１乃至第８の乗算器２４１〜２４８と、第１乃至第７の加算器２５１〜２５７と、出力端子２０５とを含む。ここで、記憶部２１０を構成する第１乃至第８のフリップフロップ群２１１〜２１８はそれぞれ、互いに並列接続された６個のフリップフロップから構成されている。
信号入力端子２０１には、アナログ信号（たとえば、スペクトラム拡散信号）が４．０９６ＭＨｚのサンプリング周波数でサンプリングされて生成されたデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、クロック入力端子２０２に入力される４．０９６ＭＨｚのクロックＣＬＫに同期した６ビットの２の補数表現のデジタル信号である。
記憶部２１０を構成する第１乃至第８のフリップフロップ群２１１〜２１８のデータ入力端子Ｄには、デジタル信号ＩOが入力されている。また、第１乃至第８のフリップフロップ群２１１〜２１８のクロック入力端子Ｃには、書込み選択回路２２０を構成する第１乃至第８の書込み選択用フリップフロップ２２１〜２２８の出力信号がそれぞれ入力されている。
書込み選択回路２２０を構成する第１乃至第８の書込み選択用フリップフロップ２２１〜２２８は、初期状態では、任意の一つの書込み選択用フリップフロップに“１”（論理値でハイレベル）が書き込まれており、他の書込み選択用フリップフロップには“０”（論理値でロウレベル）が書き込まれている。以降、説明の簡単のため、初期状態では、第８の書込み選択用フリップフロップ２２８のみに“１”が書き込まれているとする。第１乃至第８の書込み選択用フリップフロップ２２１〜２２８のクロック入力端子Ｃには、クロックＣＬＫが入力されている。第８の書込み選択用フリップフロップ２２８のクロック入力端子ＣにクロックＣＬＫが入力すると、初期状態で第８の書込み選択用フリップフロップ２２８に書き込まれた“１”が第１の書込み選択用フリップフロップ２２１にシフトされる。第１の書込み選択用フリップフロップ２２１にシフトされた“１”は、以降、クロックＣＬＫに同期して、第２の書込み選択用フリップフロップ２２２から第８の書込み選択用フリップフロップ２２８に向って順にシフトされる。これにより、記憶部２１０を構成する第１乃至第８のフリップフロップ群２１１〜２１８のクロック入力端子Ｃには“１”がクロックＣＬＫに同期して順に入力されるため、デジタル信号ＩOがクロックＣＬＫに同期して第１乃至第８のフリップフロップ群２１１〜２１８に順に取り込まれて保持される。
逆拡散符号列用シフトレジスタ２３０を構成する第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８には、８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0の逆拡散符号がそれぞれ書き込まれている。以降、説明の簡単のため、初期状態では、逆拡散符号Ｃ0〜Ｃ7は、逆拡散符号Ｃ7から逆拡散符号Ｃ0の順番で第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８にそれぞれ格納されているとする。
第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８のクロック入力端子Ｃには、クロックＣＬＫが入力されており、クロックＣＬＫに同期して、第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８に格納された各逆拡散符号Ｃ0〜Ｃ7が第１の逆拡散符号用フリップフロップ２３１から第８の逆拡散符号用フリップフロップ２３８へ向って順にシフトされる。なお、第８の逆拡散符号用フリップフロップ２３８にシフトされた逆拡散符号は、次のクロックＣＬＫに同期して、第１の逆拡散符号用フリップフロップ２３１にシフトされる。これにより、第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８からは、クロックＣＬＫに同期して、逆拡散符号Ｃ0から逆拡散符号Ｃ7が順にシフトされながら出力される。
第１乃至第８の乗算器２４１〜２４８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１乃至第８の乗算器２４１〜２４８では、第１乃至第８のフリップフロップ群２１１〜２１８の出力信号（６ビット）と第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８から出力される逆拡散符号（１ビット）との乗算がそれぞれ行われる。なお、乗算器２４１〜２４８では、たとえば、逆拡散符号が１を示すときは、第１乃至第８のフリップフロップ群２１１〜２１８の出力信号と１との乗算が行われ、逆拡散符号が０を示すときは、第１乃至第８のフリップフロップ群２１１〜２１８の出力信号と−１との乗算が行われる。
各乗算器２４１〜２４８における乗算の手順について、第５図を参照して以下に述べる。
第１の動作状態では、信号入力端子２０１にデジタル信号ＩOの１番目のサンプリングデータＤ0がクロックＣＬＫに同期して入力されるとともに、初期状態において書込み選択回路２２０の第８の書込み選択用フリップフロップ２２８に書き込まれた“１”がクロックＣＬＫに同期して第１の書込み選択用フリップフロップ２２１にシフトされる。この結果、記憶部２１０の第１のシフトレジスタ群２１１のクロック入力端子Ｃにのみ“１”が入力されて、１番目のサンプリングデータＤ0が第１のシフトレジスタ群２１１に取り込まれて保持される。また、初期状態で逆拡散符号列用シフトレジスタ２３０の第８の逆拡散符号用フリップフロップ２３８に格納された逆拡散符号Ｃ0がクロックＣＬＫに同期して第１の逆拡散符号用フリップフロップ２３１にシフトされる結果、１番目のサンプリングデータＤ0と逆拡散符号Ｃ0との乗算が第１の乗算器２４１で行われる。したがって、Ｄ0×Ｃ0の値を示す出力信号が、第１の乗算器２４１から出力される。
第２の動作状態では、信号入力端子２０１にデジタル信号ＩOの２番目のサンプリングデータＤ1がクロックＣＬＫに同期して入力されるとともに、第１の動作状態で書込み選択回路２２０の第１の書込み選択用フリップフロップ２２１にシフトされた“１”がクロックＣＬＫに同期して第２の書込み選択用フリップフロップ２２２にシフトされる。この結果、記憶部２１０の第２のシフトレジスタ群２１２のクロック入力端子Ｃにのみ“１”が入力されて、２番目のサンプリングデータＤ1が第２のシフトレジスタ群２１２に取り込まれて保持される。このとき、第１のフリップフロップ群２１１には、第１の動作状態で取り込まれた１番目のサンプリングデータＤ0がそのまま保持されている。また、逆拡散符号列用シフトレジスタ２３０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１の動作状態で第１の逆拡散符号用フリップフロップ２３１にシフトされた逆拡散符号Ｃ0が第２の逆拡散符号用フリップフロップ２３２にシフトされるとともに、第１の動作状態で第８の逆拡散符号用フリップフロップ２３８にシフトされた逆拡散符号Ｃ1が第１の逆拡散符号用フリップフロップ２３１にシフトされる。その結果、２番目のサンプリングデータＤ1と逆拡散符号Ｃ0との乗算が第２の乗算器２４２で行われるとともに、１番目のサンプリングデータＤ0と逆拡散符号Ｃ1との乗算が第１の乗算器２４１で行われる。したがって、Ｄ1×Ｃ0の値を示す出力信号が第２の乗算器２４２から出力されるとともに、Ｄ0×Ｃ1の値を示す出力信号が第１の乗算器２４１から出力される。
第３の動作状態では、信号入力端子２０１にデジタル信号ＩOの３番目のサンプリングデータＤ2がクロックＣＬＫに同期して入力されるとともに、第２の動作状態で書込み選択回路２２０の第２の書込み選択用フリップフロップ２２２にシフトされた“１”がクロックＣＬＫに同期して第３の書込み選択用フリップフロップ２２３にシフトされる。この結果、記憶部２１０の第３のシフトレジスタ群２１３のクロック入力端子Ｃにのみ“１”が入力されて、３番目のサンプリングデータＤ2が第３のシフトレジスタ群２１３に取り込まれて保持される。このとき、第１のフリップフロップ群２１１には、第１の動作状態で取り込まれた１番目のサンプリングデータＤ0がそのまま保持されており、第２のフリップフロップ群２１２には、第２の動作状態で取り込まれた２番目のサンプリングデータＤ1がそのまま保持されている。また、逆拡散符号列用シフトレジスタ２３０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第２の動作状態で第２の逆拡散符号用フリップフロップ２３２にシフトされた逆拡散符号Ｃ0が第３の逆拡散符号用フリップフロップ２３３にシフトされ、第２の動作状態で第１の逆拡散符号用フリップフロップ２３１にシフトされた逆拡散符号Ｃ1が第２の逆拡散符号用フリップフロップ２３２にシフトされ、第２の動作状態で第８の逆拡散符号用フリップフロップ２３８にシフトされた逆拡散符号Ｃ2が第１の逆拡散符号用フリップフロップ２３１にシフトされる。その結果、３番目のサンプリングデータＤ2と逆拡散符号Ｃ0との乗算が第３の乗算器２４３で行われ、２番目のサンプリングデータＤ1と逆拡散符号Ｃ1との乗算が第２の乗算器２４２で行われ、１番目のサンプリングデータＤ0と逆拡散符号Ｃ2との乗算が第１の乗算器２４１で行われる。したがって、Ｄ2×Ｃ0の値を示す出力信号が第３の乗算器２４３から出力され、Ｄ1×Ｃ1の値を示す出力信号が第２の乗算器２４２から出力され、Ｄ1×Ｃ2の値を示す出力信号が第１の乗算器２４１から出力される。以降、第７の動作状態まで同様の動作が繰り返される。
第８の動作状態では、信号入力端子２０１にデジタル信号ＩOの８番目のサンプリングデータＤ7がクロックＣＬＫに同期して入力されるとともに、第７の動作状態で書込み選択回路２２０の第７の書込み選択用フリップフロップ２２７にシフトされた“１”がクロックＣＬＫに同期して第８の書込み選択用フリップフロップ２２８にシフトされる。この結果、記憶部２１０の第８のシフトレジスタ群２１８のクロック入力端子Ｃにのみ“１”が入力されて、８番目のサンプリングデータＤ7が第８のシフトレジスタ群２１８に取り込まれて保持される。このとき、第１乃至第７のフリップフロップ群２１１〜２１７には、第７の動作状態までに取り込まれた１番目乃至７番目のサンプリングデータＤ0〜Ｄ6がそれぞれそのまま保持されている。また、逆拡散符号列用シフトレジスタ２３０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８には逆拡散符号Ｃ7〜Ｃ0がそれぞれ格納される。これにより、記憶部２１０の第１乃至第８のフリップフロップ２１１〜２１８にそれぞれ保持されたデジタル信号ＩOの１番目から８番目のサンプリングデータＤ0〜Ｄ7と逆拡散符号列用シフトレジスタ２３０の第１乃至第８の逆拡散符号列用フリップフロップ２３１〜２３８にそれぞれシフトされた逆拡散符号Ｃ7〜Ｃ0との乗算が、第１乃至第８の乗算器２４１〜２４８でそれぞれ行われる。その結果、Ｄ7×Ｃ0の値を示す出力信号が第８の乗算器２４８から出力され、Ｄ6×Ｃ1の値を示す出力信号が第７の乗算器２４７から出力され、Ｄ5×Ｃ2の値を示す出力信号が第６の乗算器２４６から出力され、Ｄ4×Ｃ3の値を示す出力信号が第５の乗算器２４５から出力され、Ｄ3×Ｃ4の値を示す出力信号が第４の乗算器２４４から出力され、Ｄ2×Ｃ5の値を示す出力信号が第３の乗算器２４３から出力され、Ｄ1×Ｃ6の値を示す出力信号が第２の乗算器２４２から出力され、Ｄ0×Ｃ7の値を示す出力信号が第１の乗算器２４１から出力される。
以上の動作により、デジタル信号ＩOの最初の８個のサンプリングデータＤ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1Ｄ0と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。
第９の動作状態では、信号入力端子２０１にデジタル信号ＩOの９番目のサンプリングデータＤ8がクロックＣＬＫに同期して入力されるとともに、第８の動作状態で書込み選択回路２２０の第８の書込み選択用フリップフロップ２２８にシフトされた“１”がクロックＣＬＫに同期して第１の書込み選択用フリップフロップ２２１にシフトされる。この結果、記憶部２１０の第１のシフトレジスタ群２１１のクロック入力端子Ｃにのみ“１”が入力されて、９番目のサンプリングデータＤ8が第１のシフトレジスタ群２１１に取り込まれて保持される。このとき、第２乃至第８のフリップフロップ群２１１〜２１８には、第８の動作状態までに取り込まれた２番目乃至８番目のサンプリングデータＤ1〜Ｄ7がそれぞれそのまま保持されている。また、逆拡散符号列用シフトレジスタ２３０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１の逆拡散符号用フリップフロップ２３１には逆拡散符号Ｃ0が格納され、第２乃至第８の逆拡散符号用フリップフロップ２３２〜２３８には逆拡散符号Ｃ7〜Ｃ1がそれぞれ格納される。これにより、記憶部２１０の第１のフリップフロップ２１１に保持されたデジタル信号ＩOの９番目のサンプリングデータＤ8と逆拡散符号列用シフトレジスタ２３０の第１の逆拡散符号用フリップフロップ２３１に格納された逆拡散符号Ｃ0との乗算が第１の乗算器２４１で行われるとともに、第２乃至第９のフリップフロップ２１２〜２１８にそれぞれ保持されたデジタル信号ＩOの２番目から８番目のサンプリングデータＤ1〜Ｄ7と逆拡散符号列用シフトレジスタ２３０の第２乃至第８の逆拡散符号用フリップフロップ２３１〜２３８にそれぞれ格納された逆拡散符号Ｃ7〜Ｃ1との乗算が第２乃至第８の乗算器２４２〜２４８でそれぞれ行われる。その結果、Ｄ8×Ｃ0の値を示す出力信号が第１の乗算器２４１から出力され、Ｄ7×Ｃ1の値を示す出力信号が第８の乗算器２４８から出力され、Ｄ6×Ｃ2の値を示す出力信号が第７の乗算器２４７から出力され、Ｄ5×Ｃ3の値を示す出力信号が第６の乗算器２４６から出力され、Ｄ4×Ｃ4の値を示す出力信号が第５の乗算器２４５から出力され、Ｄ3×Ｃ5の値を示す出力信号が第４の乗算器２４４から出力され、Ｄ2×Ｃ6の値を示す出力信号が第３の乗算器２４３から出力され、Ｄ1×Ｃ7の値を示す出力信号が第２の乗算器２４２から出力される。
その結果、デジタル信号ＩOの最初の８個のサンプリングデータＤ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1Ｄ0から１サンプリング後の８個のサンプリングデータＤ8Ｄ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。以降、同様の動作が繰り返される。
第１乃至第４の加算器２５１〜２５４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器２５５，２５６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器２５７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器２５１では、第１の乗算器２４１の出力信号（６ビット）と第２の乗算器２４２の出力信号（６ビット）との加算が行われる。第２の加算器２５２では、第３の乗算器２４３の出力信号（６ビット）と第４の乗算器２４４の出力信号（６ビット）との加算が行われる。第３の加算器２５３では、第５の乗算器２５５の出力信号（６ビット）と第６の乗算器２５６の出力信号（６ビット）との加算が行われる。第４の加算器２５４では、第７の乗算器２４７の出力信号（６ビット）と第８の乗算器２４８の出力信号（６ビット）との加算が行われる。第５の加算器２５５では、第１の加算器２５１の出力信号（７ビット）と第２の加算器２５２の出力信号（７ビット）との加算が行われる。第６の加算器２５６では、第３の加算器２５３の出力信号（７ビット）と第４の加算器２５４の出力信号（７ビット）との加算が行われる。第７の加算器２５７では、第５の加算器２５５の出力信号（８ビット）と第６の加算器２５６の出力信号（８ビット）との加算が行われる。この結果、デジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが第７の加算器２５７で得られ、出力端子２０５を介して外部に出力される。
次に、本実施態様によるデジタルマッチトフィルタと第１図に示した従来のデジタルマッチトフィルタとの消費電力の比較について説明する。本実施態様によるデジタルマッチトフィルタでは、クロックＣＬＫごとのデジタル信号ＩOの記憶部２１０への書込みは、第１乃至第８のフリップフロップ群２１１〜２１８のうちの１つでしか行われない。したがって、各フリップフロップ群２１１〜２１８を構成する一つのフリップフロップの消費電力をＷとすると、記憶部２１０における消費電力は６Ｗとなる。また、本実施態様によるデジタルマッチトフィルタでは、書込み選択回路２２０を構成する第１乃至第８の書込み選択用フリップフロップ２２１〜２２８と逆拡散符号列用シフトレジスタ２３０を構成する第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８とはクロックＣＬＫに同期して動作するため、書込み選択回路２２０および逆拡散符号列用シフトレジスタ２３０における消費電力は２×８Ｗ＝１６Ｗとなる。したがって、本実施態様によるデジタルマッチトフィルタの記憶部２１０，書込み選択回路２２０および逆拡散符号列用シフトレジスタ２３０における消費電力は６Ｗ＋１６Ｗ＝２２Ｗとなる。これに対して、第１図に示した従来のデジタルマッチトフィルタでは、クロックＣＬＫごとのデジタル信号ＩOのタップ付きシフトレジスタ１０への書込み時には、第１乃至第７のフリップフロップ群１１〜１８はクロックＣＬＫに同期してすべて動作するため、タップ付きシフトレジスタ１０における消費電力は６×７Ｗ＝４２Ｗとなる。したがって、本実施態様によるデジタルマッチトフィルタの第１乃至第８の乗算器２４１〜２４８および第１乃至第７の加算器２５１〜２５７における消費電力と第１図に示した従来のデジタルマッチトフィルタの第１乃至第８の乗算器２１〜２８および第１乃至第７の加算器３１〜３７における消費電力とは同じであるため、本実施態様によるデジタルマッチトフィルタの消費電力は、第１図に示した従来のデジタルマッチトフィルタの消費電力に比べて２２Ｗ／４２Ｗ≒１／２となる。
一般的には、Ｍ倍拡散Ｍタップデジタルマッチトフィルタでは、デジタル信号ＩOのビット数をＮとすると、本実施態様によるデジタルマッチトフィルタでは、記憶部２１０の各フリップフロップ群はＮ個のフリップフロップで構成され、書込み選択回路２２０および逆拡散符号列用シフトレジスタ２３０はそれぞれＭ個のフリップフロップで構成される。したがって、本実施態様によるデジタルマッチトフィルタの記憶部２１０，書込み選択回路２２０および逆拡散符号列用シフトレジスタ２３０における消費電力は、ＮＷ＋ＭＷ＋ＭＷ＝（Ｎ＋Ｍ＋Ｍ）Ｗとなる。これに対して、第１図に示した従来のデジタルマッチトフィルタでは、タップ付きシフトレジスタ１０は（Ｍ−１）個のフリップフロップで構成されるため、タップ付きシフトレジスタ１０における消費電力は（Ｍ−１）ＮＷとなる。したがって、本実施態様によるデジタルマッチトフィルタの消費電力は、第１図に示した従来のデジタルマッチトフィルタの消費電力に比べて、（Ｎ＋Ｍ＋Ｍ）Ｗ／（Ｍ−１）ＮＷ＝（Ｎ＋Ｍ＋Ｍ）／（Ｍ−１）Ｎとなる。なお、一般的にはＭ≫１であるので、本実施態様によるデジタルマッチトフィルタの消費電力は、第１図に示した従来のデジタルマッチトフィルタの消費電力に比べて、１／Ｍ＋１／Ｎ＋１／Ｎとなる。
上記説明では、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号は１ビットとした。しかし、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号のビット数が２以上である場合もある（ただし、各逆拡散符号のビット数はデジタル信号ＩOのビット数よりも小さい）。たとえば、各逆拡散符号が、１，０，−１を示す２ビットの場合である。各逆拡散符号のビット数が２以上である場合には、第４図に示した逆拡散符号列用シフトレジスタ２３０の代わりに、互いに並列接続された２個以上のフリップフロップからなるフリップフロップ群を８個用いて巡回型タップ付きシフトレジスタを構成された逆拡散符号列用シフトレジスタを使用すればよい。
第１乃至第８の乗算器２４１〜２４８は、論理回路で構成された乗算器である必要はなく、同じ乗算結果を出力する手段（たとえば、逆拡散符号が１の場合には入力信号をそのまま出力し、逆拡散符号が０（係数−１の乗算）の場合には入力信号の符号ビットを反転して出力する回路）であってもよい。
（第２の実施態様）
本発明の第２の実施態様によるデジタルマッチトフィルタは、第４図に示した書込み選択回路２２０の代わりに第６図に示す書込み選択回路３００を含む点で、上述した第１の実施態様によるデジタルマッチトフィルタと異なる。
本実施態様によるデジタルマッチトフィルタが備える書込み選択回路３００は、第６図に示すように、第１乃至第８の書込み選択用フリップフロップ３１１〜３１８およびセレクタ回路３２０からなる巡回型タップ付きシフトレジスタを用いて構成されている。第１乃至第８の書込み選択用フリップフロップ３１１〜３１８のクロック入力端子Ｃには、４．０９６ＭＨｚのクロックＣＬＫがクロック入力端子３０１を介して入力されている。第１乃至第８の書込み選択用フリップフロップ３１１〜３１８のリセット端子Ｒには、リセット信号ＲＳがリセット信号入力端子３０２を介して入力されている。セレクタ回路３２０の第１の入力端子Ａには、第８の書込み選択用フリップフロップ３１８の出力信号Ｑ8が入力されている。セレクタ回路３２０の第２の入力端子Ｂには、電源電圧Ｖｃｃ（論理値でハイレベルに相当する電圧）が入力されている。セレクタ回路３２０の選択端子Ｓには、書込みタイミング制御信号ＷＥが書込みタイミング制御信号入力端子３０３を介して入力されている。セレクタ回路３２０の出力端子Ｙは、第１の書込み選択用フリップフロップ３１１のデータ入力端子Ｄに接続されている。なお、セレクタ回路３２０では、書込みタイミング制御信号ＷＥが“１”（論理値でハイレベル）のとき第２の入力端子Ｂが選択され、書込みタイミング制御信号ＷＥが“０”（論理値でロウレベル）のとき第１の入力端子Ａが選択される。
次に、書込み選択回路３００の動作について、第７図に示すタイミング図を参照して説明する。時刻ｔ0より前の時刻では、リセット信号ＲＳが“０”であるため、第１乃至第８の書込み選択用フリップフロップ３１１〜３１８はすべてリセットされており、第１乃至第８の書込み選択用フリップフロップ３１１〜３１８の出力信号Ｑ1〜Ｑ8はすべて０とされている。時刻ｔ0でリセット信号ＲＳが“１”とされたのち、時刻ｔ1で書込みタイミング制御信号ＷＥが“１”とされると、セレクタ回路３２０では、第２の入力端子Ｂが選択されて、セレクタ回路３２０の出力端子Ｙから出力される出力信号は“１”となる。その結果、時刻ｔ2でクロックＣＬＫが“０”から“１”になると、セレクタ回路３２０の出力信号が第１の書込み選択用フリップフロップ３１１に取り込まれて保持されて、第１の書込み選択用フリップフロップ３１１の出力信号Ｑ1は“１”となる。このとき、第２乃至第８の書込み選択用フリップフロップ３１２〜３１８には、時刻ｔ1における第１乃至第７の書込み選択用フリップフロップ３１１〜３１７の出力信号Ｑ1〜Ｑ7（すべて０）がそれぞれ取り込まれて保持されるため、第２乃至第８の書込み選択用フリップフロップ３１２〜３１８の出力信号Ｑ2〜Ｑ8は０のままである。
時刻ｔ3で書込みタイミング制御信号ＷＥが“０”とされと、セレクタ回路３２０では、第１の入力端子Ａが選択されて、セレクタ回路３２０の出力端子Ｙからは第８の書込み選択用フリップフロップ３１８の出力信号Ｑ8が出力される。その結果、時刻ｔ4でクロックＣＬＫが“０”から“１”になると、第８の書込み選択用フリップフロップ３１８の出力信号Ｑ8が第１の書込み選択用フリップフロップ３１１に取り込まれて保持されて、第１の書込み選択用フリップフロップ３１１の出力信号Ｑ1は“０”となる。また、第２の書込み選択用フリップフロップ３１２には、時刻ｔ3における第１の書込み選択用フリップフロップ３１１の出力信号Ｑ1が取り込まれて保持されるため、第２の書込み選択用フリップフロップ３１２の出力信号Ｑ2は“１”となる。第３乃至第８の書込み選択用フリップフロップ３１３〜３１８には、時刻ｔ3における第２乃至第７の書込み選択用フリップフロップ３１２〜３１７の出力信号Ｑ2〜Ｑ7がそれぞれ取り込まれて保持されるため、第３乃至第８の書込み選択用フリップフロップ３１３〜３１８の出力信号Ｑ3〜Ｑ8は“０”のままである。以降、同様の動作が繰り返される結果、第６図に示すように、時刻ｔ2において第１の書込み選択用フリップフロップ３１１に取り込まれて保持された“１”がクロックＣＬＫに同期して第１の書込み選択用フリップフロップ３１１から第８の書込み選択用フリップフロップ３１８向ってシフトされる。そして、第８の書込み選択用フリップフロップ３１８取り込まれて保持された“１”は、クロックＣＬＫに同期して第１の書込み選択用フリップフロップ３１１にシフトされる。
本実施態様におけるデジタルマッチトフィルタの消費電力は、上述した第１の実施態様によるデジタルマッチトフィルタの消費電力に比べて、セレクタ回路３２０の消費電力が加算されるだけであるため、第１図に示した従来のデジタルマッチトフィルタに比べて低消費電力化が図れる。
（第３の実施態様）
本発明の第３の実施態様によるデジタルマッチトフィルタは、ＦＩＲ２倍補間デジタルフィルタを用いて構成された８倍拡散１６タップのデジタルマッチトフィルタであって、第８図に示すように、信号入力端子４０１と、第１のクロック入力端子４０２と、第２のクロック入力端子４０３と、第１乃至第１６のフリップフロップ群４１１〜４２６からなる記憶部４１０と、第１乃至第１６の書込み選択用フリップフロップ４３１〜４４６からなる巡回型タップ付きシフトレジスタを用いて構成された書込み選択回路４３０と、第１乃至第８のセレクタ回路群４５１〜４５８と、第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８からなる巡回型タップ付きシフトレジスタを用いて構成された逆拡散符号列用シフトレジスタ４６０と、第１乃至第８の乗算器４７１〜４７８と、第１乃至第７の加算器４８１〜４８７と、出力端子４０５とを含む。ここで、記憶部４１０を構成する第１乃至第１６のフリップフロップ群４１１〜４２６はそれぞれ、互いに並列接続された６個のフリップフロップから構成されている。また、第１乃至第８のセレクタ回路群４５１〜４５８はそれぞれ、互いに並列接続された６個のセレクタ回路から構成されている。
信号入力端子４０１には、アナログ信号（スペクトラム拡散信号）が８．１９２ＭＨｚのサンプリング周波数で２倍オーバーサンプリングされて生成されたデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、第１のクロック入力端子４０２に入力される８．１９２ＭＨｚの第１のクロックＣＬＫ１に同期した６ビットの２の補数表現のデジタル信号である。記憶部４１０を構成する第１乃至第１６のフリップフロップ群４１１〜４２６のデータ入力端子Ｄには、デジタル信号ＩOが入力されている。また、第１乃至第１６のフリップフロップ群４１１〜４２６のクロック入力端子Ｃには、書込み選択回路４３０を構成する第１乃至第１６の書込み選択用フリップフロップ４３１〜４４６の出力信号がそれぞれ入力されている。
書込み選択回路４３０を構成する第１乃至第１６の書込み選択用フリップフロップ４３１〜４４６は、初期状態では、任意の一つの書込み選択用フリップフロップに“１”が書き込まれており、他の書込み選択用フリップフロップには“０”が書き込まれている。以降、説明の簡単のため、初期状態では、第１６の書込み選択用フリップフロップ４４６のみに“１”が書き込まれて保持されているとする。第１乃至第１６の書込み選択用フリップフロップ４３１〜４４６のクロック入力端子Ｃには、第１のクロックＣＬＫ１が入力されている。第１６の書込み選択用フリップフロップ４４６のクロック入力端子Ｃに第１のクロックＣＬＫ１が入力すると、第１６の書込み選択用フリップフロップ４４６に保持されていた“１”が第１の書込み選択用フリップフロップ４３１にシフトされる。第１の書込み選択用フリップフロップ４３１にシフトされた“１”は、以降、第１のクロックＣＬＫ１に同期して、第２の書込み選択用フリップフロップ４３２から第１６の書込み選択用フリップフロップ４４６に向ってシフトされる。これにより、記憶部４１０を構成する第１乃至第１６のフリップフロップ群４１１〜４２６のクロック入力端子Ｃに“１”が第１のクロックＣＬＫ１に同期して順に入力されるため、デジタル信号ＩOが第１のクロックＣＬＫ１に同期して第１乃至第１６のフリップフロップ群４１１〜４２６に順に取り込まれて保持される。
第２のクロック入力端子４０３には、４．０９６ＭＨｚの第２のクロックＣＬＫ２が入力される。第１乃至第８のセレクタ回路群４５１〜４５８を構成する各セレクタ回路の選択端子Ｓには、第２のクロックＣＬＫ２が入力されており、第２のクロックＣＬＫ２が“１”のとき第１の入力端子Ａが選択され、第２のクロックＣＬＫ２が“０”のとき第２の入力端子Ｂが選択される。したがって、第２のクロックＣＬＫ２が“１”のときには、第１乃至第８のセレクタ回路群４５１〜４５８の第１の入力端子Ａにそれぞれ接続された記憶部４１０の奇数番目のフリップフロップ群４１１，４１３，４１５，４１７，４１９，４２１，４２３，４２５の出力信号が、第１乃至第８のセレクタ回路群４５１〜４５８の出力端子Ｙからそれぞれ出力される。一方、第２のクロックＣＬＫ２が“０”のときには、第１乃至第８のセレクタ回路群４５１〜４５８の第２の入力端子Ｂにそれぞれ接続された記憶部４１０の偶数番目のフリップフロップ群４１２，４１４，４１６，４１８，４２０，４２２，４２４，４２６の出力信号が、第１乃至第８のセレクタ回路群４５１〜４５８の出力端子Ｙからそれぞれ出力される。
逆拡散符号列用シフトレジスタ４６０を構成する第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８には、８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0の逆拡散符号がそれぞれ書き込まれている。以降、説明の簡単のため、初期状態では、逆拡散符号Ｃ0〜Ｃ7は、逆拡散符号Ｃ7から逆拡散符号Ｃ0の順番で第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８にそれぞれ格納されているとする。第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８のクロック入力端子Ｃには、８．１９２ＭＨｚの第１のクロックＣＬＫ１に同期した４．０９６ＭＨｚの第２のクロックＣＬＫ２が入力されており、第２のクロックＣＬＫ２に同期して、第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８に格納された各逆拡散符号が第１の逆拡散符号用フリップフロップ４６１から第８の逆拡散符号用フリップフロップ４６８へ向ってシフトされる。なお、第８の逆拡散符号用フリップフロップ４６８にシフトされた逆拡散符号は、次の第２のクロックＣＬＫ２に同期して、第１の逆拡散符号用フリップフロップ４６１にシフトされる。これにより、第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８からは、第２のクロックＣＬＫ２に同期して、逆拡散符号Ｃ0から逆拡散符号Ｃ7が順にシフトされながら出力される。
第１乃至第８の乗算器４７１〜４７８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１乃至第８の乗算器４７１〜４７８では、第１乃至第８のセレクタ回路群４５１〜４５８の出力信号（６ビット）と第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８から出力される逆拡散符号（１ビット）との乗算がそれぞれ行われる。なお、乗算器４７１〜４７８では、たとえば、逆拡散符号が１を示すときは、第１乃至第８のセレクタ回路群４５１〜４５８の出力信号と１との乗算がそれぞれ行われ、逆拡散符号が０を示すときは、第１乃至第８のセレクタ回路群４５１〜４５８の出力信号と−１との乗算がそれぞれ行われる。
第１乃至第４の加算器４８１〜４８４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器４８５，４８６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器４８７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器４８１では、第１の乗算器４７１の出力信号（６ビット）と第２の乗算器４７２の出力信号（６ビット）との加算が行われる。第２の加算器４８２では、第３の乗算器４７３の出力信号（６ビット）と第４の乗算器４７４の出力信号（６ビット）との加算が行われる。第３の加算器４８３では、第５の乗算器４７５の出力信号（６ビット）と第６の乗算器４７６の出力信号（６ビット）との加算が行われる。第４の加算器４８４では、第７の乗算器４７７の出力信号（６ビット）と第８の乗算器４７８の出力信号（６ビット）との加算が行われる。第５の加算器４８５では、第１の加算器４８１の出力信号（７ビット）と第２の加算器４８２の出力信号（７ビット）との加算が行われる。第６の加算器４８６では、第３の加算器４８３の出力信号（７ビット）と第４の加算器４８４の出力信号（７ビット）との加算が行われる。第７の加算器４８７では、第５の加算器４８５の出力信号（８ビット）と第６の加算器４８６の出力信号（８ビット）との加算が行われる。
以上のように構成された本実施態様によるデジタルマッチトフィルタでは、初期状態から１６個の第１のクロックＣＬＫ１が入力されると、記憶部４１０を構成する第１乃至第１６のフリップフロップ群４１１〜４２６に、デジタル信号ＩOの最初の第１番目乃至第１６番目のサンプリングデータＤ0〜Ｄ15がそれぞれ書き込まれて保持されるとともに、逆拡散符号列用シフトレジスタ４６０を構成する第１乃至第８のフリップフロップ４６１〜４６８に、逆拡散符号Ｃ7〜Ｃ0がそれぞれシフトされて保持される。その結果、第２のクロックＣＬＫ２が“１”のときには、第１乃至第８のセレクタ回路群４５１〜４５８によってデジタル信号ＩOの奇数番目のサンプリングデータＤ0，Ｄ2，Ｄ4，Ｄ6，Ｄ8，Ｄ10，Ｄ12，Ｄ14が選択されることにより、第７の加算器４８７において、Ｄ14×Ｃ0＋Ｄ12×Ｃ1＋Ｄ10×Ｃ2＋Ｄ8×Ｃ3＋Ｄ6×Ｃ4＋Ｄ4×Ｃ5＋Ｄ2×Ｃ6＋Ｄ0×Ｃ7が得られ、デジタル信号ＩOの最初の１６個のサンプリングデータＤ0〜Ｄ15の奇数番目のサンプリングデータＤ0，Ｄ2，Ｄ4，Ｄ6，Ｄ8，Ｄ10，Ｄ12，Ｄ14と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子４０５を介して外部に出力される。また、第２のクロックＣＬＫ２が“０”のときには、第１乃至第８のセレクタ回路群４５１〜４５８によってデジタル信号ＩOの偶数番目のサンプリングデータＤ1，Ｄ3，Ｄ5，Ｄ7，Ｄ9，Ｄ11，Ｄ13，Ｄ15が選択されることにより、第７の加算器４８７において、Ｄ15×Ｃ0＋Ｄ13×Ｃ1＋Ｄ11×Ｃ2＋Ｄ9×Ｃ3＋Ｄ7×Ｃ4＋Ｄ5×Ｃ5＋Ｄ3×Ｃ6＋Ｄ1×Ｃ7が得られ、デジタル信号ＩOの最初の１６個のサンプリングデータＤ0〜Ｄ15の偶数番目のサンプリングデータＤ1，Ｄ3，Ｄ5，Ｄ7，Ｄ9，Ｄ11，Ｄ13，Ｄ15と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子４０５を介して外部に出力される。
次に、本実施態様によるデジタルマッチトフィルタと第３図に示した従来のデジタルマッチトフィルタとの消費電力の比較について説明する。本実施態様によるデジタルマッチトフィルタでは、デジタル信号ＩOの書込みに際して、記憶部４１０を構成する第１乃至第１６のフリップフロップ群４１１〜４２６は第１のクロックＣＬＫ１に同期して１つずつしか動作しない。したがって、一つのフリップフロップの消費電力をＷとすると、記憶部４１０における消費電力は各フリップフロップ群を構成する６個のフリップフロップの消費電力の合計である６Ｗとなる。書込み選択回路４３０を構成する第１乃至第１６の書込み選択用フリップフロップ４３１〜４４６は第１のクロックＣＬＫ１が入力するたびに動作するため、書込み選択回路４３０における消費電力は１６Ｗとなる。逆拡散符号列用シフトレジスタ４６０を構成する第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８は、第１のクロックＣＬＫ１の周波数の１／２の周波数を有する第２のクロックＣＬＫ２に同期して動作するため、逆拡散符号列用シフトレジスタ４６０における消費電力は８Ｗ／２＝４Ｗとなる。したがって、本実施態様によるデジタルマッチトフィルタの記憶部４１０，書込み選択回路４３０および逆拡散符号列用シフトレジスタ４６０における消費電力は６Ｗ＋１６Ｗ＋４Ｗ＝２６Ｗとなる。これに対して、第３図に示した従来のデジタルマッチトフィルタでは、タップ付きシフトレジスタ１１０を構成する第１乃至第１４のフリップフロップ群１１１〜１２４はクロックＣＬＫが入力するたびに動作するため、タップ付きシフトレジスタ１１０における消費電力は６×１４Ｗ＝８４Ｗとなる。本実施態様によるデジタルマッチトフィルタの第１乃至第８の乗算器４７１〜４７８および第１乃至第７の加算器４８１〜４８７における消費電力と第３図に示した従来のデジタルマッチトフィルタの第１乃至第８の乗算器１３１〜１３８および第１乃至第７の加算器１４１〜１４７における消費電力とは同じである。したがって、本実施態様によるデジタルマッチトフィルタの第１乃至第８のセレクタ回路群４５１〜４５８における消費電力は小さいため、この消費電力を無視すると、本実施態様によるデジタルマッチトフィルタの消費電力は、第３図に示した従来のデジタルマッチトフィルタの消費電力に比べて２６Ｗ／８４Ｗ≒１／３となる。一般的には、ＦＩＲｍ倍補間フィルタ構成のＭタップデジタルマッチトフィルタでは、デジタル信号ＩOのビット数をＮとすると、本実施態様によるデジタルマッチトフィルタでは、記憶部４１０はＭＮ個のフリップフロップで構成され、書込み選択回路４３０はＭ個の書込み選択用フリップフロップで構成され、逆拡散符号列用シフトレジスタ４６０はＭ／ｍ個の逆拡散符号用フリップフロップで構成される。しかし、記憶部４１０を構成する各フリップフロップ群は第１のクロックＣＬＫ１に同期して１つずつしか動作せず、また、逆拡散符号列用シフトレジスタ４６０は第１のクロックＣＬＫ１の周波数の１／ｍの周波数を有する第２のクロックＣＬＫ２に同期して動作するため、本実施態様によるデジタルマッチトフィルタの記憶部４１０，書込み選択回路４３０および逆拡散符号列用シフトレジスタ４６０における消費電力は、ＮＷ＋ＭＷ＋（Ｍ／ｍ2）Ｗ＝（Ｎ＋Ｍ＋Ｍ／ｍ2）Ｗとなる。これに対して、第３図に示した従来のデジタルマッチトフィルタでは、タップ付きシフトレジスタ１１０は（Ｍ−１）Ｎ個のフリップフロップで構成されるため、タップ付きシフトレジスタ１１０における消費電力は（Ｍ−１）ＮＷとなる。したがって、本実施態様によるデジタルマッチトフィルタの消費電力は、第３図に示した従来のデジタルマッチトフィルタの消費電力に比べて、（Ｎ＋Ｍ＋Ｍ／ｍ2）Ｗ／（Ｍ−１）ＮＷ＝（Ｎ＋Ｍ＋Ｍ／ｍ2）／（Ｍ−１）Ｎとなる。なお、一般的にはＭ≫１であるので、本実施態様によるデジタルマッチトフィルタの消費電力は、第３図に示した従来のデジタルマッチトフィルタの消費電力に比べて、１／Ｍ＋１／Ｎ＋１／ｍ2Ｎとなる。
なお、本実施態様によるデジタルマッチトフィルタにおいても、書込み選択回路４３０の代わりに、第６図に示した書込み選択回路３００のように第１乃至第１６の書込み選択用フリップフロップおよびセレクタ回路からなる巡回型タップ付きシフトレジスタを用いて構成された書込み選択回路を用いてもよい。
上記説明では、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号は１ビットとした。しかし、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号のビット数が２以上である場合もある（ただし、各逆拡散符号のビット数はデジタル信号ＩOのビット数よりも小さい）。たとえば、各逆拡散符号が、１，０，−１を示す２ビットの場合である。各逆拡散符号のビット数が２以上である場合には、第８図に示した逆拡散符号列用シフトレジスタ４６０の代わりに、互いに並列接続された２個以上のフリップフロップからなるフリップフロップ群を８個用いて巡回型タップ付きシフトレジスタを構成された逆拡散符号列用シフトレジスタを使用すればよい。
第１乃至第８の乗算器４７１〜４７８は、論理回路で構成された乗算器である必要はなく、同じ乗算結果を出力する手段（たとえば、逆拡散符号が１の場合には入力信号をそのまま出力し、逆拡散符号が０（係数−１の乗算）の場合には入力信号の符号ビットを反転して出力する回路）であってもよい。
（第４の実施態様）
本発明の第４の実施態様によるデジタルマッチトフィルタは、８．１９２ＭＨｚでオーバーサンプリングされたデジタル信号ＩOが８．１９２ＭＨｚのクロックに同期してシリアルに入力される場合のデジタルマッチトフィルタであって、第９図に示すように、信号入力端子５０１と、クロック入力端子５０２と、シリアル／パラレル変換器５９０と、インバータ５９５と、第１乃至第８のフリップフロップ群５１１〜５１８からなる第１の記憶部５１０と、第１乃至第８の書込み選択用フリップフロップ５２１〜５２８からなる巡回型タップ付きシフトレジスタを用いて構成された第１の書込み選択回路５２０と、第９乃至第１６のフリップフロップ群５３１〜５３８からなる第２の記憶部５３０と、第９乃至第１６の書込み選択用フリップフロップ５４１〜５４８からなる巡回型タップ付きシフトレジスタを用いて構成された第２の書込み選択回路５４０と、第１乃至第８のセレクタ回路群５５１〜５５８と、第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８からなる巡回型タップ付きシフトレジスタを用いて構成された逆拡散符号列用シフトレジスタ５６０と、第１乃至第８の乗算器５７１〜５７８と、第１乃至第７の加算器５８１〜５８７と、出力端子５０５とを含む。ここで、第１の記憶部５１０を構成する第１乃至第８のフリップフロップ群５１１〜５１８および第２の記憶部５３０を構成する第９乃至第１６のフリップフロップ群５３１〜５３８はそれぞれ、互いに並列接続された６個のフリップフロップから構成されている。また、第１乃至第８のセレクタ回路群５５１〜５５８はそれぞれ、互いに並列接続された６個のセレクタ回路から構成されている。
信号入力端子５０１には、アナログ信号（スペクトラム拡散信号）が８．１９２ＭＨｚのサンプリング周波数でオーバーサンプリングされて生成された８．１９２ＭＨｚの周期のデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、６ビットの２の補数表現のデジタル信号である。デジタル信号ＩOは、シリアル／パラレル変換器５９０でシリアル／パラレル変換されて、奇数番目のサンプリングデータからなる第１のデジタル信号ＩO1と偶数番目のサンプリングデータからなる第２のデジタル信号ＩO2とに分離される。第１のデジタル信号ＩO1はシリアル／パラレル変換器５９０の第１の出力端子Ａから第１の記憶部５１０に出力され、第２のデジタル信号ＩO2はシリアル／パラレル変換器５９０の第２の出力端子Ｂから第２の記憶部５３０に出力される。
第１の記憶部５１０を構成する第１乃至第８のフリップフロップ群５１１〜５１８のデータ入力端子Ｄはシリアル／パラレル変換器５０２の第１の出力端子Ａに接続されている。また、第１乃至第８のフリップフロップ群５１１〜５１８のクロック入力端子Ｃには、第１の書込み選択回路５２０を構成する第１乃至第８の書込み選択用フリップフロップ５２１〜５２８の出力信号がそれぞれ入力されている。第１乃至第８の書込み選択用フリップフロップ５２１〜５２８は、初期状態では、任意の一つの書込み選択用フリップフロップに“１”が書き込まれて保持されており、他の書込み選択用フリップフロップには“０”が書き込まれて保持されている。以降、説明の簡単のため、初期状態では、第８の書込み選択用フリップフロップ５２８にのみ“１”が書き込まれて保持されているとする。第１乃至第８の書込み選択用フリップフロップ５２１〜５２８のクロック入力端子Ｃには、クロックＣＬＫが入力されている。第８の書込み選択用フリップフロップ５２８のクロック入力端子ＣにクロックＣＬＫが入力すると、第８の書込み選択用フリップフロップ５２８に保持されていた“１”が第１の書込み選択用フリップフロップ５２１にシフトされる。第１の書込み選択用フリップフロップ５２１にシフトされた“１”は、以降、クロックＣＬＫに同期して、第２の書込み選択用フリップフロップ５２１から第８の書込み選択用フリップフロップ５２８に向ってシフトされる。これにより、第１の記憶部５１０を構成する第１乃至第８のフリップフロップ群５１１〜５１８のクロック入力端子Ｃに“１”がクロックＣＬＫに同期して順に入力されるため、第１のデジタル信号ＩO1がクロックＣＬＫに同期して第１乃至第８のフリップフロップ群５１１〜５１８に順に取り込まれて保持される。
第２の記憶部５３０を構成する第９乃至第１６のフリップフロップ群５３１〜５３８のデータ入力端子Ｄはシリアル／パラレル変換器５９０の第２の出力端子Ｂに接続されている。また、第９乃至第１６のフリップフロップ群５３１〜５３８のクロック入力端子Ｃには、第２の書込み選択回路５４０を構成する第１乃至第８の書込み選択用フリップフロップ５４１〜５４８の出力信号がそれぞれ入力されている。第９乃至第１６の書込み選択用フリップフロップ５４１〜５４８は、初期状態では、任意の一つの書込み選択用フリップフロップに“１”が書き込まれて保持されており、他の書込み選択用フリップフロップには“０”が書き込まれて保持されている。以降、説明の簡単のため、初期状態では、第１６の書込み選択用フリップフロップ５４８にのみ“１”が書き込まれて保持されているとする。第９乃至第１６の書込み選択用フリップフロップ５４１〜５４８のクロック入力端子Ｃには、インバータ５９５により極性が反転されたクロックＣＬＫ（以下、「反転クロックＣＬＫＢ」と称する。）が入力されている。第１６の書込み選択用フリップフロップ５４８のクロック入力端子Ｃに反転クロックＣＬＫＢが入力すると、第１６の書込み選択用フリップフロップ５４８に保持されていた“１”が第９の書込み選択用フリップフロップ５４１にシフトされる。第９の書込み選択用フリップフロップ５４１にシフトされた“１”は、以降、反転クロックＣＬＫＢに同期して、第９の書込み選択用フリップフロップ５４１から第１６の書込み選択用フリップフロップ５４８に向ってシフトされる。これにより、第２の記憶部５３０を構成する第８乃至第１６のフリップフロップ群５３１〜５３８のクロック入力端子Ｃに“１”が反転クロックＣＬＫＢに同期して順に入力されるため、第２のデジタル信号ＩO2が反転クロックＣＬＫＢに同期して第９乃至第１６のフリップフロップ群５３１〜５３８に順に取り込まれて保持される。
第１乃至第８のセレクタ回路群５５１〜５５８を構成する各セレクタ回路の選択端子Ｓには、クロックＣＬＫが入力されており、クロックＣＬＫが“１”のとき第１の入力端子Ａが選択され、クロックＣＬＫが“０”のとき第２の入力端子Ｂが選択される。したがって、クロックＣＬＫが“１”のときには、第１乃至第８のセレクタ回路群５５１〜５５８の第１の入力端子Ａにそれぞれ接続された第１の記憶部５１０を構成する第１乃至第８のフリップフロップ群５１１〜５１８の出力信号が選択されて、第１乃至第８のセレクタ回路群５５１〜５５８の出力端子Ｙからそれぞれ出力される。一方、クロックＣＬＫが“０”のときには、第１乃至第８のセレクタ回路群５５１〜５５８の第２の入力端子Ｂにそれぞれ接続された第２の記憶部５３０を構成する第９乃至第１６のフリップフロップ群５３１〜５３８の出力信号が選択されて、第１乃至第８のセレクタ回路群５５１〜５５８の出力端子Ｙからそれぞれ出力される。
逆拡散符号列用シフトレジスタ５６０を構成する第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８には、８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0の逆拡散符号がそれぞれ格納されている。以降、説明の簡単のため、初期状態では、逆拡散符号Ｃ7〜Ｃ0が第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８にそれぞれ格納されているとする。第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８のクロック入力端子Ｃには、クロックＣＬＫが入力されており、クロックＣＬＫに同期して、第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８に格納された各逆拡散符号が第１の逆拡散符号用フリップフロップ５６１から第８の逆拡散符号用フリップフロップ５６８へ向ってシフトされる。なお、第８の逆拡散符号用フリップフロップ５６８にシフトされた逆拡散符号は、次のクロックＣＬＫに同期して、第１の逆拡散符号用フリップフロップ５６１にシフトされる。これにより、第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８からは、クロックＣＬＫに同期して、逆拡散符号Ｃ0から逆拡散符号Ｃ7が順にシフトされながら出力される。
第１乃至第８の乗算器５７１〜５７８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１乃至第８の乗算器５７１〜５７８では、第１乃至第８のセレクタ回路群５５１〜５５８から出力される第１のデジタル信号ＩO1（６ビット）と第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８から出力される逆拡散符号（１ビット）との乗算が、クロックＣＬＫが“１”の期間にそれぞれ行われるとともに、第１乃至第８のセレクタ回路群５５１〜５５８から出力される第２のデジタル信号ＩO2（６ビット）と第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８から出力される逆拡散符号（１ビット）との乗算が、クロックＣＬＫが“０”の期間にそれぞれ行われる。なお、乗算器５７１〜５７８では、たとえば、逆拡散符号が１を示すときは、第１乃至第８のセレクタ回路群５５１〜５５８の出力信号と１との乗算がそれぞれ行われ、逆拡散符号が０を示すときは、第１乃至第８のセレクタ回路群５５１〜５５８の出力信号と−１との乗算がそれぞれ行われる。
第１乃至第４の加算器５８１〜５８４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器５８５，５８６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器５８７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器５８１では、第１の乗算器５７１の出力信号（６ビット）と第２の乗算器５７２の出力信号（６ビット）との加算が行われる。第２の加算器５８２では、第３の乗算器５７３の出力信号（６ビット）と第４の乗算器５７４の出力信号（６ビット）との加算が行われる。第３の加算器５８３では、第５の乗算器５７５の出力信号（６ビット）と第６の乗算器５７６の出力信号（６ビット）との加算が行われる。第４の加算器５８４では、第７の乗算器５７７の出力信号（６ビット）と第８の乗算器５７８の出力信号（６ビット）との加算が行われる。第５の加算器５８５では、第１の加算器５８１の出力信号（７ビット）と第２の加算器５８２の出力信号（７ビット）との加算が行われる。第６の加算器５８６では、第３の加算器５８３の出力信号（７ビット）と第４の加算器５８４の出力信号（７ビット）との加算が行われる。第７の加算器５８７では、第５の加算器５８５の出力信号（８ビット）と第６の加算器５８６の出力信号（８ビット）との加算が行われる。
以上のように構成された本実施態様によるデジタルマッチトフィルタでは、初期状態から１６個のクロックＣＬＫが入力されると、第１の記憶部５１０を構成する第１乃至第８のフリップフロップ群５１１〜５１８に、第１のデジタル信号ＩO1の最初の第１番目乃至第８番目のサンプリングデータＤ0〜Ｄ7がそれぞれ書き込まれて保持され、第２の記憶部５３０を構成する第９乃至第１６のフリップフロップ群５３１〜５３６に、第２のデジタル信号ＩO2の最初の第１番目乃至第８番目のサンプリングデータｄ0〜ｄ7がそれぞれ書き込まれて保持され、逆拡散符号列用シフトレジスタ５６０を構成する第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８に、逆拡散符号Ｃ7〜Ｃ0がそれぞれシフトされて保持される。その結果、クロックＣＬＫが“１”のときには、第１乃至第８のセレクタ回路群５５１〜５５８によって第１のデジタル信号ＩO1のサンプリングデータＤ0〜Ｄ7が選択されることにより、第７の加算器５８７において、Ｄ7×Ｃ0＋Ｄ6×Ｃ1＋Ｄ5×Ｃ2＋Ｄ4×Ｃ3＋Ｄ3×Ｃ4＋Ｄ2×Ｃ5＋Ｄ1×Ｃ6＋Ｄ0×Ｃ7が得られ、第１のデジタル信号ＩO1の最初の８個のサンプリングデータＤ0〜Ｄ7と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子５０５を介して外部に出力される。また、クロックＣＬＫが“０”のときには、第１乃至第８のセレクタ回路群５５１〜５５８によって第２のデジタル信号ＩO2のサンプリングデータｄ0〜ｄ7が選択されることにより、第７の加算器５８７において、ｄ7×Ｃ0＋ｄ6×Ｃ1＋ｄ5×Ｃ2＋ｄ4×Ｃ3＋ｄ3×Ｃ4＋ｄ2×Ｃ5＋ｄ1×Ｃ6＋ｄ0×Ｃ7が得られ、第２のデジタル信号ＩO2の最初の８個のサンプリングデータｄ0〜ｄ7と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子５０５を介して外部に出力される。その結果、第８図に示した第３の実施態様によるデジタルマッチトフィルタと同様なＦＩＲ２倍補間デジタルフィルタを用いて構成された８倍拡散１６タップのデジタルマッチトフィルタを実現することができる。
なお、本実施態様によるデジタルマッチトフィルタにおいても、第１および第２の書込み選択回路５２０，５４０の代わりに、第６図に示した書込み選択回路３００のように第１乃至第８の書込み選択用フリップフロップおよびセレクタ回路からなる巡回型タップ付きシフトレジスタを用いて構成された書込み選択回路を用いてもよい。
上記説明では、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号は１ビットとした。しかし、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号のビット数が２以上である場合もある（ただし、各逆拡散符号のビット数はデジタル信号ＩOのビット数よりも小さい）。たとえば、各逆拡散符号が、１，０，−１を示す２ビットの場合である。各逆拡散符号のビット数が２以上である場合には、第９図に示した逆拡散符号列用シフトレジスタ５６０の代わりに、互いに並列接続された２個以上のフリップフロップからなるフリップフロップ群を８個用いて巡回型タップ付きシフトレジスタを構成された逆拡散符号列用シフトレジスタを使用すればよい。
第１乃至第８の乗算器５７１〜５７８は、論理回路で構成された乗算器である必要はなく、同じ乗算結果を出力する手段（たとえば、逆拡散符号が１の場合には入力信号をそのまま出力し、逆拡散符号が０（係数−１の乗算）の場合には入力信号の符号ビットを反転して出力する回路）であってもよい。
（第５の実施態様）
本発明の第５の実施態様によるデジタルマッチトフィルタは、記憶素子を用いて構成された８倍拡散８タップのデジタルマッチトフィルタであって、第１０図に示すように、信号入力端子６０１と、クロック入力端子６０２と、アドレスカウンタ６５０と、第１乃至第８のメモリ６１１〜６１８からなる記憶部６１０と、第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８からなる巡回型タップ付きシフトレジスタを用いて構成された逆拡散符号列用シフトレジスタ６２０と、第１乃至第８の乗算器６３１〜６３８と、第１乃至第７の加算器６４１〜６４７と、出力端子６０５とを含む。ここで、記憶部６１０を構成する第１乃至第８のメモリ６１１〜６１８のアドレスはそれぞれ、第０番地から第７番地とされている。
信号入力端子６０１には、アナログ信号（スペクトラム拡散信号）が４．０９６ＭＨｚのサンプリング周波数でサンプリングされて生成されたデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、クロック入力端子６０２から入力される４．０９６ＭＨｚのクロックＣＬＫに同期した６ビットの２の補数表現のデジタル信号である。記憶部６１０を構成する第１乃至第８のメモリ６１１〜６１８のデータ入力端子には、デジタル信号ＩOが入力されている。また、第１乃至第８のメモリ６１１〜６１８のアドレス入力端子には、アドレスカウンタ６５０の出力信号が入力されている。
アドレスカウンタ６５０は、クロック入力端子Ｃから入力されるクロックＣＬＫをカウントする３ビットカウンタである。なお、説明の簡単のため、初期状態では、アドレスカウンタ６５０の出力信号は、第７番地を示す“１１１”とされているとする。最初のクロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されると、アドレスカウンタ６５０の出力信号は第０番地を示す“０００”となる結果、記憶部６１０の第１のメモリ６１１が書込み可能状態となる。２個目のクロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されると、アドレスカウンタ６５０の出力信号は第１番地を示す“００１”となる結果、第２のメモリ６１２が書込み可能状態となる。以下、同様にして、クロックＣＬＫに同期して、第３乃至第８のメモリ６１３〜６１８が順に書込み可能状態となる。その後、９個目のクロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されると、アドレスカウンタ６５０の出力信号は第０番地を示す“０００”となる結果、記憶部６１０の第１のメモリ６１１が書込み可能状態となる。したがって、デジタル信号ＩOは、クロックＣＬＫに同期して記憶部６１０を構成する第１乃至第８のメモリ６１１〜６１８に順に取り込まれて保持される。
逆拡散符号列用シフトレジスタ６２０を構成する第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８には、８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0の逆拡散符号がそれぞれ書き込まれている。以降、説明の簡単のため、初期状態では、逆拡散符号Ｃ7〜Ｃ0が第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８にそれぞれ格納されているとする。第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８のクロック入力端子Ｃには、クロックＣＬＫが入力されており、クロックＣＬＫに同期して、第１至第８の逆拡散符号用フリップフロップ６２１〜６２８に書き込まれた各逆拡散符号が第１の逆拡散符号用フリップフロップ６２１から第８の逆拡散符号用フリップフロップ６２８へ向ってシフトされる。なお、第８の逆拡散符号用フリップフロップ６２８にシフトされた逆拡散符号は、次のクロックＣＬＫに同期して、第１の逆拡散符号用フリップフロップ６２１にシフトされる。これにより、第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８からは、クロックＣＬＫに同期して、逆拡散符号Ｃ0から逆拡散符号Ｃ7が順にシフトされながら出力される。
第１乃至第８の乗算器６３１〜６３８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１乃至第８の乗算器６３１〜６３８では、第１乃至第８のメモリ６１１〜６１８から出力されるデジタル信号ＩO（６ビット）と第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８から出力される逆拡散符号（１ビット）との乗算がそれぞれ行われる。なお、乗算器６３１〜６３８では、逆拡散符号が“０”を示すときは、第１乃至第８のメモリ６１１〜６１８の出力信号と−１との乗算がそれぞれ行われる。各乗算器６３１〜６３８における乗算の手順について、以下に述べる。
第１の動作状態で、信号入力端子６０１に、デジタル信号ＩOの１番目のサンプリングデータＤ0がクロックＣＬＫに同期して入力されるとともに、クロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されて、初期状態において第７番地を示す“１１１”とされたアドレスカウンタ６５０の出力信号が、第０番地を示す“０００”となる。その結果、１番目のサンプリングデータＤ0が第１のメモリ６１１に書き込まれて保持される。また、初期状態において逆拡散符号列用シフトレジスタ６２０の第８の逆拡散符号用フリップフロップ６２８に格納されている逆拡散符号Ｃ0がクロックＣＬＫに同期して第１の逆拡散符号用フリップフロップ６２１にシフトされる結果、１番目のサンプリングデータＤ0と逆拡散符号Ｃ0との乗算が第１の乗算器６３１で行われる。したがって、Ｄ0×Ｃ0の値を示す出力信号が、第１の乗算器６３１から出力される。
第２の動作状態で、信号入力端子２０１にデジタル信号ＩOの２番目のサンプリングデータＤ1がクロックＣＬＫに同期して入力されるとともに、クロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されて、アドレスカウンタ６５０の出力信号が、第１番地を示す“００１となる。その結果、２目のサンプリングデータＤ1が第２のメモリ６１２に書き込まれて保持される。このとき、記憶部６１０の第１のメモリ６１１には、第１の動作状態で書き込まれた１番目のサンプリングデータＤ0がそのまま保持されている。また、逆拡散符号列用シフトレジスタ６２０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１の動作状態において第１の逆拡散符号用フリップフロップ６２１にシフトされた逆拡散符号Ｃ0が第２の逆拡散符号用フリップフロップ６２２にシフトされるとともに、第８の逆拡散符号用フリップフロップ６２８に格納された逆拡散符号Ｃ1が第１の逆拡散符号用フリップフロップ６２１にシフトされる。その結果、２番目のサンプリングデータＤ1と逆拡散符号Ｃ0との乗算が第２の乗算器６３２で行われるとともに、１番目のサンプリングデータＤ0と逆拡散符号Ｃ1との乗算が第１の乗算器６３１で行われる。したがって、Ｄ1×Ｃ0の値を示す出力信号が第２の乗算器６３２から出力されるとともに、Ｄ0×Ｃ1の値を示す出力信号が第１の乗算器６３１から出力される。以降、第７の動作状態まで同様の動作が繰り返される。
第８の動作状態では、信号入力端子６０１にデジタル信号ＩOの８番目のサンプリングデータＤ7がクロックＣＬＫに同期して入力されるとともに、クロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されて、アドレスカウンタ６５０の出力信号が、第７番地を示す“１１１となる。その結果、８番目のサンプリングデータＤ7が第８のメモリ６１８に書き込まれて保持される。このとき、記憶部６１０の第１乃至第７のメモリ６１１〜６１７には、第７の動作状態までに書き込まれた１番目乃至７番目のサンプリングデータＤ0〜Ｄ6がそれぞれ保持されている。また、逆拡散符号列用シフトレジスタ６２０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８には逆拡散符号Ｃ7〜Ｃ0がそれぞれ格納される。これにより、記憶部６１０の第１乃至第８のメモリ６１１〜６１８にそれぞれ保持されたデジタル信号ＩOの１番目から８番目のサンプリングデータＤ0〜Ｄ7と逆拡散符号列用シフトレジスタ６２０の第１乃至第８のフリップフロップ６２１〜６２８にそれぞれ格納された逆拡散符号Ｃ7〜Ｃ0との乗算が、第１乃至第８の乗算器６３１〜６３８でそれぞれ行われる。その結果、Ｄ7×Ｃ0の値を示す出力信号が第８の乗算器６３８から出力され、Ｄ6×Ｃ1の値を示す出力信号が第７の乗算器６３７から出力され、Ｄ5×Ｃ2の値を示す出力信号が第６の乗算器６３６から出力され、Ｄ4×Ｃ3の値を示す出力信号が第５の乗算器６３５から出力され、Ｄ3×Ｃ4の値を示す出力信号が第４の乗算器６３４から出力され、Ｄ2×Ｃ5の値を示す出力信号が第３の乗算器６３３から出力され、Ｄ1×Ｃ6の値を示す出力信号が第２の乗算器６３２から出力され、Ｄ0×Ｃ7の値を示す出力信号が第１の乗算器６３１から出力される。
以上の動作により、デジタル信号ＩOの最初の８個のサンプリングデータＤ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1Ｄ0と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。
第９の動作状態では、信号入力端子６０１にデジタル信号ＩOの９番目のサンプリングデータＤ8がクロックＣＬＫに同期して入力されるとともに、クロックＣＬＫがアドレスカウンタ６０４のクロック入力端子Ｃに入力されて、アドレスカウンタ６０４の出力信号が、第０番地を示す“０００”となる。その結果、９番目のサンプリングデータＤ8が第１のメモリ６１１に書き込まれて保持される。このとき、記憶部６１０の第２乃至第８のメモリ６１２〜６１８には、第８の動作状態まで書き込まれた２番目乃至８番目のサンプリングデータＤ1〜Ｄ7がそれぞれ保持されている。また、逆拡散符号列用シフトレジスタ６２０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１の逆拡散符号用フリップフロップ６２１には逆拡散符号Ｃ0がシフトされ、第２乃至第８の逆拡散符号用フリップフロップ６２２〜６２８には逆拡散符号Ｃ7〜Ｃ1がそれぞれシフトされる。これにより、記憶部６１０の第１のメモリ６１１に保持されたデジタル信号ＩOの９番目のサンプリングデータＤ8と逆拡散符号列用シフトレジスタ６２０の第１の逆拡散符号用フリップフロップ６２１にシフトされた逆拡散符号Ｃ0との乗算が第１の乗算器６３１で行われるとともに、第２乃至第８のメモリ６１２〜６１８にそれぞれ保持されたデジタル信号ＩOの２番目から８番目のサンプリングデータＤ1〜Ｄ7と逆拡散符号列用シフトレジスタ６２０の第２乃至第８の逆拡散符号用フリップフロップ６２２〜６２８にそれぞれシフトされた逆拡散符号Ｃ7〜Ｃ1との乗算が第２乃至第８の乗算器６３２〜６３８でそれぞれ行われる。その結果、Ｄ8×Ｃ0の値を示す出力信号が第１の乗算器６３１から出力され、Ｄ7×Ｃ1の値を示す出力信号が第８の乗算器６３８から出力され、Ｄ6×Ｃ2の値を示す出力信号が第７の乗算器６３７から出力され、Ｄ5×Ｃ3の値を示す出力信号が第６の乗算器６３６から出力され、Ｄ4×Ｃ4の値を示す出力信号が第５の乗算器６３５から出力され、Ｄ3×Ｃ5の値を示す出力信号が第４の乗算器６３４から出力され、Ｄ2×Ｃ6の値を示す出力信号が第３の乗算器６３３から出力され、Ｄ1×Ｃ7の値を示す出力信号が第２の乗算器６３２から出力される。
その結果、デジタル信号ＩOの最初の８個のサンプリングデータＤ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1Ｄ0から１サンプリング後の８個のサンプリングデータＤ8Ｄ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。以降、同様の動作が繰り返される。
第１乃至第４の加算器６４１〜６４４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器６４５，６４６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器６４７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器６４１では、第１の乗算器６３１の出力信号（６ビット）と第２の乗算器６３２の出力信号（６ビット）との加算が行われる。第２の加算器６４２では、第３の乗算器６３３の出力信号（６ビット）と第４の乗算器６３４の出力信号（６ビット）との加算が行われる。第３の加算器６４３では、第５の乗算器６３５の出力信号（６ビット）と第６の乗算器６３６の出力信号（６ビット）との加算が行われる。第４の加算器６４４では、第７の乗算器６３７の出力信号（６ビット）と第８の乗算器６３８の出力信号（６ビット）との加算が行われる。第５の加算器６４５では、第１の加算器６４１の出力信号（７ビット）と第２の加算器６４２の出力信号（７ビット）との加算が行われる。第６の加算器６４６では、第３の加算器６４３の出力信号（７ビット）と第４の加算器６４４の出力信号（７ビット）との加算が行われる。第７の加算器６４７では、第５の加算器６４５の出力信号（８ビット）と第６の加算器６４６の出力信号（８ビット）との加算が行われる。この結果、デジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子６０５を介して外部に出力される。
上記説明では、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号は１ビットとした。しかし、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号のビット数が２以上である場合もある（ただし、各逆拡散符号のビット数はデジタル信号ＩOのビット数よりも小さい）。たとえば、各逆拡散符号が、１，０，−１を示す２ビットの場合である。各逆拡散符号のビット数が２以上である場合には、第１０図に示した逆拡散符号列用シフトレジスタ６２０の代わりに、互いに並列接続された２個以上のフリップフロップからなるフリップフロップ群を８個用いて巡回型タップ付きシフトレジスタを構成された逆拡散符号列用シフトレジスタを使用すればよい。
第１乃至第８の乗算器６３１〜６３８は、論理回路で構成された乗算器である必要はなく、同じ乗算結果を出力する手段（たとえば、逆拡散符号が１の場合には入力信号をそのまま出力し、逆拡散符号が０（係数−１の乗算）の場合には入力信号の符号ビットを反転して出力する回路）であってもよい。
第８図に示したようなＦＩＲ２倍補間デジタルフィルタを用いて８倍拡散１６タップのデジタルマッチトフィルタを構成する場合には、１６個のメモリからなる記憶部を記憶部４１０の代わりに用いるとともに、１６個のメモリを順にアドレス指定するカウンタを書込み選択回路４３０の代わりに用いればよい。
第９図に示したようなオーバーサンプリングされたデジタル信号と逆拡散符号列との相関値を求めるデジタルマッチトフィルタを構成する場合には、８個のメモリからそれぞれなる２つの記憶部を第１および第２の記憶部５１０，５３０の代わりに用いるとともに、２つの記憶部の８個のメモリをそれぞれ順にアドレス指定する２つのカウンタを第１および第２の書込み選択回路５２０，５３０の代わりに用いればよい。
産業上の利用可能性
以上説明したように、本発明のデジタルマッチトフィルタでは、従来のマッチトフィルタよりも消費電力の大幅な低減が図れるとともに、デジタル回路だけで構成することができる。したがって、本発明のデジタルマッチトフィルタを利用することにより、デジタル信号処理用の周辺回路とともにＬＳＩにすることが容易となり、たとえばスペクトラム拡散通信用の受信器の小型化が図れる。
本発明は、デジタルマッチトフィルタに関し、特に、携帯電話などのスペクトラム拡散信号の相関検出を行う相関検出器として用いるのに好適なデジタルマッチトフィルタに関する。
背景技術
携帯電話などで使用することが検討されている符号分割多元接続（ＣＤＭＡ）方式によるスペクトラム拡散通信では、スペクトラム拡散信号を元の狭帯域の信号に復調する際に、マッチトフィルタが用いられる（たとえば、「ディジタル携帯電話ＣＤＭＡ用ＬＳＩ，１１０ｍＷと低消費電力化」，日経エレクトロニクス，Ｎｏ．６５６，ｐｐ．１４〜１５，１９９６年２月など）。
第１図は、ＦＩＲデジタルフィルタを用いて構成された８倍拡散８タップのデジタルマッチトフィルタの従来例を示すブロック図である（たとえば、「スペクトラム拡散ハンドブック第４版」，スタンフォード・テレコム社，１９９６年）。このデジタルマッチトフィルタの伝達関数Ｈ（ｚ）は、次式で表わされる。
Ｈ（ｚ）＝Ｃ0＋Ｃ1ｚ-1＋Ｃ2ｚ-2＋Ｃ3ｚ-3
＋Ｃ4ｚ-4＋Ｃ5ｚ-5＋Ｃ6ｚ-6＋Ｃ7ｚ-7 （１）
このデジタルマッチトフィルタは、信号入力端子１と、クロック入力端子２と、第１乃至第７のフリップフロップ群１１〜１７からなるタップ付きシフトレジスタ１０と、第１乃至第８の乗算器２１〜２８と、第１乃至第７の加算器３１〜３７と、出力端子５とを含む。ここで、タップ付きシフトレジスタ１０を構成する第１乃至第７のフリップフロップ群１１〜１７はそれぞれ、互いに並列接続された６個のフリップフロップから構成されている。
信号入力端子１には、アナログ信号（たとえば、スペクトラム拡散信号）が４．０９６ＭＨｚのサンプリング周波数でサンプリングされて生成されたデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、クロック入力端子２に入力される４．０９６ＭＨｚのクロックＣＬＫに同期した６ビットの２つの補数表現のデジタル信号である。デジタル信号ＩOは、タップ付きシフトレジスタ１０の第１のフリップフロップ群１１に入力されたのち、クロックＣＬＫに同期して、第１のフリップフロップ群１１から第７のフリップフロップ群１７に向けて順次シフトされる。
第１乃至第８の乗算器２１〜２８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１の乗算器２１では、デジタル信号ＩO（６ビット）と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0のうちの逆拡散符号Ｃ0（１ビット）との乗算が行われる。第２乃至第８の乗算器２２〜２８では、第１乃至第７のフリップフロップ群１１〜１７の出力信号と逆拡散符号Ｃ1〜Ｃ7との乗算がそれぞれ行われる。
乗算器２１〜２８では、たとえば、逆拡散符号が０を示すときは、デジタル信号ＩOおよび第１乃至第７のフリップフロップ群１１〜１７の出力信号と−１との乗算がそれぞれ行われ、逆拡散符号が１を示すときは、デジタル信号ＩOおよび第１乃至第７のフリップフロップ群１１〜１７の出力信号と１との乗算がそれぞれ行われる。なお、乗算器２１〜２８における乗算の方法はこれに限られず、たとえば、逆拡散符号が０を示すときは、デジタル信号ＩOおよび第１乃至第７のフリップフロップ群１１〜１７の出力信号と１との乗算がそれぞれ行われ、逆拡散符号が１を示すときは、デジタル信号ＩOおよび第１乃至第７のフリップフロップ群１１〜１７の出力信号と−１との乗算がそれぞれ行われてもよい。
各乗算器２１〜２８における乗算の手順について、第２図を参照にして以下に説明する。
初期状態では、タップ付きシフトレジスタ１０を構成する第１乃至第７のフリップフロップ群１１〜１７の出力信号はすべて、０とされている。
第１の動作状態では、信号入力端子１にデジタル信号ＩOの１番目のサンプリングデータＤ0が入力され、このサンプリングデータＤ0と逆拡散符号Ｃ0との乗算が第１の乗算器２１で行われる。したがって、Ｄ0×Ｃ0の値を示す出力信号が、第１の乗算器２１から出力される。
第２の動作状態では、信号入力端子１にデジタル信号ＩOの２番目のサンプリングデータＤ1がクロックＣＬＫに同期して入力されるとともに、１番目のサンプリングデータＤ0が第１のフリップフロップ群１１に取り込まれる。その結果、２番目のサンプリングデータＤ1と逆拡散符号Ｃ0との乗算が第１の乗算器２１で行われるとともに、１番目のサンプリングデータＤ0と逆拡散符号Ｃ1との乗算が第２の乗算器２２で行われる。したがって、Ｄ1×Ｃ0の値を示す出力信号が第１の乗算器２１から出力されるとともに、Ｄ0×Ｃ1の値を示す出力信号が第２の乗算器２２から出力される。
第３の動作状態では、信号入力端子１にデジタル信号ＩOの３番目のサンプリングデータＤ2がクロックＣＬＫに同期して入力され、１番目のサンプリングデータＤ0が第２のフリップフロップ群１２に取り込まれ、２番目のサンプリングデータＤ1が第１のフリップフロップ群１１に取り込まれる。その結果、３番目のサンプリングデータＤ2と逆拡散符号Ｃ0との乗算が第１の乗算器２１で行われ、２番目のサンプリングデータＤ1と逆拡散符号Ｃ1との乗算が第２の乗算器２２で行われ、１番目のサンプリングデータＤ0と逆拡散符号Ｃ2との乗算が第３の乗算器２３で行われる。したがって、Ｄ2×Ｃ0の値を示す出力信号が第１の乗算器２１から出力され、Ｄ1×Ｃ1の値を示す出力信号が第２の乗算器２２から出力され、Ｄ0×Ｃ2の値を示す出力信号が第３の乗算器２３から出力される。以降、同様の動作が第７の動作状態まで繰り返される。
第８の動作状態では、信号入力端子１にデジタル信号ＩOの８番目のサンプリングデータＤ7がクロックＣＬＫに同期して入力され、１番目乃至７番目のサンプリングデータＤ0〜Ｄ6が第７乃至第１のフリップフロップ群１７〜１１にそれぞれ取り込まれる。したがって、Ｄ7×Ｃ0の値を示す出力信号が第１の乗算器２１から出力され、Ｄ6×Ｃ1の値を示す出力信号が第２の乗算器２２から出力され、Ｄ5×Ｃ2の値を示す出力信号が第３の乗算器２３から出力され、Ｄ4×Ｃ3の値を示す出力信号が第４の乗算器２４から出力され、Ｄ3×Ｃ4の値を示す出力信号が第５の乗算器２５から出力され、Ｄ2×Ｃ5の値を示す出力信号が第６の乗算器２６から出力され、Ｄ1×Ｃ6の値を示す出力信号が第７の乗算器２７から出力され、Ｄ0×Ｃ7の値を示す出力信号が第８の乗算器２８から出力される。
以上の動作により、デジタル信号ＩOの最初の８個のサンプリングデータＤ0〜Ｄ7と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。
第９の動作状態では、信号入力端子１にデジタル信号ＩOの９番目のサンプリングデータＤ8がクロックＣＬＫに同期して入力され、２番目乃至８番目のサンプリングデータＤ1〜Ｄ7が第７乃至第１のフリップフロップ群１７〜１１にそれぞれ取り込まれる。したがって、Ｄ8×Ｃ0の値を示す出力信号が第１の乗算器２１から出力され、Ｄ7×Ｃ1の値を示す出力信号が第２の乗算器２２から出力され、Ｄ6×Ｃ2の値を示す出力信号が第３の乗算器２３から出力され、Ｄ5×Ｃ3の値を示す出力信号が第４の乗算器２４から出力され、Ｄ4×Ｃ4の値を示す出力信号が第５の乗算器２５から出力され、Ｄ3×Ｃ5の値を示す出力信号が第６の乗算器２６から出力され、Ｄ2×Ｃ6の値を示す出力信号が第７の乗算器２７から出力され、Ｄ1×Ｃ7の値を示す出力信号が第８の乗算器２８から出力される。その結果、デジタル信号ＩOの最初の８個のサンプリングデータＤ0〜Ｄ7から１サンプリング後の８個のサンプリングデータＤ1〜Ｄ8と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。以降、同様の動作が繰り返される。
第１乃至第４の加算器３１〜３４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器３５，３６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器３７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器３１では、第１の乗算器２１の出力信号（６ビット）と第２の乗算器２２の出力信号（６ビット）との加算が行われる。第２の加算器３２では、第３の乗算器２３の出力信号（６ビット）と第４の乗算器２４の出力信号（６ビット）との加算が行われる。第３の加算器３３では、第５の乗算器２５の出力信号（６ビット）と第６の乗算器２６の出力信号（６ビット）との加算が行われる。第４の加算器３４では、第７の乗算器２７の出力信号（６ビット）と第８の乗算器２８の出力信号（６ビット）との加算が行われる。第５の加算器３５では、第１の加算器３１の出力信号（７ビット）と第２の加算器３２の出力信号（７ビット）との加算が行われる。第６の加算器３６では、第３の加算器３３の出力信号（７ビット）と第４の加算器３４の出力信号（７ビット）との加算が行われる。第７の加算器３７では、第５の加算器３５の出力信号（８ビット）と第６の加算器３６の出力信号（８ビット）との加算が行われる。この結果、デジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが第７の加算器３７において得られ、出力端子５を介して外部に出力される。
次に、受信信号がオーバーサンプリングされる場合に用いられるデジタルマッチトフィルタについて説明する。
携帯電話などで受信信号の相関検出を行って受信タイミングを検出する場合、受信タイミング検出の精度を向上するために、受信信号は、通常、チップレート周波数に対してｍ倍オーバーサンプリングされたのち、マッチトフィルタに入力される。受信信号が２倍オーバーサンプリングされたときのマッチトフィルタの伝達関数Ｈ（ｚ）は、次式で表わされる。
Ｈ（ｚ）＝Ｃ0＋Ｃ1ｚ-2＋Ｃ2ｚ-4＋Ｃ3ｚ-6
＋Ｃ4ｚ-8＋Ｃ5ｚ-10＋Ｃ6ｚ-12＋Ｃ7ｚ-14 （２）
第３図は、ＦＩＲ２倍補間デジタルフィルタを用いて構成された８倍拡散１６タップのデジタルマッチトフィルタの従来例を示すブロック図である。このデジタルマッチトフィルタは、信号入力端子１０１と、クロック入力端子１０２と、第１乃至第１４のフリップフロップ群１１１〜１２４からなるタップ付きシフトレジスタ１１０と、第１乃至第８の乗算器１３１〜１３８と、第１乃至第７の加算器１４１〜１４７と、出力端子１０５とを含む。ここで、タップ付きシフトレジスタ１１０を構成する第１乃至第１４のフリップフロップ群１１１〜１２４はそれぞれ、互いに並列接続された６個のフリップフロップから構成されている。
信号入力端子１０１には、アナログ信号（たとえば、スペクトラム拡散信号）が８．１９２ＭＨｚのサンプリング周波数で２倍オーバーサンプリングされて生成されたデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、クロック入力端子１０２に入力される８．１９２ＭＨｚのクロックＣＬＫに同期した６ビットの２の補数表現のデジタル信号である。デジタル信号ＩOは、タップ付きシフトレジスタ１１０の第１のフリップフロップ群１１１に入力されたのち、クロックＣＬＫに同期して、第１のフリップフロップ群１１１から第１４のフリップフロップ群１２４に向けて順次シフトされる。
第１乃至第８の乗算器１３１〜１３８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１の乗算器１３１では、デジタル信号ＩO（６ビット）と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0のうちの逆拡散符号Ｃ0（１ビット）との乗算が行われる。第２乃至第８の乗算器１３２〜１３８では、タップ付きシフトレジスタ１１０の偶数番目のフリップフロップ群１１２，１１４，１１６，１１８，１２０，１２２，１２４の出力信号と逆拡散符号Ｃ1〜Ｃ7との乗算がそれぞれ行われる。
乗算器１３１〜１３８では、たとえば、逆拡散符号が０を示すときは、デジタル信号ＩOおよび偶数番目のフリップフロップ群１１２，１１４，１１６，１１８，１２０，１２２，１２４の出力信号と−１との乗算がそれぞれ行われ、逆拡散符号が１を示すときは、デジタル信号ＩOおよび偶数番目のフリップフロップ群１１２，１１４，１１６，１１８，１２０，１２２，１２４の出力信号と１との乗算がそれぞれ行われる。なお、乗算器１３１〜１３８における乗算の方法はこれに限られず、たとえば、逆拡散符号が０を示すときは、デジタル信号ＩOおよび偶数番目のフリップフロップ群１１２，１１４，１１６，１１８，１２０，１２２，１２４の出力信号と１との乗算がそれぞれ行われ、逆拡散符号が１を示すときは、デジタル信号ＩOおよび偶数番目のフリップフロップ群１１２，１１４，１１６，１１８，１２０，１２２，１２４の出力信号と−１との乗算がそれぞれ行われてもよい。
第１乃至第４の加算器１４１〜１４４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器１４５，１４６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器１４７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器１４１では、第１の乗算器１３１の出力信号（６ビット）と第２の乗算器１３２の出力信号（６ビット）との加算が行われる。第２の加算器１４２では、第３の乗算器１３３の出力信号（６ビット）と第４の乗算器１３４の出力信号（６ビット）との加算が行われる。第３の加算器１４３では、第５の乗算器１３５の出力信号（６ビット）と第６の乗算器１３６の出力信号（６ビット）との加算が行われる。第４の加算器１４４では、第７の乗算器１３７の出力信号（６ビット）と第８の乗算器１３８の出力信号（６ビット）との加算が行われる。第５の加算器１４５では、第１の加算器１４１の出力信号（７ビット）と第２の加算器１４２の出力信号（７ビット）との加算が行われる。第６の加算器１４６では、第３の加算器１４３の出力信号（７ビット）と第４の加算器１４４の出力信号（７ビット）との加算が行われる。第７の加算器１４７では、第５の加算器１４５の出力信号（８ビット）と第６の加算器１４６の出力信号（８ビット）との加算が行われる。
このデジタルマッチトフィルタにおいても、第７の加算器１４７においてデジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子１０５を介して外部に出力される。なお、このデジタルマッチトフィルタでは、８．１９２ＭＨｚのクロックＣＬＫがクロック入力端子１０２に入力されるごとに相関値ＭＦＯＵＴを得ることができるため、第１図に示したデジタルマッチトフィルタに比べて１／２倍の時間間隔で相関値ＭＦＯＵＴを得ることができる。
しかしながら、第１図および第３図に示した従来のデジタルマッチトフィルタでは、消費電力が大きいという問題がある。すなわち、第１図に示した従来のデジタルマッチトフィルタでは、デジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴを得るために、第１乃至第７のフリップフロップ群１１〜１７からなるタップ付きシフトレジスタ１０をタップ付き遅延線部として用いている結果、タップ付きシフトレジスタ１０は４．０９６ＭＨｚのクロックＣＬＫに同期して動作するため、消費電力が大きくなる。また、第３図に示した従来のデジタルマッチトフィルタでは、デジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴを得るために、第１乃至第１４のフリップフロップ群１１１〜１２４からなるタップ付きシフトレジスタ１１０をタップ付き遅延線部として用いている結果、タップ付きシフトレジスタ１１０は８．１９２ＭＨｚのクロックＣＬＫに同期して動作するため、消費電力がさらに大きくなる。
携帯電話などのスペクトラム拡散信号の相関検出用の相関検出器では、同相チャネルおよび直交チャネルについて相関検出を行う必要があるため、上記のような従来のデジタルマッチトフィルタを２つ用いて相関検出器を構成する必要がある。その結果、第１図または第３図に示した従来のデジタルマッチトフィルタを用いて相関検出器を構成すると、相関検出器の消費電力が大きくなるという問題がある。また、デジタル信号のビット数，シフトレジスタのタップ数および補間処理数が増えるに比例して相関検出器の消費電力が大きくなるという問題がある。
相関検出器の低消費電力化を図るために、アナログ信号処理で相関検出を行うアナログ・デジタルフィルタを基本構成とした広帯域ＤＳ−ＣＤＭＡ用マッチトフィルタが開発されている（佐和橋ら，「広帯域ＤＳ−ＣＭＤＡ用低消費電力マッチトフィルタＬＳＩ」，電子情報通信学会技術研究報告（無線通信），RCS95-120，1996年1月）。しかし、この広帯域ＤＳ−ＣＤＭＡ用マッチトフィルタは、アナログ入力信号が入力される複数のサンプルホールド回路から構成されたタップ付き遅延部と、このタップ付き遅延部の各出力信号とデジタル信号である乗数との乗算を行う複数個の乗算回路とを用いている。このため、デジタル信号処理が主に行われるスペクトラム拡散通信方式の携帯電話などの用途では、デジタル回路ですべて構成されたデジタルマッチトフィルタの方がデジタル信号処理用の周辺回路との集積性がよりよい。
また、米国特許第５，３９６，４４６号には、入力信号がそれぞれ入力される複数のホールド回路と、乗数が格納された巡回型タップ付きシフトレジスタと、複数のホールド回路の各出力信号と巡回型タップ付きシフトレジスタの各出力信号とをそれぞれ乗算する複数の乗算器と、複数の乗算器の出力信号を加算する加算器とを含むデジタルフィルタ回路が開示されている。しかしながら、このデジタルフィルタ回路は、タップ付き遅延線部としてタップ付きシフトレジスタを用いる従来のデジタルマッチトフィルタに比べて低消費電力化を図る目的で考え出されたものではなく、２つの差動アンプと２つのトランジスタと２つのコンデンサとを用いてホールド回路を構成して、２つのトランジスタの導通／非導通を互いに逆位相のクロックで制御することにより、ホールドエラーを最小限に抑えることを目的として考え出されたものである。また、このデジタルフィルタ回路では、入力データは各ホールド回路のコンデンサに蓄積されて保持されるため、デジタル回路で入力データを保持する場合に比べ、入力データの保持精度が劣る。さらに、このデジタルフィルタ回路では、ホールド回路，乗算器および加算器は、コンデンサなどのアナログ素子を用いて構成されている。このため、デジタル信号処理が主に行われるスペクトラム拡散通信方式の携帯電話などの用途では、デジタル回路ですべて構成されたデジタルマッチトフィルタの方がデジタル信号処理用の周辺回路との集積性がよりよい。
本発明の目的は、低消費電力化が図れ、かつ、携帯電話などに使用した場合にもデジタル信号処理用の周辺回路とともにＬＳＩにすることが容易なデジタルマッチトフィルタを提供することにある。
発明の開示
本発明の第１のデジタルマッチトフィルタは、
クロックに同期したＮビットのデジタル信号とＭ個のデジタル符号からなるデジタル符号列との相関値を求めるためのデジタルマッチトフィルタであって、
ａ）前記Ｎビットのデジタル信号が入力される第１乃至第Ｍのデジタル信号記憶手段と、
ｂ）前記クロックに同期して前記第１乃至第Ｍのデジタル信号記憶手段を順に１個ずつ選択して、該選択したデジタル信号記憶手段に前記Ｎビットのデジタル信号を記憶させるデジタル書込み選択手段と、
ｃ）縦続接続された第１段乃至第Ｍ段の符号用フリップフロップを有し、かつ、前記クロックに同期して動作するデジタル符号列用巡回型シフトレジスタであって、
・前記Ｍ個のデジタル符号が前記第１段乃至第Ｍ段の符号用フリップフロップにそれぞれ格納され、
・前記第Ｍ段の符号用フリップフロップの出力端子が前記第１段の符号用フリップフロップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
ｄ）前記第１乃至第Ｍのデジタル信号記憶手段の出力信号と前記第１段乃至第Ｍ段の符号用フリップフロップの出力信号とをそれぞれ乗算する第１乃至第Ｍのデジタル乗算手段と、
ｅ）該第１乃至第Ｍのデジタル乗算手段の出力信号を加算するデジタル加算手段と、
を含む。
本発明の第１のデジタルマッチトフィルタは、ＦＩＲデジタルフィルタを用いて構成されたＭ倍拡散Ｍタップのデジタルマッチトフィルタにおいて、ビット数が多いデジタル信号をクロックに同期してシフトさせずにデジタル符号をクロックに同期してシフトさせて両者の相関値を求めるため、デジタル符号をクロックに同期してシフトさせずにビット数が多いデジタル信号をクロックに同期してシフトさせて両者の相関値を求める従来のデジタルマッチトフィルタと比べて、デジタル信号を記憶する際の消費電力を大幅に低減することができる。
本発明の第２のデジタルマッチトフィルタは、
第２のクロックのｍ倍の周波数を有する第１のクロックでオーバーサンプリングされたＮビットのデジタル信号とＭ個のデジタル符号からなるデジタル符号列との相関値を求めるためのデジタルマッチトフィルタであって、
ａ）前記Ｎビットのデジタル信号が入力されるｍ×Ｍ個のデジタル信号記憶手段と、
ｂ）前記第１のクロックに同期して前記ｍ×Ｍ個のデジタル信号記憶手段を順に１個ずつ選択し、該選択したデジタル信号記憶手段に前記Ｎビットのデジタル信号を記憶させるデジタル書込み選択手段と、
ｃ）前記ｍ×Ｍ個のデジタル信号記憶手段をｍ個ごとに分割して前記ｍ×Ｍ個のデジタル信号記憶手段をＭ個のブロックに分け、該Ｍ個のブロックに含まれる前記ｍ個のデジタル信号記憶手段の出力信号を前記第２のクロックの一周期内に順に選択して出力する第１乃至第Ｍのデジタル選択手段と、
ｄ）縦続接続された第１段乃至第Ｍ段の符号用フリップフロップを有し、かつ、前記第２のクロックに同期して動作するデジタル符号列用巡回型シフトレジスタであって、
・前記Ｍ個のデジタル符号が前記第１段乃至第Ｍ段の符号用フリップフロップにそれぞれ格納され、
・前記第Ｍ段の符号用フリップフロップの出力端子が前記第１段の符号用フリップフロップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
ｅ）前記第１乃至第Ｍのデジタル選択手段の出力信号と前記第１段乃至第Ｍ段の符号用フリップフロップの出力信号とをそれぞれ乗算する第１乃至第Ｍのデジタル乗算手段と、
ｆ）該第１乃至第Ｍのデジタル乗算手段の出力信号を加算するデジタル加算手段と、
を含む。
本発明の第２のデジタルマッチトフィルタは、ＦＩＲｍ倍補間デジタルフィルタを用いて構成されたＭ倍拡散（ｍ×Ｍ）タップのデジタルマッチトフィルタにおいて、ビット数が多いデジタル信号をクロックに同期してシフトさせずにデジタル符号をクロックに同期してシフトさせて両者の相関値を求めるため、デジタル符号をクロックに同期してシフトさせずにビット数が多いデジタル信号をクロックに同期してシフトさせて両者の相関値を求める従来のデジタルマッチトフィルタと比べて、デジタル信号を記憶する際の消費電力を大幅に低減することができる。
本発明の第３のデジタルマッチトフィルタは、
第２のクロックのｍ倍の周波数を有する第１のクロックでオーバーサンプリングされたＮビットのデジタル信号とＭ個のデジタル符号からなるデジタル符号列との相関値を求めるためのデジタルマッチトフィルタであって、
ａ）シリアルに入力される前記デジタル信号をシリアル／パラレル変換して第１乃至第ｍのデジタル信号をパラレルに出力するシリアル／パラレル変換手段と、
ｂ）該シリアル／パラレル変換手段から前記第１乃至第ｍのデジタル信号がそれぞれ入力され、かつ、Ｍ個の記憶ユニットをそれぞれ有する第１乃至第ｍのデジタル信号用記憶手段と、
ｃ）前記第２のクロックに同期して前記第１乃至第ｍのデジタル信号用記憶手段ごとに前記Ｍ個の記憶ユニットを順に１個ずつ選択し、該選択した記憶ユニットに前記第１乃至第Ｍのデジタル信号をそれぞれ記憶させるデジタル書込み選択手段と、
ｄ）前記第１乃至第ｍのデジタル信号用記憶手段の出力信号を前記Ｍ個の記憶ユニットごとに前記第２のクロックの一周期内に順に選択してそれぞれ出力する第１乃至第Ｍのデジタル選択手段と、
ｅ）縦続接続された第１段乃至第Ｍ段の符号用フリップフロップを有し、かつ、前記第２のクロックに同期して動作するデジタル符号列用巡回型シフトレジスタであって、
・前記Ｍ個のデジタル符号が前記第１段乃至第Ｍ段の符号用フリップフロップにそれぞれ格納され、
・前記第Ｍ段の符号用フリップフロップの出力端子が前記第１段の符号用フリップフロップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
ｆ）前記第１乃至第Ｍのデジタル選択手段の出力信号と前記第１段乃至第Ｍ段の符号用フリップフロップの出力信号とをそれぞれ乗算する第１乃至第Ｍのデジタル乗算手段と、
ｇ）該第１乃至第Ｍのデジタル乗算手段の出力信号を加算するデジタル加算手段と、
を含むデジタルマッチトフィルタ。
本発明の第３デジタルマッチトフィルタは、ＦＩＲデジタルフィルタを用いて構成されたＭ倍拡散Ｍタップのデジタルマッチトフィルタをｍ個用いて、第２のクロックのｍ倍の周波数を有する第１のクロックでオーバーサンプリングされたデジタル信号とデジタル符号との相関を求める際に、ビット数が多いデジタル信号をクロックに同期してそれぞれシフトさせずにデジタル符号をクロックに同期してシフトさせて両者の相関値を求めるため、デジタル符号をクロックに同期してシフトさせずにビット数が多いデジタル信号をクロックに同期してそれぞれシフトさせて両者の相関値を求める従来のデジタルマッチトフィルタと比べて、デジタル信号を記憶する際の消費電力を大幅に低減することができる。
【図面の簡単な説明】
第１図は、ＦＩＲデジタルフィルタを用いて構成された８倍拡散８タップのデジタルマッチトフィルタの従来例を示すブロック図である。
第２図は、第１図に示したデジタルマッチトフィルタにおける乗算の手順を説明するための図である。
第３図は、ＦＩＲ２倍補間デジタルフィルタを用いて構成された８倍拡散１６タップのデジタルマッチトフィルタの従来例を示すブロック図である。
第４図は、本発明の第１の実施態様によるデジタルマッチトフィルタを示すブロック図である。
第５図は、第４図に示したデジタルマッチトフィルタにおける乗算の手順を説明するための図である。
第６図は、本発明の第２の実施態様によるデジタルマッチトフィルタが備える書込み選択回路を示すブロック図である。
第７図は、第６図に示した書込み選択回路の動作を説明するためのタイミング図である。
第８図は、本発明の第３の実施態様によるデジタルマッチトフィルタを示すブロック図である。
第９図は、本発明の第４の実施態様によるデジタルマッチトフィルタを示すブロック図である。
第１０図は、本発明の第５の実施態様によるデジタルマッチトフィルタを示すブロック図である。
発明を実施するための最良の形態
（第１の実施態様）
本発明の第１の実施態様によるデジタルマッチトフィルタは、ＦＩＲデジタルフィルタを用いて構成された８倍拡散８タップのデジタルマッチトフィルタであって、第４図に示すように、信号入力端子２０１と、クロック入力端子２０２と、第１乃至第８のフリップフロップ群２１１〜２１８からなる記憶部２１０と、第１乃至第８の書込み選択用フリップフロップ２２１〜２２８からなる巡回型タップ付きシフトレジスタを用いて構成された書込み選択回路２２０と、第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８からなる巡回型タップ付きシフトレジスタを用いて構成された逆拡散符号列用シフトレジスタ２３０と、第１乃至第８の乗算器２４１〜２４８と、第１乃至第７の加算器２５１〜２５７と、出力端子２０５とを含む。ここで、記憶部２１０を構成する第１乃至第８のフリップフロップ群２１１〜２１８はそれぞれ、互いに並列接続された６個のフリップフロップから構成されている。
信号入力端子２０１には、アナログ信号（たとえば、スペクトラム拡散信号）が４．０９６ＭＨｚのサンプリング周波数でサンプリングされて生成されたデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、クロック入力端子２０２に入力される４．０９６ＭＨｚのクロックＣＬＫに同期した６ビットの２の補数表現のデジタル信号である。
記憶部２１０を構成する第１乃至第８のフリップフロップ群２１１〜２１８のデータ入力端子Ｄには、デジタル信号ＩOが入力されている。また、第１乃至第８のフリップフロップ群２１１〜２１８のクロック入力端子Ｃには、書込み選択回路２２０を構成する第１乃至第８の書込み選択用フリップフロップ２２１〜２２８の出力信号がそれぞれ入力されている。
書込み選択回路２２０を構成する第１乃至第８の書込み選択用フリップフロップ２２１〜２２８は、初期状態では、任意の一つの書込み選択用フリップフロップに“１”（論理値でハイレベル）が書き込まれており、他の書込み選択用フリップフロップには“０”（論理値でロウレベル）が書き込まれている。以降、説明の簡単のため、初期状態では、第８の書込み選択用フリップフロップ２２８のみに“１”が書き込まれているとする。第１乃至第８の書込み選択用フリップフロップ２２１〜２２８のクロック入力端子Ｃには、クロックＣＬＫが入力されている。第８の書込み選択用フリップフロップ２２８のクロック入力端子ＣにクロックＣＬＫが入力すると、初期状態で第８の書込み選択用フリップフロップ２２８に書き込まれた“１”が第１の書込み選択用フリップフロップ２２１にシフトされる。第１の書込み選択用フリップフロップ２２１にシフトされた“１”は、以降、クロックＣＬＫに同期して、第２の書込み選択用フリップフロップ２２２から第８の書込み選択用フリップフロップ２２８に向って順にシフトされる。これにより、記憶部２１０を構成する第１乃至第８のフリップフロップ群２１１〜２１８のクロック入力端子Ｃには“１”がクロックＣＬＫに同期して順に入力されるため、デジタル信号ＩOがクロックＣＬＫに同期して第１乃至第８のフリップフロップ群２１１〜２１８に順に取り込まれて保持される。
逆拡散符号列用シフトレジスタ２３０を構成する第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８には、８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0の逆拡散符号がそれぞれ書き込まれている。以降、説明の簡単のため、初期状態では、逆拡散符号Ｃ0〜Ｃ7は、逆拡散符号Ｃ7から逆拡散符号Ｃ0の順番で第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８にそれぞれ格納されているとする。
第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８のクロック入力端子Ｃには、クロックＣＬＫが入力されており、クロックＣＬＫに同期して、第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８に格納された各逆拡散符号Ｃ0〜Ｃ7が第１の逆拡散符号用フリップフロップ２３１から第８の逆拡散符号用フリップフロップ２３８へ向って順にシフトされる。なお、第８の逆拡散符号用フリップフロップ２３８にシフトされた逆拡散符号は、次のクロックＣＬＫに同期して、第１の逆拡散符号用フリップフロップ２３１にシフトされる。これにより、第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８からは、クロックＣＬＫに同期して、逆拡散符号Ｃ0から逆拡散符号Ｃ7が順にシフトされながら出力される。
第１乃至第８の乗算器２４１〜２４８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１乃至第８の乗算器２４１〜２４８では、第１乃至第８のフリップフロップ群２１１〜２１８の出力信号（６ビット）と第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８から出力される逆拡散符号（１ビット）との乗算がそれぞれ行われる。なお、乗算器２４１〜２４８では、たとえば、逆拡散符号が１を示すときは、第１乃至第８のフリップフロップ群２１１〜２１８の出力信号と１との乗算が行われ、逆拡散符号が０を示すときは、第１乃至第８のフリップフロップ群２１１〜２１８の出力信号と−１との乗算が行われる。
各乗算器２４１〜２４８における乗算の手順について、第５図を参照して以下に述べる。
第１の動作状態では、信号入力端子２０１にデジタル信号ＩOの１番目のサンプリングデータＤ0がクロックＣＬＫに同期して入力されるとともに、初期状態において書込み選択回路２２０の第８の書込み選択用フリップフロップ２２８に書き込まれた“１”がクロックＣＬＫに同期して第１の書込み選択用フリップフロップ２２１にシフトされる。この結果、記憶部２１０の第１のシフトレジスタ群２１１のクロック入力端子Ｃにのみ“１”が入力されて、１番目のサンプリングデータＤ0が第１のシフトレジスタ群２１１に取り込まれて保持される。また、初期状態で逆拡散符号列用シフトレジスタ２３０の第８の逆拡散符号用フリップフロップ２３８に格納された逆拡散符号Ｃ0がクロックＣＬＫに同期して第１の逆拡散符号用フリップフロップ２３１にシフトされる結果、１番目のサンプリングデータＤ0と逆拡散符号Ｃ0との乗算が第１の乗算器２４１で行われる。したがって、Ｄ0×Ｃ0の値を示す出力信号が、第１の乗算器２４１から出力される。
第２の動作状態では、信号入力端子２０１にデジタル信号ＩOの２番目のサンプリングデータＤ1がクロックＣＬＫに同期して入力されるとともに、第１の動作状態で書込み選択回路２２０の第１の書込み選択用フリップフロップ２２１にシフトされた“１”がクロックＣＬＫに同期して第２の書込み選択用フリップフロップ２２２にシフトされる。この結果、記憶部２１０の第２のシフトレジスタ群２１２のクロック入力端子Ｃにのみ“１”が入力されて、２番目のサンプリングデータＤ1が第２のシフトレジスタ群２１２に取り込まれて保持される。このとき、第１のフリップフロップ群２１１には、第１の動作状態で取り込まれた１番目のサンプリングデータＤ0がそのまま保持されている。また、逆拡散符号列用シフトレジスタ２３０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１の動作状態で第１の逆拡散符号用フリップフロップ２３１にシフトされた逆拡散符号Ｃ0が第２の逆拡散符号用フリップフロップ２３２にシフトされるとともに、第１の動作状態で第８の逆拡散符号用フリップフロップ２３８にシフトされた逆拡散符号Ｃ1が第１の逆拡散符号用フリップフロップ２３１にシフトされる。その結果、２番目のサンプリングデータＤ1と逆拡散符号Ｃ0との乗算が第２の乗算器２４２で行われるとともに、１番目のサンプリングデータＤ0と逆拡散符号Ｃ1との乗算が第１の乗算器２４１で行われる。したがって、Ｄ1×Ｃ0の値を示す出力信号が第２の乗算器２４２から出力されるとともに、Ｄ0×Ｃ1の値を示す出力信号が第１の乗算器２４１から出力される。
第３の動作状態では、信号入力端子２０１にデジタル信号ＩOの３番目のサンプリングデータＤ2がクロックＣＬＫに同期して入力されるとともに、第２の動作状態で書込み選択回路２２０の第２の書込み選択用フリップフロップ２２２にシフトされた“１”がクロックＣＬＫに同期して第３の書込み選択用フリップフロップ２２３にシフトされる。この結果、記憶部２１０の第３のシフトレジスタ群２１３のクロック入力端子Ｃにのみ“１”が入力されて、３番目のサンプリングデータＤ2が第３のシフトレジスタ群２１３に取り込まれて保持される。このとき、第１のフリップフロップ群２１１には、第１の動作状態で取り込まれた１番目のサンプリングデータＤ0がそのまま保持されており、第２のフリップフロップ群２１２には、第２の動作状態で取り込まれた２番目のサンプリングデータＤ1がそのまま保持されている。また、逆拡散符号列用シフトレジスタ２３０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第２の動作状態で第２の逆拡散符号用フリップフロップ２３２にシフトされた逆拡散符号Ｃ0が第３の逆拡散符号用フリップフロップ２３３にシフトされ、第２の動作状態で第１の逆拡散符号用フリップフロップ２３１にシフトされた逆拡散符号Ｃ1が第２の逆拡散符号用フリップフロップ２３２にシフトされ、第２の動作状態で第８の逆拡散符号用フリップフロップ２３８にシフトされた逆拡散符号Ｃ2が第１の逆拡散符号用フリップフロップ２３１にシフトされる。その結果、３番目のサンプリングデータＤ2と逆拡散符号Ｃ0との乗算が第３の乗算器２４３で行われ、２番目のサンプリングデータＤ1と逆拡散符号Ｃ1との乗算が第２の乗算器２４２で行われ、１番目のサンプリングデータＤ0と逆拡散符号Ｃ2との乗算が第１の乗算器２４１で行われる。したがって、Ｄ2×Ｃ0の値を示す出力信号が第３の乗算器２４３から出力され、Ｄ1×Ｃ1の値を示す出力信号が第２の乗算器２４２から出力され、Ｄ1×Ｃ2の値を示す出力信号が第１の乗算器２４１から出力される。以降、第７の動作状態まで同様の動作が繰り返される。
第８の動作状態では、信号入力端子２０１にデジタル信号ＩOの８番目のサンプリングデータＤ7がクロックＣＬＫに同期して入力されるとともに、第７の動作状態で書込み選択回路２２０の第７の書込み選択用フリップフロップ２２７にシフトされた“１”がクロックＣＬＫに同期して第８の書込み選択用フリップフロップ２２８にシフトされる。この結果、記憶部２１０の第８のシフトレジスタ群２１８のクロック入力端子Ｃにのみ“１”が入力されて、８番目のサンプリングデータＤ7が第８のシフトレジスタ群２１８に取り込まれて保持される。このとき、第１乃至第７のフリップフロップ群２１１〜２１７には、第７の動作状態までに取り込まれた１番目乃至７番目のサンプリングデータＤ0〜Ｄ6がそれぞれそのまま保持されている。また、逆拡散符号列用シフトレジスタ２３０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８には逆拡散符号Ｃ7〜Ｃ0がそれぞれ格納される。これにより、記憶部２１０の第１乃至第８のフリップフロップ２１１〜２１８にそれぞれ保持されたデジタル信号ＩOの１番目から８番目のサンプリングデータＤ0〜Ｄ7と逆拡散符号列用シフトレジスタ２３０の第１乃至第８の逆拡散符号列用フリップフロップ２３１〜２３８にそれぞれシフトされた逆拡散符号Ｃ7〜Ｃ0との乗算が、第１乃至第８の乗算器２４１〜２４８でそれぞれ行われる。その結果、Ｄ7×Ｃ0の値を示す出力信号が第８の乗算器２４８から出力され、Ｄ6×Ｃ1の値を示す出力信号が第７の乗算器２４７から出力され、Ｄ5×Ｃ2の値を示す出力信号が第６の乗算器２４６から出力され、Ｄ4×Ｃ3の値を示す出力信号が第５の乗算器２４５から出力され、Ｄ3×Ｃ4の値を示す出力信号が第４の乗算器２４４から出力され、Ｄ2×Ｃ5の値を示す出力信号が第３の乗算器２４３から出力され、Ｄ1×Ｃ6の値を示す出力信号が第２の乗算器２４２から出力され、Ｄ0×Ｃ7の値を示す出力信号が第１の乗算器２４１から出力される。
以上の動作により、デジタル信号ＩOの最初の８個のサンプリングデータＤ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1Ｄ0と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。
第９の動作状態では、信号入力端子２０１にデジタル信号ＩOの９番目のサンプリングデータＤ8がクロックＣＬＫに同期して入力されるとともに、第８の動作状態で書込み選択回路２２０の第８の書込み選択用フリップフロップ２２８にシフトされた“１”がクロックＣＬＫに同期して第１の書込み選択用フリップフロップ２２１にシフトされる。この結果、記憶部２１０の第１のシフトレジスタ群２１１のクロック入力端子Ｃにのみ“１”が入力されて、９番目のサンプリングデータＤ8が第１のシフトレジスタ群２１１に取り込まれて保持される。このとき、第２乃至第８のフリップフロップ群２１１〜２１８には、第８の動作状態までに取り込まれた２番目乃至８番目のサンプリングデータＤ1〜Ｄ7がそれぞれそのまま保持されている。また、逆拡散符号列用シフトレジスタ２３０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１の逆拡散符号用フリップフロップ２３１には逆拡散符号Ｃ0が格納され、第２乃至第８の逆拡散符号用フリップフロップ２３２〜２３８には逆拡散符号Ｃ7〜Ｃ1がそれぞれ格納される。これにより、記憶部２１０の第１のフリップフロップ２１１に保持されたデジタル信号ＩOの９番目のサンプリングデータＤ8と逆拡散符号列用シフトレジスタ２３０の第１の逆拡散符号用フリップフロップ２３１に格納された逆拡散符号Ｃ0との乗算が第１の乗算器２４１で行われるとともに、第２乃至第９のフリップフロップ２１２〜２１８にそれぞれ保持されたデジタル信号ＩOの２番目から８番目のサンプリングデータＤ1〜Ｄ7と逆拡散符号列用シフトレジスタ２３０の第２乃至第８の逆拡散符号用フリップフロップ２３１〜２３８にそれぞれ格納された逆拡散符号Ｃ7〜Ｃ1との乗算が第２乃至第８の乗算器２４２〜２４８でそれぞれ行われる。その結果、Ｄ8×Ｃ0の値を示す出力信号が第１の乗算器２４１から出力され、Ｄ7×Ｃ1の値を示す出力信号が第８の乗算器２４８から出力され、Ｄ6×Ｃ2の値を示す出力信号が第７の乗算器２４７から出力され、Ｄ5×Ｃ3の値を示す出力信号が第６の乗算器２４６から出力され、Ｄ4×Ｃ4の値を示す出力信号が第５の乗算器２４５から出力され、Ｄ3×Ｃ5の値を示す出力信号が第４の乗算器２４４から出力され、Ｄ2×Ｃ6の値を示す出力信号が第３の乗算器２４３から出力され、Ｄ1×Ｃ7の値を示す出力信号が第２の乗算器２４２から出力される。
その結果、デジタル信号ＩOの最初の８個のサンプリングデータＤ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1Ｄ0から１サンプリング後の８個のサンプリングデータＤ8Ｄ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。以降、同様の動作が繰り返される。
第１乃至第４の加算器２５１〜２５４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器２５５，２５６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器２５７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器２５１では、第１の乗算器２４１の出力信号（６ビット）と第２の乗算器２４２の出力信号（６ビット）との加算が行われる。第２の加算器２５２では、第３の乗算器２４３の出力信号（６ビット）と第４の乗算器２４４の出力信号（６ビット）との加算が行われる。第３の加算器２５３では、第５の乗算器２５５の出力信号（６ビット）と第６の乗算器２５６の出力信号（６ビット）との加算が行われる。第４の加算器２５４では、第７の乗算器２４７の出力信号（６ビット）と第８の乗算器２４８の出力信号（６ビット）との加算が行われる。第５の加算器２５５では、第１の加算器２５１の出力信号（７ビット）と第２の加算器２５２の出力信号（７ビット）との加算が行われる。第６の加算器２５６では、第３の加算器２５３の出力信号（７ビット）と第４の加算器２５４の出力信号（７ビット）との加算が行われる。第７の加算器２５７では、第５の加算器２５５の出力信号（８ビット）と第６の加算器２５６の出力信号（８ビット）との加算が行われる。この結果、デジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが第７の加算器２５７で得られ、出力端子２０５を介して外部に出力される。
次に、本実施態様によるデジタルマッチトフィルタと第１図に示した従来のデジタルマッチトフィルタとの消費電力の比較について説明する。本実施態様によるデジタルマッチトフィルタでは、クロックＣＬＫごとのデジタル信号ＩOの記憶部２１０への書込みは、第１乃至第８のフリップフロップ群２１１〜２１８のうちの１つでしか行われない。したがって、各フリップフロップ群２１１〜２１８を構成する一つのフリップフロップの消費電力をＷとすると、記憶部２１０における消費電力は６Ｗとなる。また、本実施態様によるデジタルマッチトフィルタでは、書込み選択回路２２０を構成する第１乃至第８の書込み選択用フリップフロップ２２１〜２２８と逆拡散符号列用シフトレジスタ２３０を構成する第１乃至第８の逆拡散符号用フリップフロップ２３１〜２３８とはクロックＣＬＫに同期して動作するため、書込み選択回路２２０および逆拡散符号列用シフトレジスタ２３０における消費電力は２×８Ｗ＝１６Ｗとなる。したがって、本実施態様によるデジタルマッチトフィルタの記憶部２１０，書込み選択回路２２０および逆拡散符号列用シフトレジスタ２３０における消費電力は６Ｗ＋１６Ｗ＝２２Ｗとなる。これに対して、第１図に示した従来のデジタルマッチトフィルタでは、クロックＣＬＫごとのデジタル信号ＩOのタップ付きシフトレジスタ１０への書込み時には、第１乃至第７のフリップフロップ群１１〜１８はクロックＣＬＫに同期してすべて動作するため、タップ付きシフトレジスタ１０における消費電力は６×７Ｗ＝４２Ｗとなる。したがって、本実施態様によるデジタルマッチトフィルタの第１乃至第８の乗算器２４１〜２４８および第１乃至第７の加算器２５１〜２５７における消費電力と第１図に示した従来のデジタルマッチトフィルタの第１乃至第８の乗算器２１〜２８および第１乃至第７の加算器３１〜３７における消費電力とは同じであるため、本実施態様によるデジタルマッチトフィルタの消費電力は、第１図に示した従来のデジタルマッチトフィルタの消費電力に比べて２２Ｗ／４２Ｗ≒１／２となる。
一般的には、Ｍ倍拡散Ｍタップデジタルマッチトフィルタでは、デジタル信号ＩOのビット数をＮとすると、本実施態様によるデジタルマッチトフィルタでは、記憶部２１０の各フリップフロップ群はＮ個のフリップフロップで構成され、書込み選択回路２２０および逆拡散符号列用シフトレジスタ２３０はそれぞれＭ個のフリップフロップで構成される。したがって、本実施態様によるデジタルマッチトフィルタの記憶部２１０，書込み選択回路２２０および逆拡散符号列用シフトレジスタ２３０における消費電力は、ＮＷ＋ＭＷ＋ＭＷ＝（Ｎ＋Ｍ＋Ｍ）Ｗとなる。これに対して、第１図に示した従来のデジタルマッチトフィルタでは、タップ付きシフトレジスタ１０は（Ｍ−１）個のフリップフロップで構成されるため、タップ付きシフトレジスタ１０における消費電力は（Ｍ−１）ＮＷとなる。したがって、本実施態様によるデジタルマッチトフィルタの消費電力は、第１図に示した従来のデジタルマッチトフィルタの消費電力に比べて、（Ｎ＋Ｍ＋Ｍ）Ｗ／（Ｍ−１）ＮＷ＝（Ｎ＋Ｍ＋Ｍ）／（Ｍ−１）Ｎとなる。なお、一般的にはＭ≫１であるので、本実施態様によるデジタルマッチトフィルタの消費電力は、第１図に示した従来のデジタルマッチトフィルタの消費電力に比べて、１／Ｍ＋１／Ｎ＋１／Ｎとなる。
上記説明では、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号は１ビットとした。しかし、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号のビット数が２以上である場合もある（ただし、各逆拡散符号のビット数はデジタル信号ＩOのビット数よりも小さい）。たとえば、各逆拡散符号が、１，０，−１を示す２ビットの場合である。各逆拡散符号のビット数が２以上である場合には、第４図に示した逆拡散符号列用シフトレジスタ２３０の代わりに、互いに並列接続された２個以上のフリップフロップからなるフリップフロップ群を８個用いて巡回型タップ付きシフトレジスタを構成された逆拡散符号列用シフトレジスタを使用すればよい。
第１乃至第８の乗算器２４１〜２４８は、論理回路で構成された乗算器である必要はなく、同じ乗算結果を出力する手段（たとえば、逆拡散符号が１の場合には入力信号をそのまま出力し、逆拡散符号が０（係数−１の乗算）の場合には入力信号の符号ビットを反転して出力する回路）であってもよい。
（第２の実施態様）
本発明の第２の実施態様によるデジタルマッチトフィルタは、第４図に示した書込み選択回路２２０の代わりに第６図に示す書込み選択回路３００を含む点で、上述した第１の実施態様によるデジタルマッチトフィルタと異なる。
本実施態様によるデジタルマッチトフィルタが備える書込み選択回路３００は、第６図に示すように、第１乃至第８の書込み選択用フリップフロップ３１１〜３１８およびセレクタ回路３２０からなる巡回型タップ付きシフトレジスタを用いて構成されている。第１乃至第８の書込み選択用フリップフロップ３１１〜３１８のクロック入力端子Ｃには、４．０９６ＭＨｚのクロックＣＬＫがクロック入力端子３０１を介して入力されている。第１乃至第８の書込み選択用フリップフロップ３１１〜３１８のリセット端子Ｒには、リセット信号ＲＳがリセット信号入力端子３０２を介して入力されている。セレクタ回路３２０の第１の入力端子Ａには、第８の書込み選択用フリップフロップ３１８の出力信号Ｑ8が入力されている。セレクタ回路３２０の第２の入力端子Ｂには、電源電圧Ｖｃｃ（論理値でハイレベルに相当する電圧）が入力されている。セレクタ回路３２０の選択端子Ｓには、書込みタイミング制御信号ＷＥが書込みタイミング制御信号入力端子３０３を介して入力されている。セレクタ回路３２０の出力端子Ｙは、第１の書込み選択用フリップフロップ３１１のデータ入力端子Ｄに接続されている。なお、セレクタ回路３２０では、書込みタイミング制御信号ＷＥが“１”（論理値でハイレベル）のとき第２の入力端子Ｂが選択され、書込みタイミング制御信号ＷＥが“０”（論理値でロウレベル）のとき第１の入力端子Ａが選択される。
次に、書込み選択回路３００の動作について、第７図に示すタイミング図を参照して説明する。時刻ｔ0より前の時刻では、リセット信号ＲＳが“０”であるため、第１乃至第８の書込み選択用フリップフロップ３１１〜３１８はすべてリセットされており、第１乃至第８の書込み選択用フリップフロップ３１１〜３１８の出力信号Ｑ1〜Ｑ8はすべて０とされている。時刻ｔ0でリセット信号ＲＳが“１”とされたのち、時刻ｔ1で書込みタイミング制御信号ＷＥが“１”とされると、セレクタ回路３２０では、第２の入力端子Ｂが選択されて、セレクタ回路３２０の出力端子Ｙから出力される出力信号は“１”となる。その結果、時刻ｔ2でクロックＣＬＫが“０”から“１”になると、セレクタ回路３２０の出力信号が第１の書込み選択用フリップフロップ３１１に取り込まれて保持されて、第１の書込み選択用フリップフロップ３１１の出力信号Ｑ1は“１”となる。このとき、第２乃至第８の書込み選択用フリップフロップ３１２〜３１８には、時刻ｔ1における第１乃至第７の書込み選択用フリップフロップ３１１〜３１７の出力信号Ｑ1〜Ｑ7（すべて０）がそれぞれ取り込まれて保持されるため、第２乃至第８の書込み選択用フリップフロップ３１２〜３１８の出力信号Ｑ2〜Ｑ8は０のままである。
時刻ｔ3で書込みタイミング制御信号ＷＥが“０”とされと、セレクタ回路３２０では、第１の入力端子Ａが選択されて、セレクタ回路３２０の出力端子Ｙからは第８の書込み選択用フリップフロップ３１８の出力信号Ｑ8が出力される。その結果、時刻ｔ4でクロックＣＬＫが“０”から“１”になると、第８の書込み選択用フリップフロップ３１８の出力信号Ｑ8が第１の書込み選択用フリップフロップ３１１に取り込まれて保持されて、第１の書込み選択用フリップフロップ３１１の出力信号Ｑ1は“０”となる。また、第２の書込み選択用フリップフロップ３１２には、時刻ｔ3における第１の書込み選択用フリップフロップ３１１の出力信号Ｑ1が取り込まれて保持されるため、第２の書込み選択用フリップフロップ３１２の出力信号Ｑ2は“１”となる。第３乃至第８の書込み選択用フリップフロップ３１３〜３１８には、時刻ｔ3における第２乃至第７の書込み選択用フリップフロップ３１２〜３１７の出力信号Ｑ2〜Ｑ7がそれぞれ取り込まれて保持されるため、第３乃至第８の書込み選択用フリップフロップ３１３〜３１８の出力信号Ｑ3〜Ｑ8は“０”のままである。以降、同様の動作が繰り返される結果、第６図に示すように、時刻ｔ2において第１の書込み選択用フリップフロップ３１１に取り込まれて保持された“１”がクロックＣＬＫに同期して第１の書込み選択用フリップフロップ３１１から第８の書込み選択用フリップフロップ３１８向ってシフトされる。そして、第８の書込み選択用フリップフロップ３１８取り込まれて保持された“１”は、クロックＣＬＫに同期して第１の書込み選択用フリップフロップ３１１にシフトされる。
本実施態様におけるデジタルマッチトフィルタの消費電力は、上述した第１の実施態様によるデジタルマッチトフィルタの消費電力に比べて、セレクタ回路３２０の消費電力が加算されるだけであるため、第１図に示した従来のデジタルマッチトフィルタに比べて低消費電力化が図れる。
（第３の実施態様）
本発明の第３の実施態様によるデジタルマッチトフィルタは、ＦＩＲ２倍補間デジタルフィルタを用いて構成された８倍拡散１６タップのデジタルマッチトフィルタであって、第８図に示すように、信号入力端子４０１と、第１のクロック入力端子４０２と、第２のクロック入力端子４０３と、第１乃至第１６のフリップフロップ群４１１〜４２６からなる記憶部４１０と、第１乃至第１６の書込み選択用フリップフロップ４３１〜４４６からなる巡回型タップ付きシフトレジスタを用いて構成された書込み選択回路４３０と、第１乃至第８のセレクタ回路群４５１〜４５８と、第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８からなる巡回型タップ付きシフトレジスタを用いて構成された逆拡散符号列用シフトレジスタ４６０と、第１乃至第８の乗算器４７１〜４７８と、第１乃至第７の加算器４８１〜４８７と、出力端子４０５とを含む。ここで、記憶部４１０を構成する第１乃至第１６のフリップフロップ群４１１〜４２６はそれぞれ、互いに並列接続された６個のフリップフロップから構成されている。また、第１乃至第８のセレクタ回路群４５１〜４５８はそれぞれ、互いに並列接続された６個のセレクタ回路から構成されている。
信号入力端子４０１には、アナログ信号（スペクトラム拡散信号）が８．１９２ＭＨｚのサンプリング周波数で２倍オーバーサンプリングされて生成されたデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、第１のクロック入力端子４０２に入力される８．１９２ＭＨｚの第１のクロックＣＬＫ１に同期した６ビットの２の補数表現のデジタル信号である。記憶部４１０を構成する第１乃至第１６のフリップフロップ群４１１〜４２６のデータ入力端子Ｄには、デジタル信号ＩOが入力されている。また、第１乃至第１６のフリップフロップ群４１１〜４２６のクロック入力端子Ｃには、書込み選択回路４３０を構成する第１乃至第１６の書込み選択用フリップフロップ４３１〜４４６の出力信号がそれぞれ入力されている。
書込み選択回路４３０を構成する第１乃至第１６の書込み選択用フリップフロップ４３１〜４４６は、初期状態では、任意の一つの書込み選択用フリップフロップに“１”が書き込まれており、他の書込み選択用フリップフロップには“０”が書き込まれている。以降、説明の簡単のため、初期状態では、第１６の書込み選択用フリップフロップ４４６のみに“１”が書き込まれて保持されているとする。第１乃至第１６の書込み選択用フリップフロップ４３１〜４４６のクロック入力端子Ｃには、第１のクロックＣＬＫ１が入力されている。第１６の書込み選択用フリップフロップ４４６のクロック入力端子Ｃに第１のクロックＣＬＫ１が入力すると、第１６の書込み選択用フリップフロップ４４６に保持されていた“１”が第１の書込み選択用フリップフロップ４３１にシフトされる。第１の書込み選択用フリップフロップ４３１にシフトされた“１”は、以降、第１のクロックＣＬＫ１に同期して、第２の書込み選択用フリップフロップ４３２から第１６の書込み選択用フリップフロップ４４６に向ってシフトされる。これにより、記憶部４１０を構成する第１乃至第１６のフリップフロップ群４１１〜４２６のクロック入力端子Ｃに“１”が第１のクロックＣＬＫ１に同期して順に入力されるため、デジタル信号ＩOが第１のクロックＣＬＫ１に同期して第１乃至第１６のフリップフロップ群４１１〜４２６に順に取り込まれて保持される。
第２のクロック入力端子４０３には、４．０９６ＭＨｚの第２のクロックＣＬＫ２が入力される。第１乃至第８のセレクタ回路群４５１〜４５８を構成する各セレクタ回路の選択端子Ｓには、第２のクロックＣＬＫ２が入力されており、第２のクロックＣＬＫ２が“１”のとき第１の入力端子Ａが選択され、第２のクロックＣＬＫ２が“０”のとき第２の入力端子Ｂが選択される。したがって、第２のクロックＣＬＫ２が“１”のときには、第１乃至第８のセレクタ回路群４５１〜４５８の第１の入力端子Ａにそれぞれ接続された記憶部４１０の奇数番目のフリップフロップ群４１１，４１３，４１５，４１７，４１９，４２１，４２３，４２５の出力信号が、第１乃至第８のセレクタ回路群４５１〜４５８の出力端子Ｙからそれぞれ出力される。一方、第２のクロックＣＬＫ２が“０”のときには、第１乃至第８のセレクタ回路群４５１〜４５８の第２の入力端子Ｂにそれぞれ接続された記憶部４１０の偶数番目のフリップフロップ群４１２，４１４，４１６，４１８，４２０，４２２，４２４，４２６の出力信号が、第１乃至第８のセレクタ回路群４５１〜４５８の出力端子Ｙからそれぞれ出力される。
逆拡散符号列用シフトレジスタ４６０を構成する第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８には、８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0の逆拡散符号がそれぞれ書き込まれている。以降、説明の簡単のため、初期状態では、逆拡散符号Ｃ0〜Ｃ7は、逆拡散符号Ｃ7から逆拡散符号Ｃ0の順番で第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８にそれぞれ格納されているとする。第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８のクロック入力端子Ｃには、８．１９２ＭＨｚの第１のクロックＣＬＫ１に同期した４．０９６ＭＨｚの第２のクロックＣＬＫ２が入力されており、第２のクロックＣＬＫ２に同期して、第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８に格納された各逆拡散符号が第１の逆拡散符号用フリップフロップ４６１から第８の逆拡散符号用フリップフロップ４６８へ向ってシフトされる。なお、第８の逆拡散符号用フリップフロップ４６８にシフトされた逆拡散符号は、次の第２のクロックＣＬＫ２に同期して、第１の逆拡散符号用フリップフロップ４６１にシフトされる。これにより、第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８からは、第２のクロックＣＬＫ２に同期して、逆拡散符号Ｃ0から逆拡散符号Ｃ7が順にシフトされながら出力される。
第１乃至第８の乗算器４７１〜４７８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１乃至第８の乗算器４７１〜４７８では、第１乃至第８のセレクタ回路群４５１〜４５８の出力信号（６ビット）と第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８から出力される逆拡散符号（１ビット）との乗算がそれぞれ行われる。なお、乗算器４７１〜４７８では、たとえば、逆拡散符号が１を示すときは、第１乃至第８のセレクタ回路群４５１〜４５８の出力信号と１との乗算がそれぞれ行われ、逆拡散符号が０を示すときは、第１乃至第８のセレクタ回路群４５１〜４５８の出力信号と−１との乗算がそれぞれ行われる。
第１乃至第４の加算器４８１〜４８４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器４８５，４８６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器４８７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器４８１では、第１の乗算器４７１の出力信号（６ビット）と第２の乗算器４７２の出力信号（６ビット）との加算が行われる。第２の加算器４８２では、第３の乗算器４７３の出力信号（６ビット）と第４の乗算器４７４の出力信号（６ビット）との加算が行われる。第３の加算器４８３では、第５の乗算器４７５の出力信号（６ビット）と第６の乗算器４７６の出力信号（６ビット）との加算が行われる。第４の加算器４８４では、第７の乗算器４７７の出力信号（６ビット）と第８の乗算器４７８の出力信号（６ビット）との加算が行われる。第５の加算器４８５では、第１の加算器４８１の出力信号（７ビット）と第２の加算器４８２の出力信号（７ビット）との加算が行われる。第６の加算器４８６では、第３の加算器４８３の出力信号（７ビット）と第４の加算器４８４の出力信号（７ビット）との加算が行われる。第７の加算器４８７では、第５の加算器４８５の出力信号（８ビット）と第６の加算器４８６の出力信号（８ビット）との加算が行われる。
以上のように構成された本実施態様によるデジタルマッチトフィルタでは、初期状態から１６個の第１のクロックＣＬＫ１が入力されると、記憶部４１０を構成する第１乃至第１６のフリップフロップ群４１１〜４２６に、デジタル信号ＩOの最初の第１番目乃至第１６番目のサンプリングデータＤ0〜Ｄ15がそれぞれ書き込まれて保持されるとともに、逆拡散符号列用シフトレジスタ４６０を構成する第１乃至第８のフリップフロップ４６１〜４６８に、逆拡散符号Ｃ7〜Ｃ0がそれぞれシフトされて保持される。その結果、第２のクロックＣＬＫ２が“１”のときには、第１乃至第８のセレクタ回路群４５１〜４５８によってデジタル信号ＩOの奇数番目のサンプリングデータＤ0，Ｄ2，Ｄ4，Ｄ6，Ｄ8，Ｄ10，Ｄ12，Ｄ14が選択されることにより、第７の加算器４８７において、Ｄ14×Ｃ0＋Ｄ12×Ｃ1＋Ｄ10×Ｃ2＋Ｄ8×Ｃ3＋Ｄ6×Ｃ4＋Ｄ4×Ｃ5＋Ｄ2×Ｃ6＋Ｄ0×Ｃ7が得られ、デジタル信号ＩOの最初の１６個のサンプリングデータＤ0〜Ｄ15の奇数番目のサンプリングデータＤ0，Ｄ2，Ｄ4，Ｄ6，Ｄ8，Ｄ10，Ｄ12，Ｄ14と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子４０５を介して外部に出力される。また、第２のクロックＣＬＫ２が“０”のときには、第１乃至第８のセレクタ回路群４５１〜４５８によってデジタル信号ＩOの偶数番目のサンプリングデータＤ1，Ｄ3，Ｄ5，Ｄ7，Ｄ9，Ｄ11，Ｄ13，Ｄ15が選択されることにより、第７の加算器４８７において、Ｄ15×Ｃ0＋Ｄ13×Ｃ1＋Ｄ11×Ｃ2＋Ｄ9×Ｃ3＋Ｄ7×Ｃ4＋Ｄ5×Ｃ5＋Ｄ3×Ｃ6＋Ｄ1×Ｃ7が得られ、デジタル信号ＩOの最初の１６個のサンプリングデータＤ0〜Ｄ15の偶数番目のサンプリングデータＤ1，Ｄ3，Ｄ5，Ｄ7，Ｄ9，Ｄ11，Ｄ13，Ｄ15と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子４０５を介して外部に出力される。
次に、本実施態様によるデジタルマッチトフィルタと第３図に示した従来のデジタルマッチトフィルタとの消費電力の比較について説明する。本実施態様によるデジタルマッチトフィルタでは、デジタル信号ＩOの書込みに際して、記憶部４１０を構成する第１乃至第１６のフリップフロップ群４１１〜４２６は第１のクロックＣＬＫ１に同期して１つずつしか動作しない。したがって、一つのフリップフロップの消費電力をＷとすると、記憶部４１０における消費電力は各フリップフロップ群を構成する６個のフリップフロップの消費電力の合計である６Ｗとなる。書込み選択回路４３０を構成する第１乃至第１６の書込み選択用フリップフロップ４３１〜４４６は第１のクロックＣＬＫ１が入力するたびに動作するため、書込み選択回路４３０における消費電力は１６Ｗとなる。逆拡散符号列用シフトレジスタ４６０を構成する第１乃至第８の逆拡散符号用フリップフロップ４６１〜４６８は、第１のクロックＣＬＫ１の周波数の１／２の周波数を有する第２のクロックＣＬＫ２に同期して動作するため、逆拡散符号列用シフトレジスタ４６０における消費電力は８Ｗ／２＝４Ｗとなる。したがって、本実施態様によるデジタルマッチトフィルタの記憶部４１０，書込み選択回路４３０および逆拡散符号列用シフトレジスタ４６０における消費電力は６Ｗ＋１６Ｗ＋４Ｗ＝２６Ｗとなる。これに対して、第３図に示した従来のデジタルマッチトフィルタでは、タップ付きシフトレジスタ１１０を構成する第１乃至第１４のフリップフロップ群１１１〜１２４はクロックＣＬＫが入力するたびに動作するため、タップ付きシフトレジスタ１１０における消費電力は６×１４Ｗ＝８４Ｗとなる。本実施態様によるデジタルマッチトフィルタの第１乃至第８の乗算器４７１〜４７８および第１乃至第７の加算器４８１〜４８７における消費電力と第３図に示した従来のデジタルマッチトフィルタの第１乃至第８の乗算器１３１〜１３８および第１乃至第７の加算器１４１〜１４７における消費電力とは同じである。したがって、本実施態様によるデジタルマッチトフィルタの第１乃至第８のセレクタ回路群４５１〜４５８における消費電力は小さいため、この消費電力を無視すると、本実施態様によるデジタルマッチトフィルタの消費電力は、第３図に示した従来のデジタルマッチトフィルタの消費電力に比べて２６Ｗ／８４Ｗ≒１／３となる。一般的には、ＦＩＲｍ倍補間フィルタ構成のＭタップデジタルマッチトフィルタでは、デジタル信号ＩOのビット数をＮとすると、本実施態様によるデジタルマッチトフィルタでは、記憶部４１０はＭＮ個のフリップフロップで構成され、書込み選択回路４３０はＭ個の書込み選択用フリップフロップで構成され、逆拡散符号列用シフトレジスタ４６０はＭ／ｍ個の逆拡散符号用フリップフロップで構成される。しかし、記憶部４１０を構成する各フリップフロップ群は第１のクロックＣＬＫ１に同期して１つずつしか動作せず、また、逆拡散符号列用シフトレジスタ４６０は第１のクロックＣＬＫ１の周波数の１／ｍの周波数を有する第２のクロックＣＬＫ２に同期して動作するため、本実施態様によるデジタルマッチトフィルタの記憶部４１０，書込み選択回路４３０および逆拡散符号列用シフトレジスタ４６０における消費電力は、ＮＷ＋ＭＷ＋（Ｍ／ｍ2）Ｗ＝（Ｎ＋Ｍ＋Ｍ／ｍ2）Ｗとなる。これに対して、第３図に示した従来のデジタルマッチトフィルタでは、タップ付きシフトレジスタ１１０は（Ｍ−１）Ｎ個のフリップフロップで構成されるため、タップ付きシフトレジスタ１１０における消費電力は（Ｍ−１）ＮＷとなる。したがって、本実施態様によるデジタルマッチトフィルタの消費電力は、第３図に示した従来のデジタルマッチトフィルタの消費電力に比べて、（Ｎ＋Ｍ＋Ｍ／ｍ2）Ｗ／（Ｍ−１）ＮＷ＝（Ｎ＋Ｍ＋Ｍ／ｍ2）／（Ｍ−１）Ｎとなる。なお、一般的にはＭ≫１であるので、本実施態様によるデジタルマッチトフィルタの消費電力は、第３図に示した従来のデジタルマッチトフィルタの消費電力に比べて、１／Ｍ＋１／Ｎ＋１／ｍ2Ｎとなる。
なお、本実施態様によるデジタルマッチトフィルタにおいても、書込み選択回路４３０の代わりに、第６図に示した書込み選択回路３００のように第１乃至第１６の書込み選択用フリップフロップおよびセレクタ回路からなる巡回型タップ付きシフトレジスタを用いて構成された書込み選択回路を用いてもよい。
上記説明では、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号は１ビットとした。しかし、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号のビット数が２以上である場合もある（ただし、各逆拡散符号のビット数はデジタル信号ＩOのビット数よりも小さい）。たとえば、各逆拡散符号が、１，０，−１を示す２ビットの場合である。各逆拡散符号のビット数が２以上である場合には、第８図に示した逆拡散符号列用シフトレジスタ４６０の代わりに、互いに並列接続された２個以上のフリップフロップからなるフリップフロップ群を８個用いて巡回型タップ付きシフトレジスタを構成された逆拡散符号列用シフトレジスタを使用すればよい。
第１乃至第８の乗算器４７１〜４７８は、論理回路で構成された乗算器である必要はなく、同じ乗算結果を出力する手段（たとえば、逆拡散符号が１の場合には入力信号をそのまま出力し、逆拡散符号が０（係数−１の乗算）の場合には入力信号の符号ビットを反転して出力する回路）であってもよい。
（第４の実施態様）
本発明の第４の実施態様によるデジタルマッチトフィルタは、８．１９２ＭＨｚでオーバーサンプリングされたデジタル信号ＩOが８．１９２ＭＨｚのクロックに同期してシリアルに入力される場合のデジタルマッチトフィルタであって、第９図に示すように、信号入力端子５０１と、クロック入力端子５０２と、シリアル／パラレル変換器５９０と、インバータ５９５と、第１乃至第８のフリップフロップ群５１１〜５１８からなる第１の記憶部５１０と、第１乃至第８の書込み選択用フリップフロップ５２１〜５２８からなる巡回型タップ付きシフトレジスタを用いて構成された第１の書込み選択回路５２０と、第９乃至第１６のフリップフロップ群５３１〜５３８からなる第２の記憶部５３０と、第９乃至第１６の書込み選択用フリップフロップ５４１〜５４８からなる巡回型タップ付きシフトレジスタを用いて構成された第２の書込み選択回路５４０と、第１乃至第８のセレクタ回路群５５１〜５５８と、第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８からなる巡回型タップ付きシフトレジスタを用いて構成された逆拡散符号列用シフトレジスタ５６０と、第１乃至第８の乗算器５７１〜５７８と、第１乃至第７の加算器５８１〜５８７と、出力端子５０５とを含む。ここで、第１の記憶部５１０を構成する第１乃至第８のフリップフロップ群５１１〜５１８および第２の記憶部５３０を構成する第９乃至第１６のフリップフロップ群５３１〜５３８はそれぞれ、互いに並列接続された６個のフリップフロップから構成されている。また、第１乃至第８のセレクタ回路群５５１〜５５８はそれぞれ、互いに並列接続された６個のセレクタ回路から構成されている。
信号入力端子５０１には、アナログ信号（スペクトラム拡散信号）が８．１９２ＭＨｚのサンプリング周波数でオーバーサンプリングされて生成された８．１９２ＭＨｚの周期のデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、６ビットの２の補数表現のデジタル信号である。デジタル信号ＩOは、シリアル／パラレル変換器５９０でシリアル／パラレル変換されて、奇数番目のサンプリングデータからなる第１のデジタル信号ＩO1と偶数番目のサンプリングデータからなる第２のデジタル信号ＩO2とに分離される。第１のデジタル信号ＩO1はシリアル／パラレル変換器５９０の第１の出力端子Ａから第１の記憶部５１０に出力され、第２のデジタル信号ＩO2はシリアル／パラレル変換器５９０の第２の出力端子Ｂから第２の記憶部５３０に出力される。
第１の記憶部５１０を構成する第１乃至第８のフリップフロップ群５１１〜５１８のデータ入力端子Ｄはシリアル／パラレル変換器５０２の第１の出力端子Ａに接続されている。また、第１乃至第８のフリップフロップ群５１１〜５１８のクロック入力端子Ｃには、第１の書込み選択回路５２０を構成する第１乃至第８の書込み選択用フリップフロップ５２１〜５２８の出力信号がそれぞれ入力されている。第１乃至第８の書込み選択用フリップフロップ５２１〜５２８は、初期状態では、任意の一つの書込み選択用フリップフロップに“１”が書き込まれて保持されており、他の書込み選択用フリップフロップには“０”が書き込まれて保持されている。以降、説明の簡単のため、初期状態では、第８の書込み選択用フリップフロップ５２８にのみ“１”が書き込まれて保持されているとする。第１乃至第８の書込み選択用フリップフロップ５２１〜５２８のクロック入力端子Ｃには、クロックＣＬＫが入力されている。第８の書込み選択用フリップフロップ５２８のクロック入力端子ＣにクロックＣＬＫが入力すると、第８の書込み選択用フリップフロップ５２８に保持されていた“１”が第１の書込み選択用フリップフロップ５２１にシフトされる。第１の書込み選択用フリップフロップ５２１にシフトされた“１”は、以降、クロックＣＬＫに同期して、第２の書込み選択用フリップフロップ５２１から第８の書込み選択用フリップフロップ５２８に向ってシフトされる。これにより、第１の記憶部５１０を構成する第１乃至第８のフリップフロップ群５１１〜５１８のクロック入力端子Ｃに“１”がクロックＣＬＫに同期して順に入力されるため、第１のデジタル信号ＩO1がクロックＣＬＫに同期して第１乃至第８のフリップフロップ群５１１〜５１８に順に取り込まれて保持される。
第２の記憶部５３０を構成する第９乃至第１６のフリップフロップ群５３１〜５３８のデータ入力端子Ｄはシリアル／パラレル変換器５９０の第２の出力端子Ｂに接続されている。また、第９乃至第１６のフリップフロップ群５３１〜５３８のクロック入力端子Ｃには、第２の書込み選択回路５４０を構成する第１乃至第８の書込み選択用フリップフロップ５４１〜５４８の出力信号がそれぞれ入力されている。第９乃至第１６の書込み選択用フリップフロップ５４１〜５４８は、初期状態では、任意の一つの書込み選択用フリップフロップに“１”が書き込まれて保持されており、他の書込み選択用フリップフロップには“０”が書き込まれて保持されている。以降、説明の簡単のため、初期状態では、第１６の書込み選択用フリップフロップ５４８にのみ“１”が書き込まれて保持されているとする。第９乃至第１６の書込み選択用フリップフロップ５４１〜５４８のクロック入力端子Ｃには、インバータ５９５により極性が反転されたクロックＣＬＫ（以下、「反転クロックＣＬＫＢ」と称する。）が入力されている。第１６の書込み選択用フリップフロップ５４８のクロック入力端子Ｃに反転クロックＣＬＫＢが入力すると、第１６の書込み選択用フリップフロップ５４８に保持されていた“１”が第９の書込み選択用フリップフロップ５４１にシフトされる。第９の書込み選択用フリップフロップ５４１にシフトされた“１”は、以降、反転クロックＣＬＫＢに同期して、第９の書込み選択用フリップフロップ５４１から第１６の書込み選択用フリップフロップ５４８に向ってシフトされる。これにより、第２の記憶部５３０を構成する第８乃至第１６のフリップフロップ群５３１〜５３８のクロック入力端子Ｃに“１”が反転クロックＣＬＫＢに同期して順に入力されるため、第２のデジタル信号ＩO2が反転クロックＣＬＫＢに同期して第９乃至第１６のフリップフロップ群５３１〜５３８に順に取り込まれて保持される。
第１乃至第８のセレクタ回路群５５１〜５５８を構成する各セレクタ回路の選択端子Ｓには、クロックＣＬＫが入力されており、クロックＣＬＫが“１”のとき第１の入力端子Ａが選択され、クロックＣＬＫが“０”のとき第２の入力端子Ｂが選択される。したがって、クロックＣＬＫが“１”のときには、第１乃至第８のセレクタ回路群５５１〜５５８の第１の入力端子Ａにそれぞれ接続された第１の記憶部５１０を構成する第１乃至第８のフリップフロップ群５１１〜５１８の出力信号が選択されて、第１乃至第８のセレクタ回路群５５１〜５５８の出力端子Ｙからそれぞれ出力される。一方、クロックＣＬＫが“０”のときには、第１乃至第８のセレクタ回路群５５１〜５５８の第２の入力端子Ｂにそれぞれ接続された第２の記憶部５３０を構成する第９乃至第１６のフリップフロップ群５３１〜５３８の出力信号が選択されて、第１乃至第８のセレクタ回路群５５１〜５５８の出力端子Ｙからそれぞれ出力される。
逆拡散符号列用シフトレジスタ５６０を構成する第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８には、８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0の逆拡散符号がそれぞれ格納されている。以降、説明の簡単のため、初期状態では、逆拡散符号Ｃ7〜Ｃ0が第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８にそれぞれ格納されているとする。第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８のクロック入力端子Ｃには、クロックＣＬＫが入力されており、クロックＣＬＫに同期して、第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８に格納された各逆拡散符号が第１の逆拡散符号用フリップフロップ５６１から第８の逆拡散符号用フリップフロップ５６８へ向ってシフトされる。なお、第８の逆拡散符号用フリップフロップ５６８にシフトされた逆拡散符号は、次のクロックＣＬＫに同期して、第１の逆拡散符号用フリップフロップ５６１にシフトされる。これにより、第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８からは、クロックＣＬＫに同期して、逆拡散符号Ｃ0から逆拡散符号Ｃ7が順にシフトされながら出力される。
第１乃至第８の乗算器５７１〜５７８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１乃至第８の乗算器５７１〜５７８では、第１乃至第８のセレクタ回路群５５１〜５５８から出力される第１のデジタル信号ＩO1（６ビット）と第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８から出力される逆拡散符号（１ビット）との乗算が、クロックＣＬＫが“１”の期間にそれぞれ行われるとともに、第１乃至第８のセレクタ回路群５５１〜５５８から出力される第２のデジタル信号ＩO2（６ビット）と第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８から出力される逆拡散符号（１ビット）との乗算が、クロックＣＬＫが“０”の期間にそれぞれ行われる。なお、乗算器５７１〜５７８では、たとえば、逆拡散符号が１を示すときは、第１乃至第８のセレクタ回路群５５１〜５５８の出力信号と１との乗算がそれぞれ行われ、逆拡散符号が０を示すときは、第１乃至第８のセレクタ回路群５５１〜５５８の出力信号と−１との乗算がそれぞれ行われる。
第１乃至第４の加算器５８１〜５８４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器５８５，５８６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器５８７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器５８１では、第１の乗算器５７１の出力信号（６ビット）と第２の乗算器５７２の出力信号（６ビット）との加算が行われる。第２の加算器５８２では、第３の乗算器５７３の出力信号（６ビット）と第４の乗算器５７４の出力信号（６ビット）との加算が行われる。第３の加算器５８３では、第５の乗算器５７５の出力信号（６ビット）と第６の乗算器５７６の出力信号（６ビット）との加算が行われる。第４の加算器５８４では、第７の乗算器５７７の出力信号（６ビット）と第８の乗算器５７８の出力信号（６ビット）との加算が行われる。第５の加算器５８５では、第１の加算器５８１の出力信号（７ビット）と第２の加算器５８２の出力信号（７ビット）との加算が行われる。第６の加算器５８６では、第３の加算器５８３の出力信号（７ビット）と第４の加算器５８４の出力信号（７ビット）との加算が行われる。第７の加算器５８７では、第５の加算器５８５の出力信号（８ビット）と第６の加算器５８６の出力信号（８ビット）との加算が行われる。
以上のように構成された本実施態様によるデジタルマッチトフィルタでは、初期状態から１６個のクロックＣＬＫが入力されると、第１の記憶部５１０を構成する第１乃至第８のフリップフロップ群５１１〜５１８に、第１のデジタル信号ＩO1の最初の第１番目乃至第８番目のサンプリングデータＤ0〜Ｄ7がそれぞれ書き込まれて保持され、第２の記憶部５３０を構成する第９乃至第１６のフリップフロップ群５３１〜５３６に、第２のデジタル信号ＩO2の最初の第１番目乃至第８番目のサンプリングデータｄ0〜ｄ7がそれぞれ書き込まれて保持され、逆拡散符号列用シフトレジスタ５６０を構成する第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８に、逆拡散符号Ｃ7〜Ｃ0がそれぞれシフトされて保持される。その結果、クロックＣＬＫが“１”のときには、第１乃至第８のセレクタ回路群５５１〜５５８によって第１のデジタル信号ＩO1のサンプリングデータＤ0〜Ｄ7が選択されることにより、第７の加算器５８７において、Ｄ7×Ｃ0＋Ｄ6×Ｃ1＋Ｄ5×Ｃ2＋Ｄ4×Ｃ3＋Ｄ3×Ｃ4＋Ｄ2×Ｃ5＋Ｄ1×Ｃ6＋Ｄ0×Ｃ7が得られ、第１のデジタル信号ＩO1の最初の８個のサンプリングデータＤ0〜Ｄ7と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子５０５を介して外部に出力される。また、クロックＣＬＫが“０”のときには、第１乃至第８のセレクタ回路群５５１〜５５８によって第２のデジタル信号ＩO2のサンプリングデータｄ0〜ｄ7が選択されることにより、第７の加算器５８７において、ｄ7×Ｃ0＋ｄ6×Ｃ1＋ｄ5×Ｃ2＋ｄ4×Ｃ3＋ｄ3×Ｃ4＋ｄ2×Ｃ5＋ｄ1×Ｃ6＋ｄ0×Ｃ7が得られ、第２のデジタル信号ＩO2の最初の８個のサンプリングデータｄ0〜ｄ7と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子５０５を介して外部に出力される。その結果、第８図に示した第３の実施態様によるデジタルマッチトフィルタと同様なＦＩＲ２倍補間デジタルフィルタを用いて構成された８倍拡散１６タップのデジタルマッチトフィルタを実現することができる。
なお、本実施態様によるデジタルマッチトフィルタにおいても、第１および第２の書込み選択回路５２０，５４０の代わりに、第６図に示した書込み選択回路３００のように第１乃至第８の書込み選択用フリップフロップおよびセレクタ回路からなる巡回型タップ付きシフトレジスタを用いて構成された書込み選択回路を用いてもよい。
上記説明では、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号は１ビットとした。しかし、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号のビット数が２以上である場合もある（ただし、各逆拡散符号のビット数はデジタル信号ＩOのビット数よりも小さい）。たとえば、各逆拡散符号が、１，０，−１を示す２ビットの場合である。各逆拡散符号のビット数が２以上である場合には、第９図に示した逆拡散符号列用シフトレジスタ５６０の代わりに、互いに並列接続された２個以上のフリップフロップからなるフリップフロップ群を８個用いて巡回型タップ付きシフトレジスタを構成された逆拡散符号列用シフトレジスタを使用すればよい。
第１乃至第８の乗算器５７１〜５７８は、論理回路で構成された乗算器である必要はなく、同じ乗算結果を出力する手段（たとえば、逆拡散符号が１の場合には入力信号をそのまま出力し、逆拡散符号が０（係数−１の乗算）の場合には入力信号の符号ビットを反転して出力する回路）であってもよい。
（第５の実施態様）
本発明の第５の実施態様によるデジタルマッチトフィルタは、記憶素子を用いて構成された８倍拡散８タップのデジタルマッチトフィルタであって、第１０図に示すように、信号入力端子６０１と、クロック入力端子６０２と、アドレスカウンタ６５０と、第１乃至第８のメモリ６１１〜６１８からなる記憶部６１０と、第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８からなる巡回型タップ付きシフトレジスタを用いて構成された逆拡散符号列用シフトレジスタ６２０と、第１乃至第８の乗算器６３１〜６３８と、第１乃至第７の加算器６４１〜６４７と、出力端子６０５とを含む。ここで、記憶部６１０を構成する第１乃至第８のメモリ６１１〜６１８のアドレスはそれぞれ、第０番地から第７番地とされている。
信号入力端子６０１には、アナログ信号（スペクトラム拡散信号）が４．０９６ＭＨｚのサンプリング周波数でサンプリングされて生成されたデジタル信号ＩOが入力される。なお、デジタル信号ＩOは、クロック入力端子６０２から入力される４．０９６ＭＨｚのクロックＣＬＫに同期した６ビットの２の補数表現のデジタル信号である。記憶部６１０を構成する第１乃至第８のメモリ６１１〜６１８のデータ入力端子には、デジタル信号ＩOが入力されている。また、第１乃至第８のメモリ６１１〜６１８のアドレス入力端子には、アドレスカウンタ６５０の出力信号が入力されている。
アドレスカウンタ６５０は、クロック入力端子Ｃから入力されるクロックＣＬＫをカウントする３ビットカウンタである。なお、説明の簡単のため、初期状態では、アドレスカウンタ６５０の出力信号は、第７番地を示す“１１１”とされているとする。最初のクロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されると、アドレスカウンタ６５０の出力信号は第０番地を示す“０００”となる結果、記憶部６１０の第１のメモリ６１１が書込み可能状態となる。２個目のクロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されると、アドレスカウンタ６５０の出力信号は第１番地を示す“００１”となる結果、第２のメモリ６１２が書込み可能状態となる。以下、同様にして、クロックＣＬＫに同期して、第３乃至第８のメモリ６１３〜６１８が順に書込み可能状態となる。その後、９個目のクロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されると、アドレスカウンタ６５０の出力信号は第０番地を示す“０００”となる結果、記憶部６１０の第１のメモリ６１１が書込み可能状態となる。したがって、デジタル信号ＩOは、クロックＣＬＫに同期して記憶部６１０を構成する第１乃至第８のメモリ６１１〜６１８に順に取り込まれて保持される。
逆拡散符号列用シフトレジスタ６２０を構成する第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８には、８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0の逆拡散符号がそれぞれ書き込まれている。以降、説明の簡単のため、初期状態では、逆拡散符号Ｃ7〜Ｃ0が第１乃至第８の逆拡散符号用フリップフロップ５６１〜５６８にそれぞれ格納されているとする。第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８のクロック入力端子Ｃには、クロックＣＬＫが入力されており、クロックＣＬＫに同期して、第１至第８の逆拡散符号用フリップフロップ６２１〜６２８に書き込まれた各逆拡散符号が第１の逆拡散符号用フリップフロップ６２１から第８の逆拡散符号用フリップフロップ６２８へ向ってシフトされる。なお、第８の逆拡散符号用フリップフロップ６２８にシフトされた逆拡散符号は、次のクロックＣＬＫに同期して、第１の逆拡散符号用フリップフロップ６２１にシフトされる。これにより、第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８からは、クロックＣＬＫに同期して、逆拡散符号Ｃ0から逆拡散符号Ｃ7が順にシフトされながら出力される。
第１乃至第８の乗算器６３１〜６３８は、６ビット×１ビットの乗算器であり、６ビットの出力信号を出力する。第１乃至第８の乗算器６３１〜６３８では、第１乃至第８のメモリ６１１〜６１８から出力されるデジタル信号ＩO（６ビット）と第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８から出力される逆拡散符号（１ビット）との乗算がそれぞれ行われる。なお、乗算器６３１〜６３８では、逆拡散符号が“０”を示すときは、第１乃至第８のメモリ６１１〜６１８の出力信号と−１との乗算がそれぞれ行われる。各乗算器６３１〜６３８における乗算の手順について、以下に述べる。
第１の動作状態で、信号入力端子６０１に、デジタル信号ＩOの１番目のサンプリングデータＤ0がクロックＣＬＫに同期して入力されるとともに、クロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されて、初期状態において第７番地を示す“１１１”とされたアドレスカウンタ６５０の出力信号が、第０番地を示す“０００”となる。その結果、１番目のサンプリングデータＤ0が第１のメモリ６１１に書き込まれて保持される。また、初期状態において逆拡散符号列用シフトレジスタ６２０の第８の逆拡散符号用フリップフロップ６２８に格納されている逆拡散符号Ｃ0がクロックＣＬＫに同期して第１の逆拡散符号用フリップフロップ６２１にシフトされる結果、１番目のサンプリングデータＤ0と逆拡散符号Ｃ0との乗算が第１の乗算器６３１で行われる。したがって、Ｄ0×Ｃ0の値を示す出力信号が、第１の乗算器６３１から出力される。
第２の動作状態で、信号入力端子２０１にデジタル信号ＩOの２番目のサンプリングデータＤ1がクロックＣＬＫに同期して入力されるとともに、クロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されて、アドレスカウンタ６５０の出力信号が、第１番地を示す“００１となる。その結果、２目のサンプリングデータＤ1が第２のメモリ６１２に書き込まれて保持される。このとき、記憶部６１０の第１のメモリ６１１には、第１の動作状態で書き込まれた１番目のサンプリングデータＤ0がそのまま保持されている。また、逆拡散符号列用シフトレジスタ６２０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１の動作状態において第１の逆拡散符号用フリップフロップ６２１にシフトされた逆拡散符号Ｃ0が第２の逆拡散符号用フリップフロップ６２２にシフトされるとともに、第８の逆拡散符号用フリップフロップ６２８に格納された逆拡散符号Ｃ1が第１の逆拡散符号用フリップフロップ６２１にシフトされる。その結果、２番目のサンプリングデータＤ1と逆拡散符号Ｃ0との乗算が第２の乗算器６３２で行われるとともに、１番目のサンプリングデータＤ0と逆拡散符号Ｃ1との乗算が第１の乗算器６３１で行われる。したがって、Ｄ1×Ｃ0の値を示す出力信号が第２の乗算器６３２から出力されるとともに、Ｄ0×Ｃ1の値を示す出力信号が第１の乗算器６３１から出力される。以降、第７の動作状態まで同様の動作が繰り返される。
第８の動作状態では、信号入力端子６０１にデジタル信号ＩOの８番目のサンプリングデータＤ7がクロックＣＬＫに同期して入力されるとともに、クロックＣＬＫがアドレスカウンタ６５０のクロック入力端子Ｃに入力されて、アドレスカウンタ６５０の出力信号が、第７番地を示す“１１１となる。その結果、８番目のサンプリングデータＤ7が第８のメモリ６１８に書き込まれて保持される。このとき、記憶部６１０の第１乃至第７のメモリ６１１〜６１７には、第７の動作状態までに書き込まれた１番目乃至７番目のサンプリングデータＤ0〜Ｄ6がそれぞれ保持されている。また、逆拡散符号列用シフトレジスタ６２０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１乃至第８の逆拡散符号用フリップフロップ６２１〜６２８には逆拡散符号Ｃ7〜Ｃ0がそれぞれ格納される。これにより、記憶部６１０の第１乃至第８のメモリ６１１〜６１８にそれぞれ保持されたデジタル信号ＩOの１番目から８番目のサンプリングデータＤ0〜Ｄ7と逆拡散符号列用シフトレジスタ６２０の第１乃至第８のフリップフロップ６２１〜６２８にそれぞれ格納された逆拡散符号Ｃ7〜Ｃ0との乗算が、第１乃至第８の乗算器６３１〜６３８でそれぞれ行われる。その結果、Ｄ7×Ｃ0の値を示す出力信号が第８の乗算器６３８から出力され、Ｄ6×Ｃ1の値を示す出力信号が第７の乗算器６３７から出力され、Ｄ5×Ｃ2の値を示す出力信号が第６の乗算器６３６から出力され、Ｄ4×Ｃ3の値を示す出力信号が第５の乗算器６３５から出力され、Ｄ3×Ｃ4の値を示す出力信号が第４の乗算器６３４から出力され、Ｄ2×Ｃ5の値を示す出力信号が第３の乗算器６３３から出力され、Ｄ1×Ｃ6の値を示す出力信号が第２の乗算器６３２から出力され、Ｄ0×Ｃ7の値を示す出力信号が第１の乗算器６３１から出力される。
以上の動作により、デジタル信号ＩOの最初の８個のサンプリングデータＤ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1Ｄ0と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。
第９の動作状態では、信号入力端子６０１にデジタル信号ＩOの９番目のサンプリングデータＤ8がクロックＣＬＫに同期して入力されるとともに、クロックＣＬＫがアドレスカウンタ６０４のクロック入力端子Ｃに入力されて、アドレスカウンタ６０４の出力信号が、第０番地を示す“０００”となる。その結果、９番目のサンプリングデータＤ8が第１のメモリ６１１に書き込まれて保持される。このとき、記憶部６１０の第２乃至第８のメモリ６１２〜６１８には、第８の動作状態まで書き込まれた２番目乃至８番目のサンプリングデータＤ1〜Ｄ7がそれぞれ保持されている。また、逆拡散符号列用シフトレジスタ６２０に格納されている各逆拡散符号がクロックＣＬＫに同期してシフトされる結果、第１の逆拡散符号用フリップフロップ６２１には逆拡散符号Ｃ0がシフトされ、第２乃至第８の逆拡散符号用フリップフロップ６２２〜６２８には逆拡散符号Ｃ7〜Ｃ1がそれぞれシフトされる。これにより、記憶部６１０の第１のメモリ６１１に保持されたデジタル信号ＩOの９番目のサンプリングデータＤ8と逆拡散符号列用シフトレジスタ６２０の第１の逆拡散符号用フリップフロップ６２１にシフトされた逆拡散符号Ｃ0との乗算が第１の乗算器６３１で行われるとともに、第２乃至第８のメモリ６１２〜６１８にそれぞれ保持されたデジタル信号ＩOの２番目から８番目のサンプリングデータＤ1〜Ｄ7と逆拡散符号列用シフトレジスタ６２０の第２乃至第８の逆拡散符号用フリップフロップ６２２〜６２８にそれぞれシフトされた逆拡散符号Ｃ7〜Ｃ1との乗算が第２乃至第８の乗算器６３２〜６３８でそれぞれ行われる。その結果、Ｄ8×Ｃ0の値を示す出力信号が第１の乗算器６３１から出力され、Ｄ7×Ｃ1の値を示す出力信号が第８の乗算器６３８から出力され、Ｄ6×Ｃ2の値を示す出力信号が第７の乗算器６３７から出力され、Ｄ5×Ｃ3の値を示す出力信号が第６の乗算器６３６から出力され、Ｄ4×Ｃ4の値を示す出力信号が第５の乗算器６３５から出力され、Ｄ3×Ｃ5の値を示す出力信号が第４の乗算器６３４から出力され、Ｄ2×Ｃ6の値を示す出力信号が第３の乗算器６３３から出力され、Ｄ1×Ｃ7の値を示す出力信号が第２の乗算器６３２から出力される。
その結果、デジタル信号ＩOの最初の８個のサンプリングデータＤ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1Ｄ0から１サンプリング後の８個のサンプリングデータＤ8Ｄ7Ｄ6Ｄ5Ｄ4Ｄ3Ｄ2Ｄ1と８ビットの逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値を求めるのに必要な乗算がすべて行われる。以降、同様の動作が繰り返される。
第１乃至第４の加算器６４１〜６４４は、６ビット＋６ビットの加算器であり、７ビットの出力信号を出力する。第５および第６の加算器６４５，６４６は、７ビット＋７ビットの加算器であり、８ビットの出力信号を出力する。第７の加算器６４７は、８ビット＋８ビットの加算器であり、９ビットの出力信号を出力する。第１の加算器６４１では、第１の乗算器６３１の出力信号（６ビット）と第２の乗算器６３２の出力信号（６ビット）との加算が行われる。第２の加算器６４２では、第３の乗算器６３３の出力信号（６ビット）と第４の乗算器６３４の出力信号（６ビット）との加算が行われる。第３の加算器６４３では、第５の乗算器６３５の出力信号（６ビット）と第６の乗算器６３６の出力信号（６ビット）との加算が行われる。第４の加算器６４４では、第７の乗算器６３７の出力信号（６ビット）と第８の乗算器６３８の出力信号（６ビット）との加算が行われる。第５の加算器６４５では、第１の加算器６４１の出力信号（７ビット）と第２の加算器６４２の出力信号（７ビット）との加算が行われる。第６の加算器６４６では、第３の加算器６４３の出力信号（７ビット）と第４の加算器６４４の出力信号（７ビット）との加算が行われる。第７の加算器６４７では、第５の加算器６４５の出力信号（８ビット）と第６の加算器６４６の出力信号（８ビット）との加算が行われる。この結果、デジタル信号ＩOと逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0との相関値ＭＦＯＵＴが得られ、出力端子６０５を介して外部に出力される。
上記説明では、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号は１ビットとした。しかし、逆拡散符号列Ｃ7Ｃ6Ｃ5Ｃ4Ｃ3Ｃ2Ｃ1Ｃ0を構成する各逆拡散符号のビット数が２以上である場合もある（ただし、各逆拡散符号のビット数はデジタル信号ＩOのビット数よりも小さい）。たとえば、各逆拡散符号が、１，０，−１を示す２ビットの場合である。各逆拡散符号のビット数が２以上である場合には、第１０図に示した逆拡散符号列用シフトレジスタ６２０の代わりに、互いに並列接続された２個以上のフリップフロップからなるフリップフロップ群を８個用いて巡回型タップ付きシフトレジスタを構成された逆拡散符号列用シフトレジスタを使用すればよい。
第１乃至第８の乗算器６３１〜６３８は、論理回路で構成された乗算器である必要はなく、同じ乗算結果を出力する手段（たとえば、逆拡散符号が１の場合には入力信号をそのまま出力し、逆拡散符号が０（係数−１の乗算）の場合には入力信号の符号ビットを反転して出力する回路）であってもよい。
第８図に示したようなＦＩＲ２倍補間デジタルフィルタを用いて８倍拡散１６タップのデジタルマッチトフィルタを構成する場合には、１６個のメモリからなる記憶部を記憶部４１０の代わりに用いるとともに、１６個のメモリを順にアドレス指定するカウンタを書込み選択回路４３０の代わりに用いればよい。
第９図に示したようなオーバーサンプリングされたデジタル信号と逆拡散符号列との相関値を求めるデジタルマッチトフィルタを構成する場合には、８個のメモリからそれぞれなる２つの記憶部を第１および第２の記憶部５１０，５３０の代わりに用いるとともに、２つの記憶部の８個のメモリをそれぞれ順にアドレス指定する２つのカウンタを第１および第２の書込み選択回路５２０，５３０の代わりに用いればよい。
産業上の利用可能性
以上説明したように、本発明のデジタルマッチトフィルタでは、従来のマッチトフィルタよりも消費電力の大幅な低減が図れるとともに、デジタル回路だけで構成することができる。したがって、本発明のデジタルマッチトフィルタを利用することにより、デジタル信号処理用の周辺回路とともにＬＳＩにすることが容易となり、たとえばスペクトラム拡散通信用の受信器の小型化が図れる。
Claims (12)
- クロックに同期したＮビットのデジタル信号とＭ個のデジタル符号からなるデジタル符号列との相関値を求めるためのデジタルマッチトフィルタであって、
ａ）前記Ｎビットのデジタル信号が入力される第１乃至第Ｍのデジタル信号記憶手段と、
ｂ）前記クロックに同期して前記第１乃至第Ｍのデジタル信号記憶手段を順に１個ずつ選択して、該選択したデジタル信号記憶手段に前記Ｎビットのデジタル信号を記憶させるデジタル書込み選択手段と、
ｃ）縦続接続された第１段乃至第Ｍ段の符号用フリップフロップを有し、かつ、前記クロックに同期して動作するデジタル符号列用巡回型シフトレジスタであって、
・前記Ｍ個のデジタル符号が前記第１段乃至第Ｍ段の符号用フリップフロップにそれぞれ格納され、
・前記第Ｍ段の符号用フリップフロップの出力端子が前記第１段の符号用フリップフロップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
ｄ）前記第１乃至第Ｍのデジタル信号記憶手段の出力信号と前記第１段乃至第Ｍ段の符号用フリップフロップの出力信号とをそれぞれ乗算する第１乃至第Ｍのデジタル乗算手段と、
ｅ）該第１乃至第Ｍのデジタル乗算手段の出力信号を加算するデジタル加算手段と、
を含むデジタルマッチトフィルタ。 - 請求項１記載のデジタルマッチトフィルタであって、
前記第１乃至第Ｍのデジタル信号記憶手段がそれぞれ、前記クロックに同期して動作する並列接続されたＮ個のフリップフロップを含み、
前記デジタル書込み選択手段が、
縦続接続された第１段乃至第Ｍ段の書込み選択用フリップフロップを有し、かつ、前記クロックに同期して動作する書込み選択用巡回型シフトレジスタであって、前記第Ｍ段の書込み選択用フリップフロップの出力信号が前記第１段の書込み選択用フリップフロップに入力される、書込み選択用巡回型シフトレジスタを含み、
動作開始時に、前記デジタル信号記憶手段を選択する信号が前記第１段乃至第Ｍ段の書込み選択用フリップフロップの任意の１個に格納されている、
デジタルマッチトフィルタ。 - 請求項１記載のデジタルマッチトフィルタであって、
前記第１乃至第Ｍのデジタル信号記憶手段がそれぞれ、前記クロックに同期して動作する並列接続されたＮ個のフリップフロップを含み、
前記デジタル書込み選択手段が、
動作開始前はリセットされ、動作開始後は前記クロックに同期して動作する縦続接続された第１段乃至第Ｍ段の書込み選択用フリップフロップと、
動作開始後に、前記デジタル信号記憶手段を選択する信号を前記第１段の書込み選択用フリップフロップに前記クロックの一周期よりも短い期間だけ出力し、該期間の経過後には、前記第Ｍ段の書込み選択用フリップフロップの出力信号を前記第１段の書込み選択用フリップフロップに出力するデジタル選択回路とを含む、
デジタルマッチトフィルタ。 - 請求項１記載のデジタルマッチトフィルタであって、
前記第１乃至第Ｍのデジタル信号記憶手段が、Ｎビットの第１乃至第Ｍのメモリを含み、
前記デジタル書込み選択手段が、前記クロックをカウントして前記第１乃至第Ｍのメモリのアドレスを前記クロックに同期して順に出力するアドレスカウンタを含む、
デジタルマッチトフィルタ。 - 第２のクロックのｍ倍の周波数を有する第１のクロックでオーバーサンプリングされたＮビットのデジタル信号とＭ個のデジタル符号からなるデジタル符号列との相関値を求めるためのデジタルマッチトフィルタであって、
ａ）前記Ｎビットのデジタル信号が入力されるｍ×Ｍ個のデジタル信号記憶手段と、
ｂ）前記第１のクロックに同期して前記ｍ×Ｍ個のデジタル信号記憶手段を順に１個ずつ選択し、該選択したデジタル信号記憶手段に前記Ｎビットのデジタル信号を記憶させるデジタル書込み選択手段と、
ｃ）前記ｍ×Ｍ個のデジタル信号記憶手段をｍ個ごとに分割して前記ｍ×Ｍ個のデジタル信号記憶手段をＭ個のブロックに分け、該Ｍ個のブロックに含まれる前記ｍ個のデジタル信号記憶手段の出力信号を前記第２のクロックの一周期内に順に選択して出力する第１乃至第Ｍのデジタル選択手段と、
ｄ）縦続接続された第１段乃至第Ｍ段の符号用フリップフロップを有し、かつ、前記第２のクロックに同期して動作するデジタル符号列用巡回型シフトレジスタであって、
・前記Ｍ個のデジタル符号が前記第１段乃至第Ｍ段の符号用フリップフロップにそれぞれ格納され、
・前記第Ｍ段の符号用フリップフロップの出力端子が前記第１段の符号用フリップフロップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
ｅ）前記第１乃至第Ｍのデジタル選択手段の出力信号と前記第１段乃至第Ｍ段の符号用フリップフロップの出力信号とをそれぞれ乗算する第１乃至第Ｍのデジタル乗算手段と、
ｆ）該第１乃至第Ｍのデジタル乗算手段の出力信号を加算するデジタル加算手段と、
を含むデジタルマッチトフィルタ。 - 請求項５記載のデジタルマッチトフィルタであって、
前記ｍ×Ｍ個のデジタル信号記憶手段がそれぞれ、前記第１のクロックに同期して動作する並列接続されたＮ個のフリップフロップを含み、
前記デジタル書込み選択手段が、
縦続接続された第１段乃至第ｍ×Ｍ段の書込み選択用フリップフロップを有し、かつ、前記第１のクロックに同期して動作する書込み選択用巡回型シフトレジスタであって、前記第ｍ×Ｍ段の書込み選択用フリップフロップの出力信号が前記第１の書込み選択用フリップフロップに入力される、書込み選択用巡回型シフトレジスタを含み、
動作開始時に、前記デジタル信号記憶手段を選択する信号が前記第１段乃至第ｍ×Ｍ段の書込み選択用フリップフロップの任意の１個に格納されている、
デジタルマッチトフィルタ。 - 請求項５記載のデジタルマッチトフィルタであって、
前記ｍ×Ｍ個のデジタル信号記憶手段がそれぞれ、前記第１のクロックに同期して動作する、並列接続されたＮ個のフリップフロップを含み、
前記デジタル書込み選択手段が、
動作開始前はリセットされ、動作開始後は前記第１のクロックに同期して動作する縦続接続された第１段乃至第ｍ×Ｍ段の書込み選択用フリップフロップと、
動作開始後に、前記デジタル信号記憶手段を選択する信号を前記第１段の書込み選択用フリップフロップに前記第１のクロックの一周期よりも短い期間だけ出力し、該期間の経過後には、前記第ｍ×Ｍ段の書込み選択用フリップフロップの出力信号を前記第１段の書込み選択用フリップフロップに出力するデジタル選択回路とを含む、
デジタルマッチトフィルタ。 - 請求項５記載のデジタルマッチトフィルタであって、
前記ｍ×Ｍ個のデジタル信号記憶手段が、ｍ×Ｍ個のＮビットのメモリを含み、
前記デジタル書込み選択手段が、前記第１のクロックをカウントして前記ｍ×Ｍ個のメモリのアドレスを前記第１のクロックに同期して順に出力するアドレスカウンタを含む、
デジタルマッチトフィルタ。 - 第２のクロックのｍ倍の周波数を有する第１のクロックでオーバーサンプリングされたＮビットのデジタル信号とＭ個のデジタル符号からなるデジタル符号列との相関値を求めるためのデジタルマッチトフィルタであって、
ａ）シリアルに入力される前記デジタル信号をシリアル／パラレル変換して第１乃至第ｍのデジタル信号をパラレルに出力するシリアル／パラレル変換手段と、
ｂ）該シリアル／パラレル変換手段から前記第１乃至第ｍのデジタル信号がそれぞれ入力され、かつ、Ｍ個の記憶ユニットをそれぞれ有する第１乃至第ｍのデジタル信号用記憶手段と、
ｃ）前記第２のクロックに同期して前記第１乃至第ｍのデジタル信号用記憶手段ごとに前記Ｍ個の記憶ユニットを順に１個ずつ選択し、該選択した記憶ユニットに前記第１乃至第Ｍのデジタル信号をそれぞれ記憶させるデジタル書込み選択手段と、
ｄ）前記第１乃至第ｍのデジタル信号用記憶手段の出力信号を前記Ｍ個の記憶ユニットごとに前記第２のクロックの一周期内に順に選択してそれぞれ出力する第１乃至第Ｍのデジタル選択手段と、
ｅ）縦続接続された第１段乃至第Ｍ段の符号用フリップフロップを有し、かつ、前記第２のクロックに同期して動作するデジタル符号列用巡回型シフトレジスタであって、
・前記Ｍ個のデジタル符号が前記第１段乃至第Ｍ段の符号用フリップフロップにそれぞれ格納され、
・前記第Ｍ段の符号用フリップフロップの出力端子が前記第１段の符号用フリップフロップの入力端子に接続されている、
デジタル符号列用巡回型シフトレジスタと、
ｆ）前記第１乃至第Ｍのデジタル選択手段の出力信号と前記第１段乃至第Ｍ段の符号用フリップフロップの出力信号とをそれぞれ乗算する第１乃至第Ｍのデジタル乗算手段と、
ｇ）該第１乃至第Ｍのデジタル乗算手段の出力信号を加算するデジタル加算手段と、
を含むデジタルマッチトフィルタ。 - 請求項９記載のデジタルマッチトフィルタであって、
前記第１乃至第ｍのデジタル信号用記憶手段の前記Ｍ個の記憶ユニットがそれぞれ、前記第２のクロックに同期して動作する並列接続されたＮ個のフリップフロップを含み、
前記デジタル書込み選択手段が、
縦続接続された第１段乃至第Ｍ段の書込み選択用フリップフロップをそれぞれ有し、かつ、前記第２のクロックに同期して動作する第１乃至第ｍの書込み選択用巡回型シフトレジスタであって、前記第Ｍ段の書込み選択用フリップフロップの出力信号が前記第１段の書込み選択用フリップフロップに入力される、第１乃至第ｍの書込み選択用巡回型シフトレジスタを含み、
動作開始時に、前記第１乃至第ｍのデジタル信号記憶手段の前記Ｍ個の記憶ユニットを選択する信号が、第１乃至第ｍの書込み選択用巡回型シフトレジスタの前記第１段乃至第Ｍ段の書込み選択用フリップフロップの任意の１個にそれぞれ格納されている、
デジタルマッチトフィルタ。 - 請求項９記載のデジタルマッチトフィルタであって、
前記第１乃至第ｍのデジタル信号用記憶手段の前記Ｍ個の記憶ユニットがそれぞれ、前記第２のクロックに同期して動作する並列接続されたＮ個のフリップフロップを含み、
前記デジタル書込み選択手段が、
動作開始前はリセットされ、動作開始後は前記第２のクロックに同期して動作する縦続接続された第１段乃至第Ｍ段の書込み選択用フリップフロップをそれぞれ有する第１乃至第ｍの書込み選択用シフトレジスタと、
動作開始後に、前記第１乃至第ｍのデジタル信号記憶手段の前記Ｍ個の記憶ユニットを選択する信号を前記第１乃至第ｍの書込み選択用シフトレジスタの前記第１段乃至第Ｍ段の書込み選択用フリップフロップに前記第２のクロックの一周期よりも短い期間だけそれぞれ出力し、該期間の経過後には、前記第１乃至第ｍの書込み選択用シフトレジスタの前記第Ｍ段の書込み選択用フリップフロップの出力信号を前記第１乃至第ｍの書込み選択用シフトレジスタの前記第１段の書込み選択用フリップフロップにそれぞれ出力する第１乃至第ｍのデジタル選択回路とを含む、
デジタルマッチトフィルタ。 - 請求項９記載のデジタルマッチトフィルタであって、
前記第１乃至第ｍのデジタル信号用記憶手段の前記Ｍ個の記憶ユニットがそれぞれ、Ｎビットのデジタル信号記憶用メモリを含み、
前記デジタル書込み選択手段が、前記第２のクロックをカウントして前記第１乃至第ｍのデジタル信号用記憶手段ごとに前記デジタル信号記憶用メモリのアドレスを前記第２のクロックに同期して順に出力するアドレスカウンタを含む、
デジタルマッチトフィルタ。
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|---|---|---|---|---|
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